EP0050301B1 - Treiberschaltung für ein bistabiles Relais - Google Patents

Treiberschaltung für ein bistabiles Relais Download PDF

Info

Publication number
EP0050301B1
EP0050301B1 EP81108279A EP81108279A EP0050301B1 EP 0050301 B1 EP0050301 B1 EP 0050301B1 EP 81108279 A EP81108279 A EP 81108279A EP 81108279 A EP81108279 A EP 81108279A EP 0050301 B1 EP0050301 B1 EP 0050301B1
Authority
EP
European Patent Office
Prior art keywords
flip
flop
circuit
signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
EP81108279A
Other languages
English (en)
French (fr)
Other versions
EP0050301A1 (de
Inventor
Hiromi Nishimura
Yoshie Watari
Yuusaku Matsubara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SDS Elektro GmbH
Panasonic Electric Works Co Ltd
Original Assignee
Euro Matsushita Electric Works AG
SDS Elektro GmbH
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP14353680A external-priority patent/JPS5767246A/ja
Priority claimed from JP14353780A external-priority patent/JPS5767247A/ja
Priority claimed from JP8322981A external-priority patent/JPS57199134A/ja
Application filed by Euro Matsushita Electric Works AG, SDS Elektro GmbH, Matsushita Electric Works Ltd filed Critical Euro Matsushita Electric Works AG
Priority to AT81108279T priority Critical patent/ATE8944T1/de
Publication of EP0050301A1 publication Critical patent/EP0050301A1/de
Application granted granted Critical
Publication of EP0050301B1 publication Critical patent/EP0050301B1/de
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H47/00—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current
    • H01H47/22—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for supplying energising current for relay coil
    • H01H47/226—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current for supplying energising current for relay coil for bistable relays

Definitions

  • the invention relates to a driver circuit for a bistable relay which, when a first input signal is applied to a flip-flop, a first control signal and when a second input signal is applied to this flip-flop, a second control signal which is inverse with respect to the first control signal to a semiconductor circuit which controls the relay , delivers, the relay maintaining its respective position even when there is no control signal between the first and the second input signal.
  • Such a driver circuit is known from US-A-3 931 550. It enables the relay to be controlled by means of short, unipolar pulses, possibly also given by a computer.
  • the input pulses are brought to the time required to switch the relay by means of a pulse shaper.
  • the output of the pulse shaper is connected in parallel to two inputs of a semiconductor circuit that drives the relay and one input of a flip-flop, the output signal of which alternately switches or blocks one or the other input of the semiconductor circuit.
  • a driver circuit for a monostable relay which contains a flip-flop and a timer, is also already known from “Patents Abstracts of Japan” Volume 3, No. 135 of November 10, 1979, page 48 E 150.
  • the flip-flop is basically set by an input pulse of any pulse width and allows the relay to respond.
  • the timer started at the same time resets the flip-flop after the specified time has elapsed, so that the relay contains a control pulse that is independent of the pulse width of the input signal. Functionally, however, nothing else is achieved by this than the pulse shaper of the driver circuit according to the aforementioned US Pat. No. 3,931,550.
  • the known driver circuits must be supplied with the input signals for switching the bistable relay from one position to the other via the same connection.
  • a driver circuit for a bistable relay to which the input signals for setting and resetting the relay can be supplied via the same or separate connections, depending on the application. It is to be avoided that interfering signals following the respective input signal lead to malfunction of the relay.
  • the invention has for its object to provide a driver circuit of the type mentioned that meets these requirements.
  • the first and the second control signal are fed to a timer which controls the semiconductor circuit for a predetermined period of time
  • the flip-flop comprises two series circuits each comprising a logic switching element and a delay circuit for suppressing interference signals on the input side, wherein in each case the output connection of one series circuit is fed back to an input connection of the other series circuit, so that the stable state changes depending on the first and the second input signal and the logical state of the two outputs is temporarily the same.
  • This solution has the advantage of being able to control the relay interference-free even with very short input signals, optionally via the same input, the signals being fed to the clock input of the flip-flop or via separate inputs for setting and resetting the relay, in which case these input signals be supplied to the set input or the reset input of the flip-flop. Interference signals on the input side are suppressed by the flip-flop due to the special structure.
  • the driver circuit for a bistable relay comprises a semiconductor circuit 1 which contains a bistable relay 2 with a single coil. If an excitation current flows in the direction of arrows 4, 5 in this relay coil 3, a relay contact 6 led outwards changes its switching state in accordance with the direction of the excitation current, so that the switching condition is maintained even after the excitation current is lost.
  • One connection of the relay coil 3 is connected to a connection point 80 between a first transistor 7 and a second transistor 8, the other connection of the relay coil is connected to a connection point 81 between a third transistor 9 and a fourth transistor 10.
  • the output of an amplifier 11 is connected to the base of transistor 10 and to the base of transistor 7 via an inverter N1.
  • the output of a further amplifier 12 is connected to the base of transistor 8 and to the base of transistor 9 via an inverter N2.
  • the inputs of the amplifiers 11 and 12 are connected to the outputs of AND gates G1, G2.
  • Fig. 2 shows the circuit diagram of the flip-flop 13 in Fig. 1, one of its outputs QF with one of the inputs of the AND gate G1 and its inverted output Q F is connected to one of the inputs of the AND gate G2.
  • the set input S of the flip-flop 13 is connected to a NOR gate G3, which is followed by a delay circuit 82, which consists of a resistor 14, a capacitor 15 and two inverters 16, 17.
  • the reset input R of the flip-flop 13 is connected to a NOR gate G4.
  • the input signals at the set input S and at the reset input R are alternately changed by output bits of an arithmetic unit (not shown) at a high speed of 100 ⁇ s.
  • the NOR gate G4 is followed by a further delay circuit 83 which comprises a resistor 18, a capacitor 19 and two inverters 20, 21.
  • the delay circuits 82, 83 serve to suppress an extremely short interference signal.
  • the output of the inverter 17, that is to say the set output OF of the flip-flop 13, is connected to a further input of the NOR gate G4.
  • the output of the inverter 21, that is, the reset output Q F of the flip-flop 13, which normally supplies the inverted signal with respect to the output QF, is connected to a further input of the NOR gate G3.
  • the NOR gates G3, G4 receive a surge signal from a surge circuit 22, which is initially present at the input T of this circuit and is inverted by an inverter 23.
  • This signal is shown in Fig.3- (1).
  • the output of the inverter 23 is connected to the one input of a NAND element 27 via an inverter 24 and an RC element 25, 26, which comprises a series resistor 25 and a parallel capacitor 26. Furthermore, the output of the inverter 23 is connected directly to the second input of the NAND gate 27.
  • the output signal of the NAND gate 27 is shown in Fig. 3- (3).
  • the output signal of the NOR gate G3 is shown in Fig. 3- (4).
  • the output signal of the inverter 17, that is to say at the set output QF of the flip-flop 13, is shown in FIG. 3- (5).
  • the output signal of the NOR gate G4 is shown in Fig. 3- (6).
  • the output signal of the inverter 21, that is to say at the reset output Q F of the flip-flop 13 is shown in Fig. 3- (7).
  • the described circuit of the flip-flop 13 leads to the set output OF and the reset output Q F only have the same logic level during the times T and T 2 shown in FIG. 3, as a result of which the first and the second input signal are distinguished from interference signals.
  • the circuit according to FIG. 1 contains four pulse shapers 28 to 31, of which the pulse shapers 29 to 31 are constructed similarly in accordance with the circuit diagram shown in FIG. 4.
  • a pulse shaper comprises resistors 32 to 36, integration capacitors 37 to 41 and inverters 42 to 45 as well as a NAND gate G6 which receives at its one input the output signal of the circuit parts comprising the integration capacitors 40, 41.
  • Inverters 42 to 45 deliver the signals shown in FIGS. 5- (2) to 5- (5) when a signal according to FIG. 5- (1) is applied.
  • the signal shown in Fig. 5- (6) then results at the output of the NAND gate G6.
  • the pulse shaper 28 differs from the circuit described in that it contains an EXCLUSIVE-OR gate instead of the NAND gate G6.
  • 1 further comprises a timer 49 consisting of four flip-flops 50 to 53 connected in series with clock inputs T, and a multivibrator 54, which first supplies the flip-flop 50 with a periodic signal according to the diagram in FIGS. 7- (1) as long as the reset output Q 4 of the flip-flop 53 of the last stage is high.
  • 7- (2) to 7- (5) show the course of the respective output signals at the outputs Q1 to 04 of the flip-flops 50 to 53.
  • a monostable signal corresponding to the diagram in Fig. 8- (1) is present at input P1.
  • This signal first passes through a Schmitt trigger 58 for level discrimination in order to prevent malfunctions during the rise and fall times, as well as by low-level interference signals.
  • the signal then passes through the pulse shaper28.
  • Fig. 9- (1) shows the input signal of the pulse shaper 28.
  • Fig. 9- (2) shows the output signal of the pulse shaper 28.
  • Fig. 9- (3) shows the output signal of a NOR gate G7, the Be is part of a double function lock 59.
  • a NAND gate G8 connected downstream of the NOR gate G7 supplies a signal which is inverted with respect to the signal according to FIG. 9- (3) to the clock input T of the flip-flop 13, so that the set output QF of the flip-flop 13 in accordance with FIG. 9- (4) goes high and the reset output Q F becomes low according to Fig. 9- (5).
  • a NAND gate G10 whose inputs are connected to the set output QF and the reset output OF of the flip-flop 13, then supplies the signal illustrated in FIG. 9- (6) at its output.
  • the output of the NAND gate G10 is therefore only low during the time during which both outputs QF and Q F are high and hereby resets the flip-flops 50 to 53 of the timer 49. At the same time, this prevents the NAND gate G10 from fulfilling the AND condition for the AND gates G1 and G2.
  • the reset output Zi4 of the flip-flop 53 becomes high as a result of the reset signal coming from the NAND gate G10 and thereby activates the timer 49.
  • the output signals Q 3 and Q 4 of the flip-flops 52, 53 are shown in Figs. 9- (7) and 9- (8).
  • the double function lock 59 contains a further NOR gate G9, the inputs of which have the reset outputs Q 3 and Q 4 of the flip-flops 52, 53 of the clock generator 59 are connected.
  • the output signal of this NOR gate G9 is shown in Fig. 9- (9).
  • the time T4 in Fig. 9- (9) during which the output of the NOR gate G9 is low is equal to half of the time interval T3 determined by the timer 49 so that the transmission of the next clock signal via the NAND gate G8 to the flip-flop 13 is blocked during the time T4.
  • the reset output Q4 of the flip-flop 53 is also connected in parallel to one input of each of the AND gates G1 and G2. After the time interval T3, the output signal of the AND gate G1 switches the transistors 7 and 10 through the amplifier 11 so that a current flows through the excitation winding 3 of the relay in the direction of arrow 4.
  • the diagram in Fig. 8- (2) shows the corresponding output signal of the AND gate G1.
  • the time interval is the time that is necessary for switching the excitation winding 3 or relay coil of the bistable relay 2 and which was assumed to be 100 ms here.
  • the time interval T3 supplied by the timer 49 is selected to be somewhat longer than the time required for switching the relay contact 6 of the bistable relay 2.
  • the current surge signal shown in the diagram in FIGS. 10- (1) which is fed to the input terminal P2, reaches the double-function lock 59 via a Schmitt trigger 60 and the pulse shaper 29 and leads to those in FIGS. 10- (2) and Fig. 10- (3) shown output signals of the AND gates G1, G2. Therefore, the relay contact 6 changes its position each time the impulse signal is applied.
  • the flip-flop 13 When a set signal shown in Fig. 11- (1) is applied to the input terminal P3, the flip-flop 13 is set via a Schmitt trigger 61, the pulse shaper 30 and an OR gate G14.
  • the AND gate G1 therefore provides the signal shown in FIG. 11- (2) each time the set signal is applied, while the output of the AND gate G2 remains low, as shown in FIG. 11- (3).
  • FIG. 13 shows a circuit 69 with a bistable relay 68 with two excitation windings.
  • This circuit 69 can take the place of the semiconductor circuit 1 in FIG. 1.
  • the bistable relay 68 changes the switching position of an output relay contact 71 when an excitation current flows through an excitation winding 70 and then holds the contact in this position.
  • the relay contact 71 changes its position again and remains in this new position.
  • the excitation windings 70, 72 are in series with the transistors 73, 74, the bases of which are connected to amplifiers 11 and 12, respectively.
  • the circuit 69 can be used in the context of the invention in the same way as the semiconductor circuit 1.
  • the signals from the connection points 75, 76 of the excitation windings 70, 72 to the transistors 73, 74 can be detected and thus allow indirect control of whether the bistable relay 68 works.
  • the stabilized voltage Vcc of a constant voltage source is connected to the series circuit comprising a resistor 84 and a capacitor 85, the common connection point of which is connected to one input of an AND gate G11 and to the other input thereof via an inverter N3 , with the inverter as a level crime thriller is designed.
  • the capacitor 85 charges.
  • the AND gate G11 outputs a high-level signal, by means of which the flip-flops 50 to 53 of the timer 49 are reset.
  • the discriminator level of the inverter N3 is chosen to be higher than the lowest voltage, so that the other reproduced components of the circuit are fed by the constant voltage source and work properly.
  • the output signal of the inverter N3 is fed to the first input of 2 AND gates G12 and G13.
  • the constant voltage source also feeds a resistor 86, which is connected in series with a switch 87.
  • the connection point 88 of the resistor 86 to the switch 87 is connected to the second input of the AND gate G13 and via an inverter N4 to the second input of the AND gate G12, the output signal of which sets the flip-flop 13 via the OR gate G14, while the output signal of the AND gate G13 resets the flip-flop 13 via the OR gate G15.
  • the AND gate G13 supplies a high-level output signal as long as the voltage across the capacitor 85 is below the discriminator level of the inverter N3. This output signal of the AND gate G13 resets the flip-flop 13. If the stabilized supply voltage is applied or a brief electrical interruption disappears while switch 87 is closed, AND gate G12 provides a high level output signal as long as the voltage across capacitor 85 is below the discriminator level of inverter N3. The flip-flop 13 is set by this output signal of the AND gate G12. When the voltage across capacitor 85 is higher than the discriminator level, the outputs of AND gates G11, G12 and G13 are low so that the circuit operates in accordance with the signals applied to input terminals P1 through P4 as previously described.
  • a contact of the bistable relay 2 can be used for the switch 87, which contact is closed when the excitation winding 3 has current flowing through it in the direction of the arrow 4 and is open when the excitation current flows in the direction of the arrow 5.
  • the relay contact 6 of the bistable relay 2 is always returned to the reset position from the position before the supply voltage was applied or when a brief electrical interruption occurred, even after the supply voltage was switched on or the short-term electrical interruption disappeared. In this way, automatic setting and resetting is achieved, so that a bistable relay, which is connected, for example, to 8 bits of an arithmetic unit, is not set to a position deviating from the specified program.

Landscapes

  • Relay Circuits (AREA)

Description

  • Die Erfindung betrifft eine Treiberschaltung für ein bistabiles Relais, die beim Anlegen eines ersten Eingangssignales an ein Flipflop ein erstes Steuersignal und beim Anlegen eines zweiten Eingangssignales an dieses Flipflop ein in bezug auf das erste Steuersignal inverses, zweites Steuersignal an einen Halbleiterschaltkreis, der das Relais ansteuert, liefert, wobei das Relais auch bei fehlendem Steuersignal zwischen dem ersten und dem zweiten Eingangssignal seine jeweilige Lage beibehält.
  • Eine derartige Treiberschaltung ist aus der US-A-3 931 550 bekannt. Sie ermöglicht es, das Relais mittels unipolarer, kurzer, gegebenenfalls auch von einem Rechner abgegebener Impulse zu steuern. Die Eingangsimpulse werden mittels eines Impulsformers auf die zum Umschalten des Relais erforderliche Zeitdauer gebracht. Der Ausgang des Impulsformers ist parallel mit zwei Eingängen eines das Relais ansteuernden Halbleiterschaltkreises und einem Eingang eines Flip- flops verbunden, dessen Ausgangssignal abwechselnd den einen oder den anderen Eingang des Halbleiterschaltkreises durchlässig schaltet bzw. sperrt.
  • Aus »Patents Abstracts of Japan« Band 3, Nr. 135 vom 10. November 1979, Seite 48 E 150 ist außerdem bereits eine Treiberschaltung für ein monostabiles Relais bekannt, die ein Flipflop und einen Zeitgeber enthält. Das Flipflop wird durch einen Eingangsimpuls grundsätzlich beliebiger Impulsbreite gesetzt und läßt das Relais ansprechen.
  • Der gleichzeitig gestartete Zeitgeber setzt das Flipflop nach Ablauf der vorgegebenen Zeit zurück, so daß das Relais einen von der Pulsbreite des Eingangssignales unabhängigen Ansteuerimpuls vorgegebener Breite enthält. Funktionell wird hierdurch allerdings nichts anderes erreicht als durch den Impulsformer der Treiberschaltung nach der zuvor genannten US-A-3 931 550.
  • Den bekannten Treiberschaltungen müssen die Eingangssignale zum Umschalten des bistabilen Relais von der einen in die andere Lage jeweils über den gleichen Anschluß zugeführt werden. Es besteht jedoch ein Bedarf für eine Treiberschaltung für ein bistabiles Relais, der die Eingangssignale zum Setzen und zum Rückstellen des Relais je nach Anwendungsfall über den gleichen oder über getrennte Anschlüsse zugeführt werden können. Dabei soll vermieden werden, daß auf das jeweilige Eingangssignal kurzfristig folgende Störsignale zu einer Fehlschaltung des Relais führen.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Treiberschaltung der eingangs genannten Gattung zu schaffen, die diesen Forderungen genügt.
  • Diese Aufgabe ist erfindungsgemäß dadurch gelöst, daß das erste und das zweite Steuersignal einem Zeitgeber zugeführt werden, der während einer vorgegebenen Zeitdauer den Halbleiterschaltkreis steuert, und daß das Flip- flop zwei Serienschaltungen aus jeweils einem logischen Schaltglied und einer Verzögerungsschaltung zur Unterdrückung eingangsseitiger Störsignale umfaßt, wobei jeweils der Ausgangsanschluß der einen Serienschaltung auf einen Eingangsanschluß der anderen Serienschaltung zurückgekoppelt ist, so daß der stabile Zustand sich in Abhängigkeit von dem ersten und dem zweiten Eingangssignal ändert und der logische Zustand der beiden Ausgänge währenddessen zeitweise gleich ist.
  • Diese Lösung hat den Vorteil, das Relais störsicher auch mit sehr kurzen Eingangssignalen ansteuern zu können, wahlweise über den gleichen Eingang, wobei die Signale dem Takteingang des Flipflops zugeführt werden oder über getrennte Eingänge für das Setzen und Rückstellen des Relais, in welchem Fall diese Eingangssignale dem Setzeingang bzw. dem Rücksetzeingang des Flipflops zugeführt werden. Eingangsseitige Störsignale werden infolge des besonderen Aufbaus des Flipflops durch dieses unterdrückt.
  • In den Unteransprüchen sind vorteilhafte Ausführungsformen der Treiberschaltung nach der Erfindung angegeben.
  • Die Treiberschaltung nach der Erfindung wird nachfolgend anhand der Zeichnung beschrieben, die ein Ausführungsbeispiel, dessen Einzelheiten und eine Reihe erläuternder Diagramme umfaßt. Es zeigt
    • Fig. 1 eine Treiberschaltung nach der Erfindung,
    • Fig. 2 das Schaltbild des Flipflops 13 in Fig. 1,
    • Fig. 3 ein Signaldiagramm zur Erläuterung der Funktion des Flipflops 13,
    • Fig. 4 ein Schaltbild der Impulsformer 29 bis 31 in Fig. 1,
    • Fig. 5 und 6 Signaldiagramme zur Erläuterung der Arbeitsweise der Impulsformer 29 bis 31,
    • Fig. 7 ein Signaldiagramm zur Erläuterung der Arbeitsweise des Zeitgebers 49 in Fig. 1,
    • Fig. 8 ein Signaldiagramm zur Erläuterung einer monostabilen Arbeitsweise,
    • Fig. 9 ein Signaldiagramm zur Erläuterung der Arbeitsweise der Torschaltung 59 zur Verhinderung von Doppelbetätigungen in Fig. 1,
    • Fig. 10 ein Signaldiagramm zur Erläuterung eines Stromstoß-Betriebs,
    • Fig. 11 ein Signaldiagramm zur Erläuterung des Setzens,
    • Fig. 12 ein Signaldiagramm zur Erläuterung des Rücksetzens und
    • Fig. 13 ein Schaltbild einer weiteren Ausführungsform des Halbleiterschaltkreises.
  • Gemäß den Figuren 1 bis 13 umfaßt die Treiberschaltung für ein bistabiles Relais einen Halbleiterschaltkreis 1, der ein bistabiles Relais 2 mit einer einzigen Spule enthält. Wenn in dieser Relaisspule 3 ein Erregerstrom in Richtung der Pfeile 4, 5 fließt, ändert ein nach außen herausgeführter Relaiskontakt 6 seinen Schaltzustand entsprechend der Richtung des Erregerstromes, so daß die Schaltbedingung selbst nach Wegfall des Erregerstromes aufrechterhalten wird. Der eine Anschluß der Relaisspule 3 ist mit einem Verbindungspunkt 80 zwischen einem ersten Transistor 7 und einem zweiten Transistor 8 verbunden, der andere Anschluß der Relaisspule ist mit einem Verbindungspunkt 81 zwischen einem dritten Transistor 9 und einem vierten Transistor 10 verbunden.
  • Der Ausgang eines Verstärkers 11 ist mit der Basis des Transistors 10 sowie über einen Inverter N1 mit der Basis des Transistors 7 verbunden. Der Ausgang eines weiteren Verstärkers 12 ist mit der Basis des Transistors 8 sowie über einen Inverter N2 mit der Basis des Transistors 9 verbunden. Die Eingänge der Verstärker 11 bzw. 12 sind mit den Ausgängen von UND-Gliedern G1, G2 verbunden.
  • Fig. 2 zeigt das Schaltbild des Flipflops 13 in Fig. 1, dessen einer Ausgang QF mit einer der Eingänge des UND-Gliedes G1 und dessen invertierter Ausgang QF mit einem der Eingänge des UND-Gliedes G2 verbunden ist. Der Setzeingang S des Flipflops 13 ist mit einem NOR-Glied G3 verbunden, dem eine Verzögerungsschaltung 82 nachgeschaltet ist, die aus einem Widerstand 14, einem Kondensator 15 und zwei Invertern 16, 17 besteht. Der Rücksetzeingang R des Flipflops 13 ist mit einem NOR-Glied G4 verbunden. Die Eingangssignale am Setzeingang S und am Rücksetzeingang R werden durch Ausgangsbits eines Rechenwerks (nicht dargestellt) mit einer hohen Geschwindigkeit von 100µ · s wechselweise geändert. Dem NOR-Glied G4 ist eine weitere Verzögerungsschaltung 83 nachgeschaltet, die einen Widerstand 18, einen Kondensator 19 und zwei Inverter 20, 21 umfaßt. Die Verzögerungsschaltungen 82, 83 dienen dazu, ein extrem kurzes Störsignal zu unterdrücken. Der Ausgang des Inverters 17, also der Setzausgang OF des Flip- flops 13, ist mit einem weiteren Eingang des NOR-Glieds G4 verbunden. Der Ausgang des Inverters 21, also der Rücksetzausgang QF des Flipflops 13, der in bezug auf den Ausgang QF normalerweise das invertierte Signal liefert, ist mit einem weiteren Eingang des NOR-Gliedes G3 verbunden. Über je einen dritten Eingang erhalten die NOR-Glieder G3, G4 von einer Stromstoßschaltung 22 ein Stromstoßsignal, das zunächst am Eingang T dieser Schaltung anliegt und durch einen Inverter 23 invertiert wird. Dieses Signal ist in Fig.3-(1) dargestellt. Der Ausgang des Inverters 23 ist mit dem einen Eingang eines NAND-Gliedes 27 über einen Inverter 24 und ein RC-Glied 25, 26 verbunden, das einen Serienwiderstand 25 und einen Parallelkondensator 26 umfaßt. Weiterhin ist der Ausgang des Inverters 23 mit dem zweiten Eingang des NAND-Gliedes 27 direkt verbunden.
  • Das Signal an dem mit dem RC-Glied 25, 26 verbundenen Eingang des NAND-Gliedes 27 ist in Fig. 3-(2) dargestellt.
  • Das Ausgangssignal des NAND-Gliedes 27 ist in Fig. 3-(3) dargestellt.
  • Das Ausgangssignal des NOR-Gliedes G3 ist in Fig. 3-(4) dargestellt.
  • Das Ausgangssignal des Inverters 17, also am Setzausgang QF des Flipflops 13, ist in Fig. 3-(5) dargestellt. Das Ausgangssignal des NOR-Gliedes G4 ist in Fig. 3-(6) dargestellt.
  • Das Ausgangssignal des Inverters 21, also am Rücksetzausgang QF des Flipflops 13, ist in Fig. 3-(7) dargestellt.
  • Wie aus diesem Diagramm hervorgeht, führt die beschriebene Schaltung des Flipflops 13 dazu, daß der Setzausgang OF und der Rücksetzausgang QF nur während der in Fig. 3 eingezeichneten Zeiten T, und T2 den gleichen logischen Pegel haben, wodurch das erste und das zweite Eingangssignal von Störsignalen unterschieden werden.
  • Die Schaltung nach Fig. 1 enthält vier Impulsformer 28 bis 31, von denen die Impulsformer 29 bis 31 gleichartig entsprechend dem in Fig. 4 gezeigten Schaltbild aufgebaut sind. Ein solcher Impulsformer umfaßt Widerstände 32 bis 36, Integrationskondensatoren 37 bis 41 und Inverter 42 bis 45 sowie ein NAND-Glied G6, das an seinem einen Eingang das Ausgangssignal des die Integrationskondensatoren 40,41 umfassenden Schaltungsteile erhält.
  • Die Inverter 42 bis 45 liefern beim Anlegen eines Signales gemäß Fig.5-(1) die in Fig. 5-(2) bis Fig. 5-(5) dargestellten Signale. Am Ausgang des NAND-Gliedes G6 ergibt sich dann das in Fig. 5-(6) dargestellte Signal. Bei diesem Aufbau der Impulsformer 29 bis 31 wird auch beim Auftreten der in Fig.6-(1) dargestellten Impulse 46 bis 48 mit weniger als 30 µ · s verhindert, daß das in Fig. 6-(2) dargestellte Ausgangssignal des Inverters 42 sich ändert. Hierdurch werden Fehlschaltungen infolge von Störimpulsen verhindert. Der Impulsformer 28 unterscheidet sich von der beschriebenen Schaltung dadurch, daß er anstelle des NAND-Gliedes G6 ein EXKLUSIV-ODER-Glied enthält.
  • Die Schaltung nach Fig. 1 umfaßt weiterhin einen Zeitgeber 49, bestehend aus vier hintereinandergeschalteten Flipflops 50 bis 53 mit Takteingängen T, sowie einen Multivibrator 54, der an das Flipflop 50 zunächst ein periodisches Signal gemäß dem Diagramm in Fig. 7-(1) liefert, solange der Rücksetzausgang Q4 des Flipflops 53 der letzten Stufe hoch liegt. Die Diagramme gemäß Fig. 7-(2) bis Fig. 7-(5) zeigen den Verlauf der jeweiligen Ausgangssignale an den Ausgängen Q1 bis 04 der Flipflops 50 bis 53.
  • Es sei nun angenommen, daß an dem Eingang P1 ein monostabiles Signal entsprechend dem Diagramm in Fig.8-(1) anliegt. Dieses Signal durchläuft zunächst einen Schmitt-Trigger 58 zur Pegeldiskriminierung, um Fehlfunktionen während der Anstiegszeit und während der Abfallzeit, sowie durch niederpegelige Störsignale zu verhindern. Anschließend durchläuft das Signal den Impulsformer28.
  • Fig. 9-(1) zeigt das Eingangssignal des Impulsformers 28. Fig. 9-(2) zeigt das Ausgangssignal des Impulsformers 28. Fig. 9-(3) zeigt das Ausgangssignal eines NOR-Gliedes G7, das Bestandteil einer Doppelfunktionssperre 59 ist. Ein dem NOR-Glied G7 nachgeschaltetes NAND-Glied G8 liefert ein gegenüber dem Signal gemäß Fig. 9-(3) invertiertes Signal an den Takteingang T des Flipflops 13, so daß der Setzausgang QF des Flipflops 13 entsprechend Fig. 9-(4) hochpegelig wird und der Rücksetzausgang QF entsprechend Fig. 9-(5) niederpegelig wird. Daraufhin liefert ein NAND-Glied G10, dessen Eingänge mit dem Setzausgang QF und dem Rücksetzausgang OF des Flipflops 13 verbunden sind, an seinem Ausgang das in Fig. 9-(6) veranschaulichte Signal. Der Ausgang des NAND-Gliedes G10 ist also nur während der Zeit niederpegelig, während derer beide Ausgänge QF und QF hochpegelig sind und setzt hierdurch die Flipflops 50 bis 53 des Zeitgebers 49 zurück. Gleichzeitig verhindert das NAND-Glied G10 hierdurch die Erfüllung der UND-Bedingung für die UND-Glieder G1 und G2. Der Rücksetzausgang Zi4 des Flip- flops 53 wird infolge des von dem NAND-Glied G10 kommenden Rücksetzsignals hochpegelig und aktiviert hierdurch den Zeitgeber 49. Die Ausgangssignale Q3 und Q4 der Flipflops 52, 53 sind in Fig. 9-(7) und Fig. 9-(8) dargestellt.
  • Die Doppelfunktionssperre 59 enthält ein weiteres NOR-Glied G9, dessen Eingänge mit den Reset-Ausgängen Q3 und Q4 der Flipflops 52, 53 des Taktgebers 59 verbunden sind. Das Ausgangssignal dieses NOR-Gliedes G9 ist in Fig. 9-(9) dargestellt. Die Zeit T4 in Fig. 9-(9) während derer der Ausgang des NOR-Gliedes G9 niederpegelig ist, ist gleich der Hälfte des durch den Zeitgeber49 bestimmten Zeitintervalls T3
    Figure imgb0001
    so daß die Übertragung des nächsten Taktsignales über das NAND-Glied G8 auf das Flipflop 13 während der Zeit T4 gesperrt wird. Somit wird, wenn aufeinanderfolgend kontinuierliche Signale an das NOR-Glied G7 gelangen, eine Fehlfunktion oder Fehlschaltung durch Störimpulse verhindert, da sich die stabile Lage des Flipflops 13 nicht ändert. Der Rücksetzausgang Q4 des Flip- flops 53 ist des weiteren parallel mit je einem Eingang jedes der UND-Glieder G1 und G2 verbunden. Nach Ablauf des Zeitintervalls T3 schaltet das Ausgangssignal des UND-Gliedes G1 über den Verstärker 11 die Transistoren 7 und 10 leitend, so daß ein Strom durch die Erregerwicklung 3 des Relais in Richtung des Pfeils 4 fließt. Das Diagramm in Fig. 8-(2) zeigt das entsprechende Ausgangssignal des UND-Gliedes G1. Als Zeitintervall wird diejenige Zeit bezeichnet, die für das Umschalten der Erregerwicklung 3 oder Relaisspule des bistabilen Relais 2 notwendig ist und die hier mit 100 ms angenommen wurde.
  • Beim Abfall des in Fig.8-(1) dargestellten, dem Eingang P1 zugeführten monostabilen Signals gelangt das Ausgangssignal des Impulsformers 28 über die Torschaltung 59 an den Takteingang T des Flipflops 13, wodurch dieses in die andere Lage kippt und am Ausgang des UND-Gliedes G2 das in Fig. 8-(3) dargestellte Signal erzeugt. Hierdurch werden die Transistoren 8, 9 leitend und durch die Erregerwicklung 3 fließt ein Erregerstrom in Richtung des Pfeiles 5 lediglich während des Zeitintervalles T3.
  • Das von dem Zeitgeber 49 gelieferte Zeitintervall T3 ist etwas größer gewählt als die Zeit, die zum Umschalten des Relaiskontaktes 6 des bistabilen Relais 2 erforderlich ist.
  • Das im Diagramm der Fig. 10-(1) dargestellte Stromstoßsignal, das dem Eingangsanschluß P2 zugeführt wird, gelangt über einen Schmitt-Trigger 60 und den Impulsformer 29 zur Doppelfunktionssperre 59 und führt zu den in Fig. 10-(2) und Fig. 10-(3) dargestellten Ausgangssignalen der UND-Glieder G1, G2. Daher ändert der Relaiskontakt 6 seine Lage bei jedem Anlegen des Stromstoßsignales.
  • Wenn an den Eingangsanschluß P3 ein in Fig.11-(1) dargestelltes Setzsignal angelegt wird, wird das Flipflop 13 über einen Schmitt-Trigger 61, den Impulsformer 30 und ein ODER-Glied G14 gesetzt. Das UND-Glied G1 liefert daher bei jedem Anlegen des Setzsignales das in Fig. 11-(2) dargestellte Signal, während der Ausgang des UND-Gliedes G2 niederpegelig bleibt, wie in Fig. 11-(3) dargestellt ist.
  • Ein an den Eingangsanschluß P4 angelegtes Rücksetzsignal, das in Fig. 12-(1) wiedergegeben ist, setzt das Flipflop 13 über einen Schmitt-Trigger 62, den Impulsformer 31 und ein ODER-Glied G15 zurück. Daher liefert das UND-Glied G2 den in Fig. 12-(3) gezeigten Impuls, während der Ausgang des UND-Gliedes G1 niederpegelig bleibt, wie aus Fig. 12-(2) hervorgeht.
  • Fig. 13 zeigt einen Schaltkreis 69 mit einem bistabilen Relais 68 mit zwei Erregerwicklungen. Dieser Schaltkreis 69 kann an die Stelle des Halbleiterschaltkreises 1 in Fig. 1 treten. Das bistabile Relais 68 ändert die Schaltlage eines herausgeführten Relaiskontaktes 71, wenn ein Erregerstrom die eine Erregerwicklung 70 durchfließt und hält den Kontakt dann in dieser Lage. Wenn der Erregerstrom die andere Erregerwicklung 72 durchfließt, ändert der Relaiskontakt 71 wiederum seine Lage und bleibt in dieser neuen Lage. Die Erregerwicklungen 70, 72 liegen in Serie mit den Transistoren 73, 74, deren Basen mit Verstärkern 11 bzw. 12 verbunden sind. Der Schaltkreis 69 kann im Rahmen der Erfindung in gleicher Weise verwendet werden wie der Halbleiterschaltkreis 1. Die Signale der Verbindungspunkte 75, 76 der Erregerwicklungen 70, 72 mit den Transistoren 73, 74 können detektiert werden und erlauben so eine indirekte Kontrolle, ob das bistabile Relais 68 arbeitet.
  • In der Schaltung nach Fig. 1 liegt die stabilisierte Spannung Vcc einer Konstantspannungsquelle an der Serienschaltung aus einem Widerstand 84 und einem Kondensator 85, wobei deren gemeinsamer Verbindungspunkt mit dem einen Eingang eines UND-Gliedes G11 sowie mit dessen anderem Eingang über einen Inverter N3 verbunden ist, wobei der Inverter als Pegeldiskriminator ausgelegt ist. Wenn die Konstantspannungsquelle eingeschaltet wird oder ein kurzzeitiger elektrischer Ausfall verschwindet, lädt sich der Kondensator 85 auf. Solange die an dem Kondensator 85 abgenommene Spannung unter dem Diskriminatorpegel des Inverters N3 liegt, gibt das UND-Glied G11 ein hochpegeliges Signal ab, durch welches die Flipflops 50 bis 53 des Zeitgebers 49 zurückgesetzt werden.
  • Der Diskriminatorpegel des Inverters N3 ist höher gewählt als die niedrigste Spannung, so daß die übrigen wiedergegebenen Bestandteile der Schaltung von der Konstantspannungsquelle gespeist werden und ordnungsgemäß arbeiten.
  • Das Ausgangssignal des Inverters N3 wird dem jeweils ersten Eingang von 2 UND-Gliedern G12 und G13 zugeführt. Die Konstantspannungsquelle speist weiterhin einen Widerstand 86, der in Serie mit einem Schalter 87 liegt. Der Verbindungspunkt 88 des Widerstandes 86 mit dem Schalter 87 ist mit dem zweiten Eingang des UND-Gliedes G13 und über einen Inverter N4 mit dem zweiten Eingang des UND-Gliedes G12 verbunden, dessen Ausgangssignal das Flipflop 13 über das ODER-Glied G14 setzt, während das Ausgangssignal des UND-Gliedes G13 das Flip- flop 13 über das ODER-Glied G15 zurücksetzt.
  • Wenn die stabilisierte Versorgungsspannung angelegt wird oder ein kurzzeitiger elektrischer Ausfall verschwindet und hierbei der Schalter 87 geöffnet ist, liefert das UND-Glied G13 ein hochpegeliges Ausgangssignal, solange die Spannung über dem Kondensator 85 unter dem Diskriminatorpegel des Inverters N3 liegt. Dieses Ausgangssignal des UND-Gliedes G13 setzt das Flip- flop 13 zurück. Wenn die stabilisierte Versorgungsspannung angelegt wird oder eine kurzzeitige elektrische Unterbrechung verschwindet, während der Schalter 87 geschlossen ist, liefert das UND-Glied G12 ein hochpegeliges Ausgangssignal, solange die Spannung über dem Kondensator 85 unter dem Diskriminatorpegel des Inverters N3 liegt. Durch dieses Ausgangssignal des UND-Gliedes G12 wird das Flipflop 13 gesetzt. Wenn die Spannung über den Kondensator 85 höher als der Diskriminatorpegel ist, sind die Ausgänge der UND-Glieder G11, G12 und G13 niederpegelig, so daß die Schaltung entsprechend den an den Eingangsanschlüssen P1 bis P4 anliegenden Signalen arbeitet, wie zuvor beschrieben wurde.
  • Alternativ hierzu kann für den Schalter 87 ein Kontakt des bistabilen Relais 2 benutzt werden, der geschlossen ist, wenn die Erregerwicklung 3 in Richtung des Pfeiles 4 stromdurchflossen ist und geöffnet ist, wenn umgekehrt der Erregerstrom in Richtung des Pfeiles 5 fließt. Folglich wird der Relaiskontakt 6 des bistabilen Relais 2 aus der Stellung vor dem Anlegen der Versorgungsspannung oder bei Auftreten einer kurzfristigen elektrischen Unterbrechung stets in die Rücksetzstellung zurückgebracht, und zwar selbst nach dem Anschalten der Versorgungsspannung oder dem Verschwinden der kurzzeitigen elektrischen Unterbrechung. Auf diese Weise wird ein selbsttätiges Setzen und Rücksetzen erzielt, so daß ein bistabiles Relais, das beispielsweise mit 8 Bit eines Rechenwerkes verbunden ist, nicht in eine von dem vorgegebenen Programm abweichende Stellung gesetzt wird.

Claims (3)

1. Treiberschaltung für ein bistabiles Relais, die beim Anlegen eines ersten Eingangssignales an ein Flipflop (13) ein erstes Steuersignal und beim Anlegen eines zweiten Eingangssignales an dieses Flipflop (13) ein in bezug auf das erste Steuersignal inverses, zweites Steuersignal an einen Halbleiterschaltkreis (1), der das Relais (2) ansteuert, liefert, wobei das Relais (2) auch bei fehlendem Steuersignal zwischen dem ersten und dem zweiten Eingangssignal seine jeweilige Lage beibehält, dadurch gekennzeichnet, daß das erste und das zweite Steuersignal einem Zeitgeber (49) zugeführt werden, der während einer vorgegebenen Zeitdauer den Halbleiterschaltkreis (1) steuert, und daß das Flipflop (13) zwei Serienschaltungen aus jeweils einem logischen Schaltglied (G3, G4) und einer Verzögerungsschaltung (82, 83) zur Unterdrückung eingangsseitiger Störsignale umfaßt, wobei jeweils der Ausgangsanschluß der einen Serienschaltung auf einen Eingangsanschluß der anderen Serienschaltung zurückgekoppelt ist, so daß der stabile Zustand sich in Abhängigkeit von dem ersten und dem zweiten Eingangssignal ändert und der logische Zustand der beiden Ausgänge währenddessen zeitweise gleich ist.
2. Treiberschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Zeitgeber (49) eine Anzahl von hintereinandergeschalteten Flipflops (50-53) und einen Multivibrator (54) umfaßt, der an das Flipflop (50) der ersten Stufe periodisch ein Schwingungssignal abgibt, wobei das Ausgangssignal des Flipflops (53) der letzten Stufe den Multivibrator (54) abschaltet und das Ausgangssignal vorgegebener Dauer des Zeitgebers (49) bildet und daß eine Torschaltung (59) den Empfang aufeinanderfolgender Eingangssignale mittels des Ausgangssignals eines der dem letzten Flipflop (53) vorgeschalteten Flipflops (52) des Taktgebers (49) sperrt.
3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine selbsttätige Setz- und Rücksetzschaltung vorgesehen ist, die die Versorgungsspannung (Vcc) an dem Halbleiterschaltkreis detektiert, so daß bei unter dem vorgegebenen Pegel liegender Versorgungsspannung das Flipflop (13) in einem vorgegebenen stabilen Zustand gehalten wird.
EP81108279A 1980-10-13 1981-10-13 Treiberschaltung für ein bistabiles Relais Expired EP0050301B1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
AT81108279T ATE8944T1 (de) 1980-10-13 1981-10-13 Treiberschaltung fuer ein bistabiles relais.

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP14353680A JPS5767246A (en) 1980-10-13 1980-10-13 Latching relay driving circuit
JP14353780A JPS5767247A (en) 1980-10-13 1980-10-13 Latching relay driving circuit
JP143537/80 1980-10-13
JP143536/80 1980-10-13
JP83229/81 1981-05-31
JP8322981A JPS57199134A (en) 1981-05-31 1981-05-31 Latching relay drive circuit

Publications (2)

Publication Number Publication Date
EP0050301A1 EP0050301A1 (de) 1982-04-28
EP0050301B1 true EP0050301B1 (de) 1984-08-08

Family

ID=27304161

Family Applications (1)

Application Number Title Priority Date Filing Date
EP81108279A Expired EP0050301B1 (de) 1980-10-13 1981-10-13 Treiberschaltung für ein bistabiles Relais

Country Status (4)

Country Link
US (1) US4433357A (de)
EP (1) EP0050301B1 (de)
CA (1) CA1169953A (de)
DE (1) DE3165425D1 (de)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3130242C2 (de) * 1981-07-31 1983-07-14 Diehl GmbH & Co, 8500 Nürnberg Elektronische Steuerschaltung zur Erzeugung eines monostabilen Schaltverhaltens bei einem bistabilen Relais
EP0103040B1 (de) 1982-09-14 1986-01-15 BROWN, BOVERI & CIE Aktiengesellschaft Fernschalter mit einer Empfangs- und Steuerelektronik
FR2536904B1 (fr) * 1982-11-29 1985-11-08 Merlin Gerin Circuit electronique de commande d'un appareillage a fonctionnement multiple equipe d'un mecanisme a electro-aimant
JPS59154614A (ja) * 1983-02-23 1984-09-03 Hitachi Ltd 電流駆動回路
FR2564232B1 (fr) * 1984-05-09 1986-10-17 Option Circuit de commande d'un solenoide bistable
FR2579821B1 (fr) * 1985-03-26 1987-05-15 Merlin Gerin Appareil de coupure multipolaire a telecommande
FR2583192B1 (fr) * 1985-06-11 1987-08-07 Hager Electro Perfectionnement aux appareils de telecommande electriques
US4804864A (en) * 1987-03-09 1989-02-14 Rockwell International Corporation Multiphase CMOS toggle flip-flop
IT1215501B (it) * 1987-05-18 1990-02-14 Sgs Microelettronica Spa Circuito a ponte a transistori moscon ricircolo veloce di corrente abassa diddipazione.
FR2637414B1 (fr) * 1988-09-30 1996-04-05 Merlin Gerin Appareil de coupure de courant a telecommande
US5430600A (en) * 1993-01-22 1995-07-04 Honeywell Inc. Latching relay control circuit
US5406439A (en) * 1993-03-05 1995-04-11 Molex Incorporated Feedback of relay status
US6392864B1 (en) 1999-09-10 2002-05-21 Alliedsignal Truck Brake Systems Co. Electrical driver circuit for direct acting cantilever solenoid valve
CA2391472A1 (en) * 1999-11-11 2001-05-17 Raytheon Company Fail-safe, fault-tolerant switching system for a critical device
US20080055024A1 (en) * 2006-08-31 2008-03-06 Motorola, Inc. System and method for protection of unplanned state changes of a magnetic latching relay
CN111624901B (zh) * 2019-02-28 2024-03-01 施耐德电器工业公司 控制方法、控制装置
CN111352374B (zh) * 2020-03-26 2021-11-16 青岛中加特电气股份有限公司 一种闭锁查询设备及其使用方法
CN113300701B (zh) * 2021-06-21 2024-05-28 深圳市誉娇诚科技有限公司 一种可防止高压继电器误动作的硬件防抖自锁电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH575187A5 (de) * 1974-02-14 1976-04-30 Sulzer Ag
US3931550A (en) * 1974-11-25 1976-01-06 The United States Of America As Represented By The Secretary Of The Navy Electronic latching relay control
US4012673A (en) * 1975-09-15 1977-03-15 Richdel, Inc. Timing valve control system
DE2624913C2 (de) * 1976-06-03 1982-10-07 Sds-Elektro Gmbh, 8024 Deisenhofen Schaltungsanordnung zur Ansteuerung bistabiler Relais
DE2747607C2 (de) * 1977-10-24 1991-05-08 Sds-Elektro Gmbh, 8024 Deisenhofen Schaltungsanordnung zur Ansteuerung eines bistabilen Relais
AT378090B (de) * 1977-10-24 1985-06-10 Sds Elektro Gmbh Schaltungsanordnung zur ansteuerung eines bistabilen relais
IT1110628B (it) * 1979-01-30 1985-12-23 Sp El Srl Circuito per la protezione automatica dei transistori di potenza particolarmente per convertitori a commutazione o simili

Also Published As

Publication number Publication date
US4433357A (en) 1984-02-21
CA1169953A (en) 1984-06-26
DE3165425D1 (en) 1984-09-13
EP0050301A1 (de) 1982-04-28

Similar Documents

Publication Publication Date Title
EP0050301B1 (de) Treiberschaltung für ein bistabiles Relais
DE2740533C2 (de) Fernwirkverfahren und Fernwirkanlage zur Durchführung des Verfahrens
DE2602880A1 (de) Elektromagnetisches regelsystem mit wendedetektor
DE2634239A1 (de) Zuendeinrichtung fuer eine brennkraftmaschine
DE2625007B2 (de) Adressenpufferschaltung für Halbleiterspeicher
DE3689986T2 (de) Überwachungsschaltung für niedrige Spannungen.
DE2059797B1 (de) Taktversorgungsanlage
EP0080726A1 (de) Durch einen Übernahmetakt gesteuertes Flipflop in Stromumschaltetechnik
DE3529033C2 (de)
DE2755714B2 (de) Logische Schaltung
DE3330383C2 (de) Eingangsverstärkerschaltung
EP0033125A1 (de) Schaltkreis für ein D-Flip-Flop
DE3130307C2 (de)
DE3330559C2 (de) Ausgangsschaltung für eine integrierte Halbleiterschaltung
DE1050814B (de)
DE2907682C2 (de) Schaltungsanordnung zum Speichern der Phasenlage einer Wechselspannung
DE3146735C2 (de) Selbstüberwachungseinrichtung für einen digitalen, programmgesteuerten Ablaufsteuerschaltkreis
DE2240787C3 (de) Impulsempfindliche Schaltungsanordnung für Eisenbahnsicherungsanlagen, insbesondere für die induktive Zugbeeinflussung
DE2125380C2 (de) Datencodierer für die Codierung von Nachrichten und Datendecodierer zum Decodieren der Nachrichten
DE1513297B2 (de) Schaltungsanordnung zur erkennung von l bzw o signal fehlern fuer mindestens einen zweikanaligen steuerkreis
DE2627041C2 (de) Elektronisches Überverbrauchs-Erfassungsgerät für Elektrizitätszähler
DE2048096C3 (de) Dauer von Emfangsimpulsen prüfende Schaltungsanordnung
EP0003755B1 (de) Schaltungsanordnung zum Empfang von Einfachstrom- und Doppelstrom-Telegrafiezeichen
DE2945984C2 (de) Schaltungsanordnung zur Signalisierung des Ausfalls periodischer Impulssignale
DE2059797C (de) Taktversorgungsanlage

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): AT CH DE FR GB IT LI

17P Request for examination filed

Effective date: 19820219

ITF It: translation for a ep patent filed
RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: MATSUSHITA ELECTRIC WORKS, LTD.

Owner name: SDS-ELEKTRO GMBH

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Designated state(s): AT CH DE FR GB IT LI

REF Corresponds to:

Ref document number: 8944

Country of ref document: AT

Date of ref document: 19840815

Kind code of ref document: T

REF Corresponds to:

Ref document number: 3165425

Country of ref document: DE

Date of ref document: 19840913

ET Fr: translation filed
ET1 Fr: translation filed ** revision of the translation of the patent or the claims
PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed
PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19910125

Year of fee payment: 11

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: CH

Payment date: 19910419

Year of fee payment: 11

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19911003

Year of fee payment: 11

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: AT

Payment date: 19911010

Year of fee payment: 11

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19911017

Year of fee payment: 11

ITTA It: last paid annual fee
REG Reference to a national code

Ref country code: CH

Ref legal event code: PFA

Free format text: EURO-MATSUSHITA ELECTRIC WORKS AKTIENGESELLSCHAFT

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Effective date: 19921013

Ref country code: AT

Effective date: 19921013

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: LI

Effective date: 19921031

Ref country code: CH

Effective date: 19921031

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 19921013

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Effective date: 19930630

REG Reference to a national code

Ref country code: CH

Ref legal event code: PL

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19930701

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST