DE69930366T2

DE69930366T2 - Schaltmatrix zwischen untergeordneten Kanälen eines Fernmeldenetzes und Verwaltungsverfahren dafür

Info

Publication number: DE69930366T2
Application number: DE69930366T
Authority: DE
Inventors: Ernesto 20052 Monza Colizzi; Marco Lovadina
Original assignee: Alcatel CIT SA; Alcatel SA
Current assignee: Alcatel Lucent SAS
Priority date: 1998-06-19
Filing date: 1999-06-18
Publication date: 2006-11-30
Anticipated expiration: 2019-06-19
Also published as: US6674752B1; JP2000041290A; CA2275004A1; EP1610585A2; EP1610585A3; ITTO980529A1; EP0966177A2; EP0966177B1; ES2257019T3; EP0966177A3; DE69930366D1

Description

Die vorliegende Erfindung betrifft ein Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks, insbesondere eines Telekommunikationsnetzwerks, das mit Datenströmen betrieben wird, die entsprechend dem SDH Protokoll aufgebaut sind, wobei das besagte Koppelvielfach einen Satz von parallelen Zweigen umfasst, wobei jeder der Zweige wenigstens eine erste Raumkoppelstufe aufweist, die in der Lage ist, aus dem Eingangsdatenfluss eine Untergruppe von Daten, die ausgetauscht werden sollen, zu selektieren und zu packen, eine zweite Zeitkoppelstufe, die in der Lage ist, die selektierte Daten- Untergruppe, die ausgetauscht werden soll, zu speichern und eine Random Access Speichereinrichtung umfasst, verknüpft mit einem Schreibsteuerspeicher und einem Lesesteuerspeicher, wobei die besagten Schreibsteuerspeicher und Lesesteuerspeicher von einem Mikroprozessor und einem Masterzähler betrieben werden. Im Folgenden wird der Begriff "Telekommunikationsnetzwerke" bedeuten, dass es sich um Netzwerke handelt, die synchrone Signale übertragen, insbesondere entsprechend dem SDH (Synchronous Digital Hierarchy = synchrone digitale Hierarchie) Standard.
Telekommunikationsnetzwerke sind mit Elementen ausgestattet, die in Switching Stationen, auch "Koppelvielfache" genannt, die die Verbindungen zwischen Kommunikationsschaltungen, den so genannten "Tributaries" aufbauen können mit dem Ziel, Kommunikation für die Nutzer bereitzustellen. Koppelvielfache arbeiten auf Anforderung vom Nutzer oder unter direkter Steuerung des Netzwerkmanagers, der so genannte semipermanente Verbindungen herstellt.
Bekanntlich bestehen SDH Rahmen, z.B. STM-1 Rahmen, allgemein aus einem Unterrahmensatz, virtuelle Container genannt, die ihrerseits aus virtuellen Containern niedrigerer Ordnung entsprechend einer hierarchischen Struktur bestehen. Deshalb erscheint ein SDH Rahmen wie eine zeitliche Reihenfolge von Unterrahmen und ein Koppelvielfach erfüllt seine Aufgabe als Verbindungshersteller durch Neuordnen der Platzierung von virtuellen Containern innerhalb des SDH Rahmens. Der gebräuchlichste Weg zum Aufbau eines Koppelvielfaches besteht darin, ein Random Access Speicherelement zu benutzen, d.h. einen RAM Speicher, der mit zwei Zugangsports oder Gates ausgestattet ist, d.h. wenigstens einem Schreibport und einem Leseport. Es sind z.B. RAM Speicher bekannt, die 16 Schreibports und 8 Leseports aufweisen. Solch ein RAM Speicher ist in der Lage, alle virtuellen Container, die in den Eingangsrahmen enthalten sind, auszutauschen, und 8 Ausgangsrahmen zu erzeugen. Darüber hinaus ist es eine strenge Non Blocking Struktur, d.h. er ist jederzeit in der Lage, Verbindungen aufzubauen, ohne bereits bestehende andere Verbindungen zu ändern. Andererseits erfordert ein RAM Speicher, dass während des Schreibvorgangs ein geeigneter Zähler sequenziell die Adressen liefert, in die die Eingangsdaten im Speicherelement einzuschreiben sind. Ein Lesesteuerspeicher, der die Leseadressen enthält, d.h. die Lesereihenfolge, ist auch erforderlich, um die Ausgangsrahmen neu zu ordnen, um die gewünschten Verbindungen zu erhalten.
Obwohl die Verwendung eines RAM Speichers wegen seiner einfachen Implementierung vorteilhaft ist, bestehen gravierende Nachteile, weil die oben beschriebenen RAM Speicher keine konventionellen Speicher sind, d.h. sie benötigen ein Layout, das strikt verknüpft ist mit dem Typ des Koppelvielfachs, das erzeugt werden soll.
Die Publikation mit dem Titel "An Expandable Time-Division Circuit Switching LSI And Network Architecture For Broadband ISDN", veröffentlicht im IEEE Journal On Selected Areas in Communications Vol. 14, Nr. 2 am 1. Februar 1996 beschreibt ein erweiterbares Hochgeschwindigkeits-Zeitmultiplex- Switching-LSI und ein Switching Modul, das mit SDH benutzt werden kann. Dieser Zeitmultiplex-LSI nach dem Stand der Technik verwendet ebenfalls einen Datenpufferspeicher.
Die Verwendung einer Switch Matrix des so genannten "Knock-out Switch" Typs ist bekannt. Das ist mehrstufiger Verbindungstyp, bei dem das modulare Hauptelement aus einer Raum-Zeit-Raum Matrix besteht. Der "Knock-out Switch" ermöglicht die Verwendung eines Speichers, dessen Kapazität so ausgelegt ist, dass exklusiv Daten gespeichert werden, die mit der Neuanordnung zu tun haben.
Der Zweck der ersten Raumstufe ist, den Eingangsdatenfluss anzupassen, so dass ein sequenzielles Auffüllen eines elastischen Speichers erreicht wird, der die nachfolgende Zeitstufe repräsentiert.
Die zweite Stufe, d.h. die so genannte nachfolgende Zeitstufe bearbeitet den Austausch der zeitlichen Position der Tributaries, die nach einer Zufallsfolge sequenziell in den Ausgangsrahmen eingefügt wurden. Sie besteht aus einem sequenziellen Schreib/programmierbaren Lesespeicher.
Die dritte Stufe erkennt, falls erforderlich, die Daten, die zu verschiedenen Ausgängen zu routen sind, wenn die zweite Stufe eine Ausgangskapazität hat, die größer als ein Rahmen ist. 1 zeigt ein Blockschaltbild eines "Knock-out Switch" KS nach dem bekannten Stand der Technik.
Wie zu sehen ist, steht ein Eingangsdatenfluss DIN bestehend aus einer ganzzahligen Anzahl N von Rahmen ST zur Verfügung. Jeder Rahmen ST ist intern aufgeteilt in Zeiteinheiten TS, die die verschiedenen Bytes kennzeichnen, die umzuschalten sind. In der folgenden Beschreibung wird die Anzahl N gleich 8 sein, wenn nichts anderes gesagt wird. Der Eingangsdatenfluss DIN wird parallel zu einer Anzahl von m Zweigen BR₁ ... BR_m geschickt. Die gleiche Struktur wird an jedem der besagten Zweige BR₁ ... BR_m dupliziert, wobei die besagte Struktur einen Konzentrator-Rotatorblock CR umfasst und gesteuert wird von einem Schreibsteuerspeicher WCM durch eine Schreibsequenz WW. Die besagte Schreibsequenz WW enthält Information darüber, wo aktive Bytes lokalisiert sind, d.h. die Bytes, die DSC für den Austausch betreffen. Ein Puffer BUF, nämlich ein temporärer Zwischenspeicher ist signalabwärts des Konzentrator-Rotatorblocks CR angeordnet. Dann folgt ein DTRAM Speicher, betrieben von einem Lesesteuerspeicher RCM über ein Lesewort RR, das die zu lesenden Adressen im DTRAM Speicher enthält. Der besagte DTRAM Speicher, der ein elastischer Multiport RAM Speicher ist, ist mit einer Vielzahl von Ausgängen OUT versehen. Die besagten Ausgänge OUT sind N/m für jeden DTRAM Speicher, so dass der Speicher DTRAM₁ Ausgänge OUT₀ bis OUT _N/m-1 hat und Speicher DTRAM_m Ausgänge OUT_N/(m-1)/m bis OUT_N_₁. Somit wird in dem Knock-out Switch KS das, was eine einzelne Speichermatrix repräsentierte, in m Zweige BR₁ ... BR_m aufgeteilt. Jeder der besagten Zweige BR₁ ... BR_m bearbeitet nur Sätze von Zeiteinheiten oder Unterrahmen ST, die zu einer Gruppe von N/m Ausgängen OUT gehören. Das ermöglicht natürlich den Einsatz kleinerer DTRAM Speicher als Funktion der gewählten Anzahl m der Zweige BR₁ ... BR_m
Der Konzentrator-Rotatorblock CR ist im Wesentlichen ein kombinatorisches Netz mit N Eingängen und Ausgängen. Der Konzentrator-Rotatorblock CR muss die DSC Bytes selektieren, die zu seinem Zweig BR im Datenfluss DIN gehören, sie in benachbarte Positionen bringen und dann den so erhaltenen Satz von Bytes rotieren, um den DTRAM Speicher vollständig zu füllen. 2 zeigt den Betrieb des Konzentrator-Rotatorblocks CR mit N = 5 in sechs aufeinander folgenden Zeiteinheiten TS. Die entsprechenden DSC Bytes, die am Eingang des Konzentrator-Rotatorblocks CR auf gespreizt werden, werden durch eine umlaufende Verschiebeoperation, d.h. eine Rotation, konzentriert und genau im DTRAM Speicher positioniert. Natürlich wird der Konzentrator-Rotatorblock CR während dieser Operationen mit der Schreibsequenz WW betrieben.
Der nachfolgende Puffer BUF ist erforderlich, falls der DTRAM Speicher nur erlaubt, Worte mit einer vorbestimmten Länge einzuschreiben. Weil die Anzahl der Ausgangsbytes vom Konzentrator-Rotatorblock CR zeitlich variabel ist, werden die Bytes vorübergehend in dem Puffer BUF gespeichert, bis ein vollständiges Wort gebildet ist. Sobald das geschieht, wird das erhaltene Wort zum DTRAM Speicher übertragen.
Der Konzentrator-Rotatorblock CR wird vom Schreibsteuerspeicher WCM betrieben, dies ist ein Speicher, dessen Tiefe gleich der Anzahl der Zeiteinheiten TS ist, die den Rahmen ST bilden und einer Wortlänge gleich der der Schreibsequenz WW von N Bits. Weil die besagten j und k ganzzahlige Indices sind, wird das j-te Bit der k-ten Schreibsequenz WW im Schreibsteuerspeicher WCM auf 1 gesetzt, wenn das Byte in der k-ten Zeiteinheit TS des j-ten Eingangsrahmens ST im DTRAM Speicher gespeichert werden muss, der zu dem gleichen Zweig des betrachteten Schreibsteuerspeichers WCM gehört.
Wenn der DTRAM Speicher vollständig gefüllt ist, wird er mit Random Access gelesen, entsprechend dem Inhalt des Lesesteuerspeichers RCM.
Auch der "Knock-out Switch" hat einige Nachteile, selbst wenn er die Unteraufteilung des Speichers in eine Vielzahl von kleineren Speichern erlaubt.
Wenn ein Standard RAM Speicher verwendet wird, wird jedes Byte, das einem virtuellen Container entspricht, immer an der gleichen Speicherposition gespeichert. Das trifft beim "Knock-out Switch" nicht zu wegen der Konzentrations- und Rotationsoperationen. Deshalb muss, wenn eine Verbindung geändert werden soll, der Inhalt des gesamten Lesesteuerspeichers aufgefrischt werden, während beim Schreibsteuerspeicher nur die Bits, die sich auf die geänderte Verbindung beziehen, geändert werden müssen. Deshalb wird ein externer Mikroprozessor zum Auffrischen der Steuerspeicher verwendet. Der Auffrischschritt der Steuerspeicher ist sehr kritisch, weil es während der Änderung des Inhalts des Schreibsteuerspeichers passieren kann, dass sich im Speicher die Position einiger Bytes ändern, die nicht von der neuen Verbindung betroffen sind. Das passiert hauptsächlich deswegen, weil es einige Zeitintervalle gibt, während denen ein Teil des Speichers unter der Steuerung des aufgefrischten Steuerspeichers geschrieben werden muss, während der übrige Teil noch unter der Steuerung des "alten" Steuerspeicherinhalts geschrieben wird. Das wird klar deutlich bei dem Lesesteuerspeicher, der die Leseoperation teilweise als aufgefrischter Speicher und teilweise als "alter" Speicher durchführen muss.
Eine einfache Lösung ist, die Steuerspeicher sowohl im Lesemodus als auch im Schreibmodus zu duplizieren. 3 zeigt die Struktur eines "Knock-out Switch" Speicherzweiges mit Speicher Duplikation KS 2. Der Eingang erhält den Datenstrom DIN, bestehend aus N Rahmen ST. Im Folgenden wird Bezug genommen auf einen Rahmen ST, bestehend aus virtuellen Container VC 12, in denen 18 "Overhead" Bytes und 63 Datenbytes oder "Payload" (= Nutzdaten) Bytes, 4 mal wiederholt, vorgesehen sind. Es versteht sich, dass die Schreibsteuerspeicher WCM_a und WCM_b vorgesehen sind, einer als Reproduktion oder Duplikat des anderen, die den Konzentrator-Rotatorblock CR über einen Multiplexer WMUX betreiben. Ein Speicher DRM, von entsprechenden Lesesteuerspeichern RCM_a und RCM_b über einen Lesemultiplexer RMUX betrieben, ist als drei parallele Blöcke strukturiert: einem Overheadspeicherblock OHMEM, einem ersten Speicherblock DMEM 1 und einem zweiten Speicherblock DMEM 2. Der Overheadspeicherblock OHMEM wird einfach benutzt, um die 18 "Overhead" Bytes des Rahmens ST zu speichern. Der erste Speicherblock DMEM 1 und der zweite Speicherblock DMEM 2 enthalten entsprechend 63 × N/m Bytes. Deshalb gibt der DRM Speicher Datenflüsse OHOUT, 1OUT, 2OUT, bestehend aus N/m Rahmen, die bequemerweise von einem Ausgangsmultiplexer OMUX selektiert werden, um einen Ausgangsdatenfluss OUT zu bilden. Die resultierenden Ausgangsrahmen sind um 63 Zeiteinheiten TS im Vergleich zu den Eingangsrahmen verzögert.
Beim Eintreffen eines Rahmens ST am Eingang IN des Speichers DRM werden folgende Operationen ausgeführt:

a) Schreiben des Overheadspeichers OHMEM;
b) Beginn des Schreibens des ersten Speicherblocks DMEM 1;
c) Abschluss des Schreibens des ersten Speicherblocks DMEM 1, und gleichzeitig, Lesen des Overheadspeichers OHMEM;
d) Schreiben des zweiten Speicherblocks DMEM 2 und Lesen des ersten Speicherblocks DMEM 1;
e) Schreiben des ersten Speicherblocks DMEM 1 und Lesen des zweiten Speicherblocks DMEM 2;
f) Schreiben des zweiten Speicherblocks DMEM 2 und Lesen des ersten Speicherblocks DMEM 1;
g) Schreiben des Overheadspeicherblocks OHMEM und anschließend Beginn des Schreibens des ersten Speicherblocks DMEM 1 und Lesens des zweiten Speicherblocks DMEM 2;
h) Abschluss des Schreibens des ersten Speicherblocks DMEM 1 und Lesens des Overheadspeicherblocks OHMEM.

3b zeigt ein Zeitdiagramm des Speichers DRM, Ausgang und Eingang, das die oben erwähnten Operationsschritte erläutert.
Die besagten Operationen werden bei jedem nachfolgenden Rahmen ST durchgeführt, so dass jeder Abschnitt des Speichers DRM unter Steuerung von entweder aktualisierten oder alten Steuerspeichern geschrieben wird.
Wenn eine Verbindungsänderung auftritt, müssen die Steuerspeicher aufgefrischt werden. Zum Aufrechterhalten des Synchronismus müssen die Lesesteuerspeicher RCM_a und RCM_b so aufgefrischt werden bei Einführen einer Verzögerung gleich der Anzahl der Zeiteinheiten TS, die in den Nutzdatenrahmen ST enthalten sind, d.h. 63, im Vergleich zu Schreibsteuerspeicher WCM_a und WCM_b. Der Auffrischschritt erfolgt durch Lesesteuerspeicher RCM_b und Schreibsteuerspeicher WCM_b, entweder als Duplikat oder als Reserve. Es ist tatsächlich möglich, den Inhalt von Duplikat-Lesesteuerspeichern RCM_b und Schreibsteuerspeichern WCM_b aufzufrischen, wohingegen die Operationen am Speicher DRM von den Lesesteuerspeichern RCM_a und Schreibsteuerspeicher WCM_a gesteuert werden. Wenn der Auffrischschritt vorbei ist, schalten der Schreibmultiplexer WMUX und der Lesemultiplexer RMUX um, und die Kontrolle wird übergeben an die duplizierten Lesesteuerspeicher RCM_b und Schreibsteuerspeicher WCM_b.
Diese Lösung kann irgendwelche Probleme, die durch Lesen nicht aufgefrischter Steuerspeicher bedingt sind, vermeiden. Es führt jedoch offensichtlich zur Verwendung einer großen Menge an Speicherplatz und als Folge davon zu einem erhöhten Platzbedarf in den Schaltungen und zu höheren Kosten.
Es ist eine Aufgabe der vorliegenden Erfindung, die oben erwähnten Nachteile zu vermeiden und ein Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks zur Verfügung zu stellen, das eine effektivere und verbesserte Arbeitsweise aufweist.
Im Zusammenhang damit ist es die Hauptaufgabe der vorliegenden Erfindung, ein Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks zur Verfügung zu stellen, das eine kleinere Anzahl von Schaltungen erfordert, was zu geringeren Platzanforderungen für die Schaltungen und zu geringeren Herstellkosten führt. Ein weiteres Ziel der vorliegenden Erfindung ist es, ein Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks zur Verfügung zu stellen, das Lese- und Schreibsteuerspeicher für den Hauptspeicher aufweist, die aktualisiert werden können, ohne die Notwendigkeit, diesen besagten Hauptspeicher duplizieren zu müssen und ohne das Auftreten von Lesefehlern des besagten Hauptspeichers.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks zur Verfügung zu stellen, das eine Packschaltung für die zu bearbeitenden Bytes aufweist, deren Struktur kompakter und effizienter ist im Vergleich zu bekannten Lösungen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks zur Verfügung zu stellen, das den eingehenden Datenstrom aufteilt, um die Komplexität der Logikschaltungen, die den Speicher managen, zu reduzieren.
Um diese Aufgaben zu erfüllen, stellt die vorliegende Erfindung ein Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks zur Verfügung, das die Merkmale der anhängenden Ansprüche aufweist, die einen integralen Bestandteil der vorliegenden Beschreibung bilden.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden verdeutlicht durch die folgende detaillierte Beschreibung und die dazugehörigen Zeichnungen, die als nicht einschränkendes Beispiel angegeben werden, in denen:
1 ein Grunddiagramm eines Koppelvielfachs nach. dem bekannten Stand der Technik zeigt;
2 ein Grunddiagramm des Betriebs eines Elements des Koppelvielfachs von 1 zeigt;
3 ein Grunddiagramm von Schaltungsdetails des Koppelvielfachs unter den Tributaries eines Telekommunikationsnetzwerks von 1 zeigt;
3b ein Zeitdiagramm zeigt, das sich auf die Schaltungsdetails des Koppelvielfachs unter den Tributaries eines Telekommunikationsnetzwerks von 3 bezieht;
4 ein erstes Detail eines Koppelvielfachs unter den Tributaries eines Telekommunikationsnetzwerks nach der vorliegenden Erfindung zeigt;
4b ein weiteres Ausführungsbeispiel des Details von 4 zeigt;
5 ein zweites Detail einer Raum-Zeit-Switchmatrix entsprechend der vorliegenden Erfindung zeigt;
6 ein weiteres Detail von 5 zeigt;
7 einen Satz von Raum-Zeit Matrizen zeigt, die entsprechend der vorliegenden Erfindung angeordnet sind.
4 zeigt das Blockschaltbild einer Switch Matrix KS 3 entsprechend der vorliegenden Erfindung. Die besagte Switch Matrix KS 3 ist auch eine Switch Matrix vom "Knock-out Switch" Typ, weil sie aus m Zweigen BR₁ ... BR_m besteht. Zur Vereinfachung werden in der Zeichnung der erste Zweig BR₁, der i-te allgemeine Zweig BR_i und der m-te und letzte Zweig BR_m gezeigt. Der i-te allgemeine Zweig BRi besteht aus einem Packblock XCR_i, einem Puffer BUF_i und einem Speicher DRM_i. Der Packblock XCR_i wird betrieben von einem entsprechenden Schreibsteuerspeicher WCM_i über einen Schreibmultiplexer WMUX_i. Der Speicher DRM_i wird beim Lesen betrieben von einem entsprechenden Lesesteuerspeicher RCM_i über einen Lesemultiplexer RMUX_i. Darüber hinaus sind auch ein Reserve-Schreibsteuerspeicher SPMW und ein Reserve- Lesesteuerspeicher SPMR, gesteuert von einem Mikroprozessor, vorgesehen. Die Ausgänge des Reserve- Schreibsteuerspeichers SPMW und des Reserve- Lesesteuerspeichers SPMR sind sowohl mit ihren entsprechenden Schreibsteuerspeichern WCM₁ ... WCM_m und Lesesteuerspeichern RCM₁ ... RCM_m als auch mit entsprechenden Schreibmultiplexern WMUX₁ ... WMUX_m und Lesemultiplexern RMUX₁ ... RMUX_m verbunden.
Im Folgenden wird der Betrieb des Reserve- Lesesteuerspeichers SPMR beschrieben, wobei anzumerken ist, dass die Ausführung der Schreibvorgänge exakt die gleiche ist.
Der Reserve- Lesesteuerspeicher SPMR ist ein Speicher, dessen Größe gleich der der anderen Lesesteuerspeicher RCM₁ ... RCM_m ist.
Während des Normalbetriebs- Modus, d.h., wenn keine Verbindungen geändert werden müssen, selektieren alle Lesemultiplexer RMUX₁ ... RMUX_m den Ausgang ihrer entsprechenden Lesesteuerspeicher RCM₁ ... RCM_m. Drüber hinaus haben alle Lesesteuerspeicher RCM₁ ... RCM_m Lesezugriff.
Wenn der Lesesteuerspeicher RCM_i aktualisiert werden muss, schreibt der Mikroprozessor MP zuerst in den Reserve-Lesesteuerspeicher SPMR die Worte, die in dem Lesesteuerspeicher RCM_i gespeichert werden sollen. Nachdem der Reserve-Lesesteuerspeicher SPMR mit dem zukünftigen Inhalt des Lesesteuerspeichers RCM_i gefüllt ist, selektiert der Lesemultiplexer RMUX_i den Reserve- Lesesteuerspeicher SPMR-Ausgang, der auch zum Eingang des Lesesteuerspeichers RCM_i gesendet wird. Der besagte Lesesteuerspeicher RCM_i ändert dann seinen Betriebsmodus und macht Schreiben möglich, so dass er mit dem Inhalt des Reserve- Lesesteuerspeichers SPMR aktualisiert werden kann.
Wenn der Mikroprozessor MP in den Reserve- Lesesteuerspeicher SPMR schreibt, wird das Abtasten seiner Speicheradressen vom Mikroprozessor MP selbst gesteuert. Anschließend wird das Abtasten seiner Speicheradressen vom Speicherzähler DRM_i, der aus Vereinfachungsgründen nicht gezeigt wird, gesteuert, der auch die Lesesteuerspeicher RCM_i steuert. Nach einem kompletten Durchlauf des Reserve- Lesesteuerspeichers SPMR wurde der Lesesteuerspeicher RCM_i vollständig aktualisiert, dann selektiert der Lesemultiplexer RMUX_i den Ausgang des Lesesteuerspeichers RCM_i, der gleichzeitig seine Betriebsart auf Lesemodus umschaltet. Dann kann der Reserve-Lesesteuerspeicher SPMR verwendet werden, um einen anderen Lesesteuerspeicher RCM_i zu aktualisieren.
Somit werden vorteilhafterweise nur m + 1 Speicher wie der Lesesteuerspeicher RCM_i und m + 1 Speicher wie der Schreibsteuerspeicher WCM_i für die Aktualisierungsvorgänge verwendet.
4b zeigt eine mögliche Variante der Aktualisierungsbetriebsart für Lese- und Schreibsteuerspeicher. Tatsächlich kann eine unterschiedliche Prozedur für das Aktualisieren des Lesesteuerspeichers RCM verwendet werden, die nicht erfordert, dass der RAM Block DRM dupliziert wird in zwei Unterblöcken, in denen abwechselnd geschrieben und gelesen wird, sondern nur in einem einzigen Speicherblock 1 DRM, der getrennt auch den Overheadspeicher OH enthalten kann. In diesem Fall ist der entsprechende Multiplexer 1 RMUX in der Lage, dynamisch zu wählen zwischen Reserve- Lesesteuerspeicher SPMR und Lesesteuerspeicher RCM, je nachdem das zu lesende Byte unter Steuerung eines aktualisierten Schreibsteuerspeichers WCM geschrieben wurde oder nicht. Der Multiplexer
1 RMUX führt die Selektion nach einem ziemlich einfachen Prinzip durch. Wenn der Inhalt des neuen Lesesteuerspeichers RCM, d.h. die Adresse, die im Speicherblock 1 DRM zu lesen ist, größer ist als die Adresse, in die es im Lesesteuerspeicher RCM selbst geschrieben wurde, wird das zu lesende Byte unter Steuerung des alten Schreibsteuerspeichers WCM geschrieben. Wenn jedoch der Inhalt des neuen Lesesteuerspeichers kleiner ist als die Adresse, in die es im Lesesteuerspeicher RCM selbst geschrieben wurde, wird das zu lesende Byte unter Steuerung des neuen Schreibsteuerspeichers WCM geschrieben.
Gleichzeitig wird der Lesesteuerspeicher RCM aktualisiert. Wenn der Lesesteuerspeicher RCM vollständig aktualisiert ist, selektiert der Lesemultiplexer 1 RMUX schließlich den Ausgang des Lesesteuerspeichers RCM und der Reserve-Lesesteuerspeicher SPMR kann benutzt werden, den Steuerspeicher eines anderen Zweiges zu aktualisieren. Somit ist im Wesentlichen, obwohl das Management der Multiplexer komplexer ist, eine Halbierung der zu verwendenden RAM Größe erreicht. Darüber hinaus sind die Ausgangsrahmen nicht länger durch Zeitverzögerung wegen der Speicherung eines gesamten Unterrahmens in einem der beiden Unterspeicher DMEM 1 und DMEM 2 des Speichers DRM beeinträchtigt. In solch einem Fall müssen die Lesesteuerspeicher RCM Dual-Port-Speicher sein, weil der Multiplexer 1 RMUX den Ausgang des Lesesteuerspeichers RCM selektiert, während dieser beschrieben wird.
5 zeigt eine detaillierte Blockdarstellung des Packblocks XCR. Der in der Zeichnung dargestellte Packblock XCR hat 8 Eingänge IN 0 ... IN 7, und er wird erhalten durch eine rekursive Drei-Stufen-Struktur; d.h. eine Anzahl von Stufen entsprechend dem Logarithmus zur Basis zwei der Anzahl der Eingänge IN 0 ... IN 7. Die besagten Stufen von SD 1 bis SD 3 werden erhalten durch verschieden große Aufwärtsverschieber USH und Abwärtsverschieber DSH. Wenn q die Anzahl von Verschiebereingängen der i-ten Stufe ist, dann wird jeder String von q Bits am Verschiebereingang entweder aufwärts oder abwärts verschoben um eine Anzahl von Plätzen, die von 0 bis q – 1 reicht. Der Verschiebebetrag wird so eingestellt, dass die im folgenden Speicher DRM zu speichernden Bits ausgerichtet sind, entweder beginnend mit dem unteren Ausgang jedes Abwärtsverschiebers DSH oder beginnend mit dem oberen Ausgang jedes Aufwärtsverschiebers USH.
Die Verschieber werden erhalten durch Verwendung von Zwei-zu-Eins-Multiplexern mit einer Anzahl von q·log 2 (q), so dass die Gesamtzahl der zu verwendenden Multiplexern gleich
Die Verschieber der ersten Stufe SD 1 werden betrieben von Steuersignalen a0, a1, a2, a3, während die Aufwärtsverschieber der zweiten Stufe SD 2 von Steuersignalen b0, b1 und die Abwärtsverschieber der zweiten Stufe von Steuersignalen c0, c1 betrieben werden. Der Abwärtsverschieber DSH 3 der dritten Stufe wird von den Signalen d0, d1, d2 betrieben. Die besagten Steuersignale werden erzeugt von einem kombinatorischen Netzwerk CMB, das von einer Schreibsequenz WW betrieben wird, die von dem Schreibsteuerspeicher WCM abgegeben wird.
Der Betriebsvorgang läuft wie folgt ab:

a) a0 ist null, wenn IN 1 ein aktives Bit enthält, andernfalls ist es 1. a1 ist null, wenn IN 2 ein aktives Bit enthält, andernfalls ist es 1. Das gleiche gilt für a2 und a3.
b) b1b0, d.h. die binäre Zahl, die sie repräsentieren, ist gleich der Anzahl der aktiven Bits, die von den Signalen IN 2 und IN 3 übertragen werden; c1c0 ist gleich der Anzahl der Bits, die von den Signalen IN 4 und IN 5 übertragen werden;
c) d2d1d0 ist gleich der Anzahl der Bits, die von den Signalen IN 4, IN 5, IN 6 und IN 7 übertragen werden.

Deshalb muss das kombinatorische Netzwerk CMB, das die Steuersignale erzeugt, ein kombinatorisches Netzwerk sein, das die Anzahl der Nullen in den Untersätzen der Worte zählt, die im Schreibsteuerspeicher WCM enthalten sind.
Um den Puffer BUF korrekt zu füllen, ist beim Schritt c) eine Integration erforderlich, wo die bereits im Puffer BUF gespeicherte Anzahl Bits von der Zahl, die d2d1d0 repräsentiert, subtrahiert wird.
6 zeigt ein Blockschaltbild des kombinatorischen Netzwerks CMB, in dem die gleiche wiederkehrende Struktur angewendet wird, die bei dem Packblock XCR benutzt wird, so dass die Schreibsequenz WW, die von dem Schreibsteuerspeicher WCM ausgegeben wird, zu einer ersten Stufe CSD 1, zusammengesetzt aus N/2, d.h. vier Addierern CSUM gesendet wird. Die besagte Schreibsequenz WW enthält im Wesentlichen die Information über die aktiven Bits an den Eingängen IN 0 ... IN 7 der Stufe SD 1 des Packblocks XCR. Die Addierer CSUM summieren die Bits WW 0 ... WW 7 paarweise und bilden die Schreibsequenz WW komplementär zu 1 und geben so Steuersignale b1b0 von der Summe der Bits WW 2 und WW 3 aus und c1c0 von der Summe der Bits WW 4 und WW 5, entsprechend der obigen Regel b). Wenn z.B. die Bits WW 2 und WW 3 der Schreibsequenz WW, zu 1 ergänzt, ein aktives Bit enthalten, werden sie 1 und 0 oder 0 und 1. CSUM gibt 01 aus, was gleich dem Steuersignal b1bo ist, das nach der oben beschriebenen Regel b) benutzt wird.
Die Steuersignale a0, a1, a2, a3 sind direkt aus den Bits WW 1 ... WW 8 der Schreibsequenz WW, zu 1 ergänzt, abgeleitet mit den folgenden Beziehungen:
a0 = WW 1 a1 = WW 2 a2 = WW 5 a3 = WW 6
Die Ausgangssignale der ersten Stufe CSD 1 treten in eine zweite Stufe CSD 2 ein, die aus zwei weiteren Addierern CSUM besteht, deren Ausgänge 3-Bit Signale abgeben und dann in eine dritte Stufe CSD 3, die aus einem einzigen Addierer CSUM besteht, dessen Ausgangssignal ein Nullenanzahlsignal ZN ist, dies ist ein Vier-Bit-Signal, das die Anzahl der Nullen angibt, die in der Schreibsequenz enthalten sind. Das besagte Nullenanzahlsignal ZN, zu 2 ergänzt in einem Komplementbildungsblock CPL, stellt ein Einsenzahlsignal ON dar, das die Anzahl der Einsen angibt, die in der Schreibsequenz WW enthalten sind, d.h. die gesamte Anzahl der aktiven Bits. Das Nullenanzahlsignal ZN und das Einsenzahlsignal ON und ein AnzahlgeschriebeneBytes-Signal PL, das die Anzahl der Bytes angibt, die bereits in den Puffer BUF geschrieben wurden, werden an zwei Addierer CSUM gegeben, aus denen das Steuersignal d2d1d0 gebildet wird durch Addition von ZN und PL, während durch Addition von ON und PL ein modifiziertes Byteanzahlsignal FL erhalten wird, das die Anzahl der Bytes repräsentiert, die im Puffer BUF nach dem Schreiben der eingehenden ON Bytes gespeichert sind.
7 zeigt auch ein System von Switch Matrizen KS 3, das optional verwendet werden kann. Es enthält einen Datenstrom-Eingang DIN, bestehend aus N Rahmen ST, z.B. 38,88 MHz STM – 1 Rahmen, die einen ersten Multiplexblock FT 1 erreichen, aus dem modifizierte Rahmen MST parallel abgegeben werden und die Switch Matrizen KS 3 erreichen. Die Ausgänge der Switch Matrizen KS 3 werden dann zum Eingang eines zweiten Switch Blocks FT gesendet, der einen Ausgangsdatenstrom DOUT zusammenstellt.
Wenn man jetzt annimmt, dass der Datenstrom DIN aus N byteweise angeordneten Rahmen ST besteht, wobei N = 8·h ist mit h als ganzer Zahl, ist es möglich, beginnend mit den besagten N Rahmen ST, 8 solcher Sätze SSET von h modifizierten Rahmen MST zu bilden, wobei jeder modifizierte Rahmen MST, der zu dem i-ten Satz SSET gehört, nur die i-ten Bits jedes Bytes für jeden Eingangsrahmen ST umfasst. Beispielsweise ist der l-te modifizierte Rahmen MST des i-ten Satzes SSET nur zusammengesetzt aus den i-ten Bits oder den Bits an der i-Position, die in den Eingangsrahmen ST 1 * 8, 1 * 8 + 1, ... l·8 + 7 enthalten sind. Die Bitrate der modifizierten Rahmen MST bleibt offensichtlich unverändert.
Deshalb wird durch den ersten Multiplexblock FT 1 die Information, die byteweise oder per Byte in den Rahmen ST, wie dem Standardrahmen STM – 1, übertragen wird, umgesetzt in eine bitweise oder per Bit übertragene Information in modifizierten Rahmen MTS. Die Bits in den modifizierten Rahmen MTS haben den Vorteil, dass sie völlig unabhängig voneinander sind, was die Verbindungen anbetrifft.
Die Umsetzung ermöglicht, dass 8 ähnliche Module bei den Switch Matrizen KS 3 eingesetzt werden können, von denen jedes einen Satz SSET modifizierter Rahmen MST bearbeiten kann. Das erlaubt die Verwendung von 8 kleineren Speichern der gleichen Größe, je eines Speichers für die 8 Switch Matrizen KS 3.
Somit können Speicher mit höherer Kapazität erhalten werden durch Kombination vorbestimmter kleinerer Matrizen. Ähnlich fällt die Anzahl der zu managenden Adressen auf 8, genau wie die Anzahl der Speicherports. Der letztere Faktor ist recht beachtlich, weil die Anzahl der Verbindungsstifte oder Anschlüsse an einem Speicherblock festgelegt ist, so bedeutet eine geringere Anzahl von Ports, dass eine höhere Anzahl von Stiften für andere Verwendungen reserviert werden kann.
Im Hinblick auf die obige Beschreibung sind die Merkmale der vorliegenden Erfindung klar, wie auch ihre Vorteile recht offensichtlich sind.
Das Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks nach der vorliegenden Erfindung erfordert eine kleinere Anzahl von Schaltungen, das führt somit zu einem reduzierten Flächenbedarf für die Schaltungen und niedrigeren Herstellkosten.
Tatsächlich benötigt das Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks nach der vorliegenden Erfindung vorteilhafterweise eine geringere Anzahl an Steuerspeichern für Lese- und Schreibvorgänge. Die besagten Lese- und Schreibsteuerspeicher können aktualisiert werden, ohne den RAM Speicher zu duplizieren und ohne Lesefehler beim RAM Speicher selbst auszulösen.
Das Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks nach der vorliegenden Erfindung verwendet auch eine Packschaltung, deren Struktur schlanker ist im Vergleich zu bisher bekannten Lösungen, insbesondere im Hinblick auf den doppelten Konzentrations- und Rotationsblock. Die verwendete rekursive Struktur ermöglicht eine Einsparung von Schaltungen und Platz für die Schaltungen, besonders in Verbindung mit dem bitweisen Rahmenwiederaufbau, mit dem sie arbeitet. Der besagte bitweise Rahmenwiederaufbau verteilt die eingehenden Datenströme und reduziert auch vor allem die Komplexität der logischen Schaltungen für das Management der RAM Speicheradressierung.
Es ist offensichtlich, dass viele Änderungen des Koppelvielfachs unter den Tributaries eines Telekommunikationsnetzwerks, das oben beispielhaft beschrieben wurde, für den Fachmann auf diesem Gebiet möglich sind, ohne vom Schutzbereich der anhängenden Ansprüche abzuweichen.

Claims

Koppelvielfach unter den Tributaries eines Telekommunikationsnetzwerks, insbesondere eines Telekommunikationsnetzwerks, das mit Datenströmen betrieben wird, die entsprechend dem SDH Protokoll aufgebaut sind, wobei das besagte Koppelvielfach umfasst: – einen Satz von parallelen Zweigen, wobei jeder der besagten Zweige wenigstens eine erste Raumkoppelstufe aufweist, die in der Lage ist, aus dem Eingangsdatenfluss eine Untergruppe von Daten, die ausgetauscht werden sollen, zu selektieren und zu packen, eine zweite Zeitkoppelstufe, die in der Lage ist, die selektierten Daten- Untergruppe, die ausgetauscht werden soll, zu speichern, wobei – jeder Parallelzweig weiterhin eine Random Access Speichereinrichtung umfasst, verknüpft mit einem Schreibsteuerspeicher und einem Lesesteuerspeicher, wobei die besagten Schreibsteuerspeicher und Lesesteuerspeicher von einem Mikroprozessor und einem Masterzähler betrieben werden, dadurch gekennzeichnet, dass der Lesesteuerspeicher (RCM) und der Schreibsteuerspeicher (WCM), die zu jeder Random Access Speichereinrichtung (DRM; DTRAM) gehören, gemeinsam aktualisiert werden mittels eines Reserve-Lesesteuerspeichers (SPMR), der gemeinsam für alle Lesesteuerspeicher (RCM) auf allen parallelen Zweigen (BR) ist, bzw. mittels eines Reserve-Schreibsteuerspeichers (SPMW), der gemeinsam für alle Schreibsteuerspeicher (WCM) auf allen parallelen Zweigen (BR) ist.
Koppelvielfach nach Anspruch 1, dadurch gekennzeichnet, dass jeder Schreibsteuerspeicher (WCM) mit einem Schreibmultiplexer (WMUX) verknüpft ist, der, gesteuert vom Mikroprozessor (MP), dessen Ausgang alternativ zu dem Ausgang des Reserve- Schreibsteuerspeichers, (SPMW) auswählt und diese mit dem Random Access Speicher (DRM; DTRAM) verbindet.
Koppelvielfach nach Anspruch 2, dadurch gekennzeichnet, dass jeder Lesesteuerspeicher (RCM) mit einem Lesemultiplexer (RMUX) verknüpft ist, der, gesteuert vom Mikroprozessor (MP), dessen Ausgang alternativ zu dem Ausgang des Reserve- Lesesteuerspeichers (SPMR) auswählt und diese mit dem Random Access Speicher (DRM; DTRAM) verbindet.
Koppelvielfach nach Anspruch 3, dadurch gekennzeichnet, dass der Random Access Speicher (DRM) einen ersten Speicherblock (DMEM1) und einen zweiten Speicherblock (DMEM2) umfasst, wobei der zweite Speicherblock (DMEM2) ein Duplikat des ersten Speicherblocks (DMEM1) ist.
Koppelvielfach nach Anspruch 2, dadurch gekennzeichnet, dass jeder Lesesteuerspeicher (RCM) mit einem gesteuerten Lesemultiplexer (1RMUX) verknüpft ist, der dessen Ausgang alternativ zu dem Ausgang eines Reserve-Lesesteuerspeichers (SPMR) auswählt und diese mit dem Random Access Speicher (DRM; DTRAM) verbindet, wobei der besagte gesteuerte Lesemultiplexer (1RMUX) angesteuert wird von der Adresse, die am Ausgang des Lesesteuerspeichers (RCM) zur Verfügung steht.
Koppelvielfach nach Anspruch 5, dadurch gekennzeichnet, dass der Random Access Speicher (DRM) einen einzigen Speicherblock umfasst für die Daten- Untergruppe, die ausgetauscht werden soll (DSC).
Koppelvielfach nach Anspruch 1, dadurch gekennzeichnet, dass die erste Raumkoppelstufe Mittel (XCR) umfasst, um die Daten- Untergruppe, die ausgetauscht werden soll (DSC), zu selektieren und zu packen, und dass die besagten Selektions- und Packungsmittel (XCR) eine rekursive Struktur der Verschiebungsschaltungen (USH, DSH) verwenden.
Koppelvielfach nach Anspruch 7, dadurch gekennzeichnet, dass die besagte rekursive Struktur der Verschiebungsschaltungen (USH, DSH) betrieben wird mit kombinatorischen Logikmitteln (CMB), die eine Schreibsequenz (WW) herausarbeiten für die Daten-Untergruppe, die ausgetauscht werden soll (DSC), die vom Schreibsteuerspeicher (WCM) zur Verfügung gestellt wird, wobei die besagten Logikmittel eine rekursive Struktur von Addierern (CSUM) umfassen.
Koppelvielfach nach Anspruch 8, dadurch gekennzeichnet, dass die besagte rekursive Struktur der Verschiebungsschaltungen (USH, DSH) aus einem Satz von Stufen (SD1, SD2, SD3) besteht, die in Serie angeordnet sind und jede Stufe (SD1, SD2, SD3) Abwärtsverschiebeschaltungen (DSH) oder Aufwärtsverschiebeschaltungen (USH) umfasst, die parallel und abwechselnd mit Aufwärtsverschiebeschaltungen (USH) bzw. Abwärtsverschiebeschaltungen (DSH) angeordnet sind.
Koppelvielfach nach Anspruch 9, dadurch gekennzeichnet, dass die rekursive Struktur der Addierer (CSUM) die Schreibsequenz (WW) herausarbeitet, um die Verschiebungsschaltungen (USH, DSH) mit Antriebssignalen (a0, a1, a2, a3, b0, b1, c0, c1, d0, d1, d2) zu versorgen.
Koppelvielfach nach Anspruch 1, dadurch gekennzeichnet, dass die Datensätze, die ausgetauscht werden sollen (DSC), von Permutationsmitteln (FT) signalaufwärts von dem besagten Koppelvielfach (KS2, KS3) bereitgestellt werden, wobei die besagten Permutationsmitteln (FT) eine bitweise Permutation des Eingangsdatenstroms (DIN) in modifizierten Rahmensätzen (SSET) durchführen.
Verfahren zum Managen eines Koppelvielfach der Tributaries eines Telekommunikationsnetzwerks, insbesondere eines Telekommunikationsnetzwerks, das mit Datenströmen betrieben wird, die entsprechend dem SDH Protokoll aufgebaut sind, das in einen Satz von parallelen Zweigen aufgeteilt ist, wobei jeder der besagten Zweige umfasst: – wenigstens eine erste Raumkoppelstufe, die aus dem Eingangsdatenfluss eine Untergruppe von Daten, die ausgetauscht werden sollen, selektiert und packt, – eine zweite Zeitkoppelstufe, die die selektierten Daten- Untergruppe, die ausgetauscht werden soll, speichert, wobei die Schreib- und Lesevorgänge in eine Random Access Speichereinrichtung der besagten zweiten Zeitkoppelstufe gesteuert werden durch einen Schreibsteuerspeicher und einen Lesesteuerspeicher mit Schreib- und Leseworten, wobei die besagten Speicher von einem Mikroprozessor und einem Masterzähler in der besagten zweiten Zeitkoppelstufe betrieben werden, während eines Aktualisierungsschritts des Random Access Speichers, wobei die besagten Schreib- und Lesevorgänge gleichzeitig durchgeführt werden bei Verwendung von Reserve- Lesesteuerspeichern und Reserve-Schreibsteuerspeichern, dadurch gekennzeichnet, dass es folgende Schritte ausführt: a) – Verknüpfen eines einzelnen Reserve- Lesesteuerspeichers (SPRM) mit Lesesteuerspeiehern (RCM) auf jedem Parallelzweig (BR) und eines einzelnen Reserve-Schreibsteuerspeichers (SPMW) mit Schreibsteuerspeichern (WCM) auf jedem Parallelzweig (BR); b) – Auswählen mittels geeigneter Auswahlmittel (RMUX1, WMUX1, RMUXi, WMUXi) entweder den Ausgang des Reserve- Lesesteuerspeichers (SPMR) oder den Ausgang des Lesesteuerspeichers (RCM), so wie Ausgang des Reserve-Schreibsteuerspeichers (SPMW) oder den Ausgang des Lesesteuerspeichers (WCM); c) – Schreiben einer Schreibsequenz (WW) in den Reserve- Schreibsteuerspeicher (SPMW) während des Aktualisierungsschritts; d) – Auswählen des Ausgangs des Reserve-Schreibsteuerspeichers (SPMW), der die Schreibsequenz (WW) an die Auswahl- und Packmittel (CR) und an den Schreibsteuerspeicher (WCM) liefert; e) – Auswählen des Ausgangs des Schreibsteuerspeichers (WCM), nachdem die Schreibsequenz (WW) eingeschrieben worden ist, und Benutzung des Reserve-Schreibsteuerspeichers (SPMW) zusammen mit einem Schreibsteuerspeicher (WCM), der zu einem anderen Zweig gehört.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Schritte c) bis e) auch in Beziehung zu den Lesesteuerspeichern (RCM) und den Reserve-Lesesteuerspeichers (SPMR) durchgeführt werden.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass Schritte d) bis e) in Beziehung zu den Lesesteuerspeichern (RCM) und dem Reserve- Lesesteuerspeicher (SPMR) durch folgendes ersetzt werden: d') – Überprüfen, während des Schreibens des Leseworts (RR) in den Schreibsteuerspeicher (WCM), ob das Lesewort (RR), das in den Lesesteuerspeicher (RCM) geschrieben wurde, das die Adresse repräsentiert, die in dem Random Access Speicher (1DRM) gelesen werden soll, größer oder kleiner ist als die Adresse, zu der das besagte Lesewort (RR) in den Lesesteuerspeicher (RCM) selbst geschrieben wird; e') – Verwenden des Ergebnisses von Schritt d') zum Betreiben von Auswahlmitteln (1RMUX) für die Auswahl des Reserve- Lesesteuerspeichers (SPMR), wenn die Adresse größer ist oder des Lesesteuerspeichers (RCM), wenn die Adresse kleiner ist; und f')-Auswählen des Lesesteuerspeichers (RCM) definitiv am Ende des Schreibvorgangs des Leseworts (RR) in besagten Lesesteuerspeicher (RCM), und Benutzung des Reserve- Schreibsteuerspeichers (SPMW) zusammen mit einem Schreibsteuerspeicher (WCM), der zu einem anderen Zweig gehört.
Verfahren nach Anspruch 12, gekennzeichnet durch folgende Schritte: a) Versorgen der ersten Raumkoppelstufe mit der Schreibsequenz (WW); b) Verwendung der besagten Schreibsequenz (WW), um Steuersignale (a0, ... d3) zu erhalten für das Betreiben der rekursiven Struktur der Verschiebungsschaltungen (USH, DSH); c) Verwendung der besagten rekursiven Struktur der Verschiebungsschaltungen (USH, DSH) für das Packen des Satzes von Daten, der ausgetauscht werden soll (DSC).
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass die rekursive Struktur der Verschiebungsschaltungen (USH, DSH) erhalten wird durch eine Vielzahl von Stufen (SD1, SD2, SD3), und dass jede Verschiebungsschaltung (USH, DSH), die mit q Eingängen versehen ist, eine Aufwärtsverschiebung oder eine Abwärtsverschiebung an q Bits ausführt, die an ihren q Eingängen zur Verfügung stehen, um eine Anzahl von Plätzen im Bereich von 0 bis q-1.
Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass der Schritt b) durch eine rekursive Struktur von Addierern (CSUM) durchgeführt wird, die aufeinander folgende Summierungen an den Bits vornehmen, die die Schreibsequenz (WW) bilden, um die Steuersignale (a0, ... d3) als Zwischenergebnis oder als Endergebnis zur Verfügung zu stellen.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Eingangsdatenstrom (DIN) vor dem Eintritt in das Koppelvielfach umsortiert wird durch eine bitweise Permutation zu Sätzen (SSET) von modifizierten Rahmen (MST).
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die besagte bitweise Permutation durchgeführt wird, indem jedes i-te Bit oder Bit an der Stelle i in einem Rahmen (ST) aus allen Rahmen (ST), die den Eingangsdatenstrom (DIN) bilden, um Sätze (SSET) von modifizierten Rahmen (MST) zu erhalten, herausgegriffen wird, wobei jeder i-te Satz (SSET) nur aus den i-ten Bits der Rahmen (ST) gebildet wird.
Koppelvielfach nach Anspruch 1, dadurch gekennzeichnet, dass die erste Raumkoppelstufe Mittel (XCR) umfasst, um die Daten- Untergruppe, die ausgetauscht werden soll (DSC), zu selektieren und zu packen, und dass die besagten Selektions- und Packungsmittel (XCR) eine rekursive Struktur von Verschiebungsschaltungen (USH, DSH) verwenden.
Koppelvielfach nach Anspruch 20, dadurch gekennzeichnet, dass die besagte rekursive Struktur der Verschiebungsschaltungen (USH, DSH) betrieben wird mit kombinatorischen Logikmitteln (CMB), die eine Schreibsequenz (WW) herausarbeiten für die Daten-Untergruppe, die ausgetauscht werden soll (DSC), die vom Schreibsteuerspeicher (WCM) zur Verfügung gestellt wird, wobei die besagten Logikmittel eine rekursive Struktur von Addierern (CSUM) umfassen.
Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt des Umsortierens des Eingangsdatenstroms (DIN) durch eine bitweise Permutation zu Sätzen (SSET) von modifizierten Rahmen (MST) vor dem Eintritt in das besagte Koppelvielfach durchgeführt wird.
Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die besagte bitweise Permutation durchgeführt wird, indem jedes i-te Bit oder Bit an der Stelle i in einem Rahmen (ST) aus allen Rahmen (ST), die den Eingangsdatenstrom (DIN) bilden, um Sätze (SSET) von modifizierten Rahmen (MST) zu erhalten, herausgegriffen wird, wobei jeder i-te Satz (SSET) nur aus den i-ten Bits der Rahmen (ST) gebildet wird.