ES2257019T3 - Matriz de conmutacion entre tributarios de una red de telecomunicacion y un metodo de gestion para la misma. - Google Patents

Abstract

MATRIZ DE CONMUTACION ENTRE TRIBUTARIOS DE UNA RED DE TELECOMUNICACIONES QUE FUNCIONA SOBRE FLUJOS DE DATOS QUE SE DISPONEN DE ACUERDO CON EL PROTOCOLO SDH, CONSTANDO LA CITADA MATRIZ DE UN CONJUNTO DE DERIVACIONES PARALELAS LAS CUALES CONSTAN DE AL MENOS UNA ETAPA ESPACIAL QUE PUEDE SELECCIONAR Y EMPAQUETAR A PARTIR DEL FLUJO DE DATOS ENTRANTES UN SUBCONJUNTO DE DATOS A INTERCAMBIAR, UNA SEGUNDA ETAPA TEMPORAL QUE PUEDE GUARDAR EL SUBCONJUNTO DE DATOS A INTERCAMBIAR Y QUE CONSTA DE DISPOSITIVO RAM ASOCIADO CON UNA MEMORIA DE ESCRITURA Y UNA DE LECTURA ACCIONADAS POR UN MICROPROCESADOR Y UN CONTADOR MAESTRO. LA INVENCION SE CARACTERIZA POR QUE LAS MEMORIAS DE ESCRITURA Y LECTURA DE CADA DISPOSITIVO RAM SE ACTUALIZAN EN ASOCIACION CON UNA MEMORIA DE LECTURA SOBRANTE COMUN A LAS MEMORIAS DE LECTURA DE TODAS LAS DERIVACIONES EN PARALELO Y CON UNA MEMORIA DE ESCRITURA SOBRANTE COMUN CON LAS MEMORIAS DE ESCRITURA DE TODAS LAS DERIVACIONES EN PARALELO RESPECTIVAMENTE.

Description

Matriz de conmutación entre tributarios de una red de telecomunicación y un método de gestión para la misma.

La presente invención se refiere a una matriz de conmutación entre tributarios de una red de telecomunicación, concretamente una red de telecomunicación que gobierna corrientes de datos que están estructuradas según el protocolo de SDH (Jerarquía Digital Síncrona), comprendiendo dicha matriz de conmutación un conjunto de ramales paralelos, que comprenden cada uno al menos un primer periodo que permite seleccionar y empaquetar un subconjunto de datos de la corriente de datos de entrada, que ha de ser intercambiado, un segundo periodo de tiempo permite almacenar el subconjunto de datos que ha de ser intercambiado y comprende un dispositivo de memoria de acceso aleatorio, asociado con una memoria de control de escritura y una memoria de control de lectura, estando activadas dicha memoria de control de escritura y dicha memoria de control de lectura por un microprocesador y un contador maestro. En adelante, la expresión "redes de telecomunicación" significará redes portadoras de señales síncronas, concretamente según la normativa de la SDH (Jerarquía Digital Síncrona).

Las redes de telecomunicación están equipadas con elementos situados en las estaciones de conmutación, denominados "matrices de conmutación" que pueden realizar conexiones entre circuitos de comunicación, los denominados "tributarios", con el objeto de poner a los usuarios en comunicación. Las matrices de conmutación funcionan de acuerdo con las solicitudes de los usuarios o bajo el control directo del gestor de la red, que establece las conexiones denominadas semipermanentes.

Como se sabe, los campos SDH, por ejemplo los campos STM-1 (Modo 1 de Transferencia Síncrono) se componen generalmente de un conjunto de subcampos denominados Receptáculos Virtuales, que a su vez se componen de Receptáculos Virtuales de orden inferior según la estructura jerárquica. Por lo tanto, un campo SDH aparecerá como una secuencia en el tiempo de campos auxiliares y una matriz de conmutación realiza su función de efectuar conexiones reasignando el lugar de los Receptáculos Virtuales dentro del campo SDH.

La manera más corriente de obtener una matriz de conmutación consiste en emplear un elemento de memoria de acceso aleatorio, o sea, una memoria RAM, equipada con dos puertos o compuertas de acceso, es decir, al menos un puerto de escritura y un puerto de lectura. Se conocen memorias RAM que tienen, por ejemplo, 16 puertos de escritura y 8 puertos de lectura. Ese tipo de memoria RAM puede intercambiar todos los Receptáculos Virtuales contenidos en los campos de entrada y generar 8 campos de salida. Además, es una estructura estrictamente de no bloqueo, es decir, capaz siempre de establecer conexiones sin alterar otras conexiones ya establecidas. Por otra parte, una memoria RAM requiere que durante las operaciones de escritura un contador correcto suministre secuencialmente las direcciones en las que se han de escribir los datos de entrada en el elemento de memoria. Una memoria de control de lectura que contenga las direcciones de lectura, es decir, la orden de lectura de los datos, también es necesaria para reagrupar los campos de salida y obtener las conexiones deseadas.

No obstante, incluso si la utilización de una memoria RAM según el modo anterior es ventajosa por su sencilla ejecución, existen considerables inconvenientes puesto que las memorias RAM del tipo descrito anteriormente no son memorias convencionales, es decir, necesitan un diseño estrictamente asociado con el tipo de matriz de conmutación que se ha de obtener.

La publicación titulada "Una LSI" (Integración a gran Escala) de Conmutación de Circuitos de División de Tiempo que Pueden Expandirse y Arquitectura de Red para Banda Ancha ISDN (Red Digital de Servicios Integrados), publicada en el "IEEE Journal" sobre Áreas Seleccionadas en Comunicaciones, vol. 14, núm. 2, el 1 de Febrero de 1996, describe una LSI de conmutación por división de tiempo, de alta velocidad, que pueden expandirse y un módulo de conmutación que puede ser usado con SDH. Este LSI de división de tiempo de la técnica anterior utiliza también una memoria intermedia de datos.

Se conoce la utilización de una matriz de conmutación de un tipo denominado de "conmutación de un solo golpe". Este es un tipo de conexión multiperiodo, en el que el elemento modular principal se compone de una matriz de espacio tiempo espacio. La "conmutación de un solo golpe" permite emplear una memoria dimensionada de modo que almacena exclusivamente los datos relacionados con la reasignación.

El propósito del primer periodo de tiempo es el de adaptar la corriente de datos de entrada para obtener un llenado secuencial de una memoria elástica, que representa el siguiente periodo de tiempo.

El segundo periodo, es decir el periodo de tiempo denominado siguiente, efectúa el intercambio de la posición temporal de los tributarios que han sido introducidos de modo aleatorio secuencialmente en el campo de salida. Este se compone de una memoria de escritura secuencial/lectura programable.

El tercer periodo, si se requiere, detecta los datos que han de ser encaminados a diversas salidas cuando el segundo periodo tiene una capacidad de salida superior a un campo.

La figura 1 muestra un diagrama de bloques de una "conmutación de un solo golpe" KS según el estado conocido de la técnica.

Como puede verse se dispone de una corriente DIN de datos de entrada que contiene un número entero N de campos ST. Cada campo ST está dividido interiormente en unidades TS de tiempo, que identifican los diversos bytes que han de ser conmutados. En la descripción siguiente el número N será igual a 8, a menos que se indique otra cosa. La corriente DIN de datos de entrada es enviada a un cierto número m de ramales BR_{1,}...,BR_{m} en paralelo. La misma estructura se duplica en cada uno de dichos ramales BR_{1}...,BR_{m}, comprendiendo dicha estructura un bloque CR giratorio concentrador controlado por una memoria de control de escritura, WCM, por medio de una secuencia escrita WW. Dicha secuencia escrita WW contiene información sobre donde están situados los bytes activos, es decir, los bytes DSC pertenecientes para el intercambio. Una memoria intermedia BUF, es decir una memoria de tránsito temporal se proporciona aguas abajo del bloque CR giratorio concentrador. Entonces una memoria DTRAM activada por una memoria RCM de control de lectura seguirá a través de una palabra RR de lectura, que contiene las direcciones que han de ser leídas en la memoria DTRAM. Dicha memoria DTRAM es una memoria RAM multipuerto elástica que se proporciona con una pluralidad de salidas OUT. Dichas salidas OUT son N/m para cada memoria DTRAM, de modo que la memoria DTRAM_{1} tendrá las salidas OUT_{0} a OUT_{N/m-1} y la memoria DTRAM_{m} las salidas OUT_{N(m-1)/m} a OUT_{N-1}. Por tanto, en la conmutación de un solo golpe, KS que representa una matriz de memoria única se divide en m ramales BR_{1}...,BR_{m}. Cada uno de dichos ramales BR_{1}...,BR_{m} elabora solamente conjuntos de unidades de tiempo o subcampos ST relativos a un grupo de N/m salidas OUT. Esto permitirá evidentemente la utilización de menores memorias DTRAM como una función del número m de ramales BR_{1,}...,BR_{m} que se escoja.

El bloque CR giratorio concentrador es sustancialmente una red combinatoria con N entradas y salidas. El bloque CR giratorio concentrador ha de seleccionar los bytes que se refieren a su ramal BR en la corriente DIN de datos, colocarlos en posiciones adyacentes y luego rotar el conjunto así obtenido de bytes para llenar completamente la memoria DTRAM. La figura 2 muestra el funcionamiento de un bloque CR giratorio concentrador con N=5, en seis unidades TS de tiempo siguientes. Los bytes pertenecientes al DSC extendidos de la entrada del bloque CR giratorio concentrador son concentrados y colocados correctamente dentro de la memoria DTRAM por medio de una operación de desplazamiento circular, es decir una rotación. Naturalmente, durante estas operaciones el bloque CR giratorio concentrador es activado por la secuencia escrita WW.

Cuando la memoria intermedia BUF siguiente se requiere, la memoria DTRAM deberá permitir solamente palabras escritas de una longitud predeterminada. Puesto que el número de bytes de salida que el bloque CR giratorio concentrador es variable con el tiempo, los bytes se almacenan temporalmente en la memoria intermedia BUF hasta que se forma una palabra completa. Tan pronto como esto tiene lugar, la palabra obtenida se transfiere a la memoria DTRAM.

El bloque CR giratorio concentrador es activado por la memoria de control de escritura WCM, que es una memoria cuya profundidad es igual al número de unidades TS de tiempo que forman el campo ST y una longitud de palabra igual a una de la secuencia WW de escritura de N bits. Siendo dichos j y k dos índices enteros, el bit de orden j de la secuencia WW de escritura de orden k en la memoria WCM de control de escritura se establece en 1 si el byte en la unidad TS de tiempo de orden k del campo ST de entrada de orden j ha de ser guardado en la memoria DTRAM que pertenece al mismo ramal de la memoria WCM de control de escritura que se considera.

Cuando la memoria DTRAM está completamente llena, se lee con el acceso aleatorio, según el contenido de la memoria de control de lectura (RCM).

También el "conmutador un solo golpe" tiene algunos inconvenientes, incluso si permite la subdivisión de la memoria en una pluralidad de memorias menores.

Cuando se usa una memoria estándar RAM, cada byte que corresponde a un Receptáculo Virtual se almacena siempre en el mismo lugar de memoria. Esto no sucede con el conmutador de un solo golpe, debido a las operaciones de concentración y rotación. Por lo tanto, si una conexión debe ser cambiada, el contenido de la memoria de control de lectura completa ha de ser renovado, por lo que en cuanto a la memoria de control de escritura solamente el bit relacionado con la conexión modificada necesita ser cambiado. Por lo tanto, se usa un microprocesador exterior para renovar las memorias de control. La operación de renovación de las memorias de control es bastante importante, puesto que durante el cambio del contenido de la memoria de control de escritura, puede ocurrir que en la memoria cambie la posición de algunos bytes no implicados por la nueva conexión. Esto ocurre, sustancialmente porque hay algunos intervalos de tiempo durante los cuales ha de ser escrita una porción de memoria bajo el control de la memoria de control renovada, mientras que la parte restante se escribe todavía bajo el control de la memoria "anterior" de control. Esto se refleja claramente en la memoria de control de lectura, que ha de activar parcialmente la operación de lectura como una memoria renovada, parcialmente como una memoria "anterior".

Una solución sencilla consiste en duplicar las memorias de control tanto en los modos de lectura como de escritura. La figura 3 muestra la estructura de un ramal de memoria de conmutación de descarga con duplicación KS2 de memoria. La entrada tiene la corriente DIN de datos, compuesta de N campos ST. Se hace referencia a continuación a un campo ST compuesto de Receptáculos Virtuales VC12, en el que se proporcionan 18 bytes de "encabezamiento" y 63 bytes de datos o bytes de "carga útil", repetidos cuatro veces. Se ha de apreciar que se proporcionan las memorias WCM_{a} y WCM_{b} de control de escritura, una como reproducción o duplicación de la otra, que activan el bloque CR giratorio de concentrador a través de un multiplexor WMUX. Una memoria DRM, conducida por las respectivas memorias RCM_{a} y RCM_{b} de control de lectura, a través de un multiplexor RMUX de lectura, está estructurada en forma de tres bloques paralelos: un bloque OHMEM de memoria de encabezamiento, un primer bloque DMEM1 de memoria y un segundo bloque DMEM2 de memoria. El bloque OHMEM de memoria de encabezamiento se usa simplemente para almacenar los 18 bytes de "encabezamiento" del campo ST. El primer bloque DMEM1 de memoria y el segundo bloque DMEM2 de memoria contienen 63\timesN/m bytes, respectivamente. Por lo tanto, las corrientes OHOUT, 1OUT, 2OUT de datos de salida de la memoria DRM, se componen de N/m campos, que son convenientemente seleccionados por un multiplexor ONUX de salida para formar la corriente OUT de datos de salida. Los campos de salida resultan retardados 63 unidades TS de tiempo en comparación con los campos de
entrada.

Las operaciones que se ejecutan tras la llegada de un campo ST a una entrada IN de la memoria DRM son las siguientes:

a) escribir la memoria OHMEM de encabezamiento;

b) empezar la escritura del primer bloque DMEM1 de memoria;

c) terminar la escritura del primer bloque DMEM1 de memoria y, al mismo tiempo, leer la memoria OHMEM de encabezamiento;

d) escribir el segundo bloque DMEM2 de memoria y leer el primer bloque DMEM1 de memoria;

e) escribir el primer bloque DMEM1 memoria y leer el segundo bloque DMEM2 de memoria;

f) escribir el segundo bloque DMEM2 de memoria y leer el primer bloque DMEM1 de memoria;

g) escribir el bloque OHMEM de memoria de encabezamiento, empezando posteriormente la escritura del primer bloque DMEM1 de memoria y la lectura del segundo bloque DMEM2 de memoria;

h) terminar la escritura del primer bloque DMEM1 de memoria y leer el bloque OHMEM de memoria de encabezamiento.

La figura 3b muestra un diagrama de tiempos de la memoria DRM de entrada y salida, informando sobre los periodos de funcionamiento descritos anteriormente.

Dichas operaciones se repiten para cada campo ST posterior, de modo que cada porción de la memoria DRM se escribe bajo el control de cualquiera de las memorias de control antiguas o actualizadas.

Cuando se produce un cambio de conexión, las memorias de control necesitan ser renovadas. Para mantener el sincronismo, las memorias RCM_{a} y RCM_{b} de control de lectura han de ser renovadas introduciendo un retardo igual al número de unidades TS de tiempo contenidas en la carga útil ST de los campos, es decir, 63, en comparación con las memorias WCM_{a} y WCM_{b} de control de escritura. La operación de renovación se efectúa por medio de las memorias RCM_{b} de control de lectura y las memorias WCM_{b} de escritura, ya sean duplicadas o adicionales. Es posible, en efecto renovar el contenido de las memorias RCM_{b} de control de lectura y de las memorias WCM_{b} de control de escritura duplicadas, ya que las operaciones en la memoria DRM están controladas por las memorias RCM_{a} de control de lectura y las memorias WCM_{a} de control de escritura. Una vez terminada la operación de renovación, el multiplexor WMUX de escritura y el multiplexor RMUX de lectura conmutarán y el control pasará a las memorias RCM_{b} de control de lectura y las memorias WCM_{b} de control de escritura duplicadas.

Esta solución puede evitar cualquiera de los problemas debidos a lecturas basadas en memorias de control no renovadas. No obstante, será evidente que conduce a la utilización de una gran cantidad de memoria, con el incremento consiguiente de requisitos de espacio en los circuitos y mayor coste de los circuitos.

Un objeto de la presente invención es eliminar los anteriores inconvenientes y proporcionar una matriz de conmutación entre los tributarios de una red de telecomunicación, que tenga un comportamiento mejor y más eficaz.

A este respecto, un objeto principal de la presente invención es proporcionar una matriz de conmutación entre los tributarios de una red de telecomunicación, que requiera un menor número de circuitos, que originen una menor exigencia de espacio para los circuitos y menores gastos de fabricación.

Un objeto más de la presente invención es proporcionar una matriz de conmutación entre los tributarios de una red de telecomunicación, que tenga memorias control de lectura y escritura de la memoria principal que puedan ser actualizadas sin la necesidad de duplicar dicha memoria principal y sin incurrir en errores de lectura de dicha memoria principal.

Un objeto más de la presente invención es proporcionar una matriz de conmutación entre los tributarios de una red de telecomunicación que emplee un circuito de empaquetado para los bytes que han de ser elaborados, cuya estructura es más compacta y eficiente en comparación con otras soluciones conocidas.

Un objeto más de la presente invención es proporcionar una matriz de conmutación entre los tributarios de una red de telecomunicación, que distribuya las corrientes de datos entrantes para reducir la complejidad de los circuitos lógicos de gestión de memoria.

Para conseguir tales objetos, la presente invención proporciona una matriz de conmutación entre los tributarios de una red de telecomunicación que incorpora las características de las reivindicaciones adjuntas, que forman parte integral de la presente descripción.

Más objetos características y ventajas de la presente invención resultarán evidentes a partir de la descripción detallada siguiente y los dibujos adjuntos. que se suministran a modo de ejemplo no limitativo, en los que:

la figura 1 muestra un diagrama básico de una matriz de conmutación en el estado conocido de la técnica;

la figura 2 muestra un diagrama básico del funcionamiento de un elemento de la matriz de conmutación mostrada en la figura 1;

la figura 3 muestra un diagrama básico de detalles de circuito de la matriz de conmutación entre los tributarios de una red de telecomunicación de la figura 1;

la figura 3b muestra un diagrama de tiempos relacionado con detalles de circuito de la matriz de conmutación entre los tributarios de una red de telecomunicación mostrada en la figura 3;

la figura 4 muestra un primer detalle de una matriz de conmutación entre los tributarios de una red de telecomunicación según la primera invención;

la figura 4b muestra otra realización del detalle de la figura 4;

la figura 5 muestra un segundo detalle de una matriz de conmutación de espacios y tiempos según la presente invención;

la figura 6 muestra un detalle más del detalle de la figura 5; y

la figura 7 muestra un conjunto de matrices de conmutación de espacio y tiempo dispuestas de acuerdo con un método según la presente invención.

La figura 4 muestra el diagrama de una matriz KS3 de conmutación según la presente invención. Dicha matriz KS3 de conmutación es también una matriz de conmutación de tipo de "conmutación de un solo golpe", que se compone de m ramales BR1,...,BR_{m}. En atención a la simplicidad en la figura se muestran el primer ramal BR_{1}, el ramal general BR_{i} de orden i y el último ramal BR_{m} de orden m. El ramal general de orden i, BR_{i}, comprende un bloque empaquetador XCR_{i}, una memoria intermedia BUF_{i} y una memoria DRM_{i}. El bloque XCR_{i} empaquetador es activado por una correspondiente memoria WCMi de control de escritura por medio de un multiplexor WMUX_{i} de escritura. La memoria DRM_{i} es activada para lectura por una correspondiente memoria RCM_{i} de control de lectura, por medio de un multiplexor RMUX_{i} de lectura. Además, se proporcionan también una memoria SPMW de control de escritura adicional y una memoria SPMR de control de lectura adicional, controladas por un microprocesador MP. Las salidas de la memoria SPMW de control de escritura y de la memoria SPMR de control de lectura están conectadas a sus correspondientes memorias WCM_{1}... WCM_{m} de control de escritura y memorias RCM_{1}... RCM_{m} de control de lectura y a los correspondientes multiplexores WMUX_{1}... WMUX_{m} de escritura y multiplexores RMUX_{1}...RMUX_{m} de lectura.

El funcionamiento de la memoria SPMR de control de lectura adicional se describirá a continuación, teniendo en cuenta que la ejecución de las operaciones de escritura es exactamente la misma.

La memoria SPMR de control de lectura adicional es una memoria cuyo tamaño es igual al de las otras memorias RCM_{1}... RCM_{m} de control de lectura.

Durante el modo de funcionamiento normal, que es cuando no han de cambiarse conexiones, todos los multiplexores RMUX_{1}... RMUX_{m} de lectura seleccionan las salidas de sus respectivas memorias RCM_{1}...RCM_{m} de control de lectura. Además, todas las memorias RCM_{1}...RCM_{m} de control de lectura tienen acceso de lectura.

Si la memoria RCM_{i} de control de lectura necesita ser actualizada, el microprocesador MP escribe en primer lugar en la memoria SPMR de control de lectura adicional las palabras que serán almacenadas en la memoria RCM_{1} de control de lectura. Después de llenar la memoria SPMR de control de lectura adicional con el futuro contenido de la memoria RCM_{i} de control de lectura, el multiplexor RMUX_{i} selecciona la salida de la memoria SPMR de control de lectura adicional que se envía también a la entrada de la memoria RCM_{i} de control de lectura. Dicha memoria RCM_{i} de control de lectura, cambiará entonces su modo de funcionamiento y hará posible la escritura, de modo que puede ser actualizada con el contenido de la memoria SPMR de control de lectura adicional.

Cuando el microprocesador MP escribe en la memoria SPMR de control de lectura adicional, la exploración de sus direcciones de memoria es controlada por el propio microprocesador MP. Posteriormente, la exploración de sus direcciones de memoria es efectuada por el contador DRM_{i} de memoria, no mostrado en atención a la simplicidad, que controla también las memorias RCM_{i} de control de lectura. Después de una exploración completa de la memoria SPMR de control de lectura adicional, la memoria RCM_{i} de control de lectura llega a estar completamente actualizada, entonces el multiplexor RMUX_{i} de lectura selecciona la salida de la memoria RCM_{i} de control de lectura, que al mismo tiempo cambia su modo de funcionamiento al modo de lectura. Entonces la memoria SPMR de control de lectura adicional puede ser usada para actualizar otra memoria RCM_{i} de control de lectura.

Por tanto, pueden ser ventajosamente usadas solamente m+1 memorias como la memoria RCM_{i} de control de lectura, y m+1 memorias como la memoria WCM_{i} de control de escritura para la gestión de las operaciones de actualización.

La figura 4b muestra una posible variación del modo de actualización de las memorias de control de lectura y escritura. En efecto, un procedimiento diferente puede ser usado para actualizar la memoria RCM de control de lectura, que no requiere el uso del bloque DRM de memoria RAM duplicado en la forma de dos bloques auxiliares que se escriben y leen alternativamente, sino solamente un único bloque 1DRM de memoria, que puede contener también la memoria OH de encabezamiento separadamente. En este caso el correspondiente multiplexor 1RMUX es capaz de escoger dinámicamente entre la memoria SPMR de control adicional y la memoria RCM de control de lectura, tanto si el byte que ha de ser leído ha sido escrito o no bajo el control de una memoria WCM de control de escritura actualizada. El multiplexor 1RMUX realiza la selección basándose en un principio bastante simple. En efecto, si el contenido de la nueva memoria RCM de control de lectura, es decir, si la dirección que se ha de leer en el bloque 1DRM de memoria, es mayor que la dirección en la que está escrito en la propia memoria RCM de control de lectura, el byte que se ha de leer se escribirá bajo el control de la antigua memoria WCM de control de escritura. Si, por el contrario, el contenido de la memoria RCM de control de lectura nueva es menor que la dirección en la que está escrito en la propia memoria RCM de control, el byte que se ha de leer se escribirá bajo el control de la nueva memoria WCM de control de escritura.

Al mismo tiempo la memoria RCM de control de lectura se actualiza. Una vez que la memoria RCM de control de lectura está completamente actualizada, el multiplexor 1RMUX de lectura selecciona la salida de la memoria RCM de control de lectura definitivamente y la memoria SPMR de control adicional puede ser usada para actualizar la memoria de control de otro ramal. Por tanto, incluso si la gestión de los multiplexores es más compleja, se obtiene una sustancial división por dos del tamaño de la memoria RAM que se ha de usar. Además, los cuadros de salida ya no son afectados por el retardo de tiempo debido al almacenamiento de un cuadro auxiliar completo en una de las dos memorias auxiliares DMEM1 y DMEM2 de la memoria DRM. En un caso así las memorias RCM de control de lectura deban ser memorias de doble puerto, puesto que el multiplexor 1RMUX selecciona la salida de la memoria RCM de control de lectura mientras se escribe.

La figura 5 muestra un diagrama detallado del bloque XCR empaquetador. El bloque XCR empaquetador representado en la figura tiene 8 entradas IN0...IN7, y se obtiene por medio de una estructura de tres etapas recurrente, es decir, un cierto número de etapas que corresponde al logaritmo de base dos del número de entradas IN0...IN7. Dichas etapas de SD1 a SD3 se obtienen por medio de cambiadores hacia arriba USH y cambiadores hacia abajo DSH de diferente tamaño. Si q es el número de entradas cambiadoras de la etapa de orden i, entonces cada cadena de q bits en la entrada de cambiador es desplazado hacia arriba o hacia abajo un número de lugares que varía de 0 a q-1. La cantidad de desplazamiento es tal que los bits que han de ser almacenados en la memoria DRM siguiente estarán alineados ya sea empezando por la salida más baja de cada cambiador DSH hacia abajo o empezando por la salida más alta de cada cambiador USH hacia arriba.

Los cambiadores se obtienen usando multiplexores de dos a uno, en número de q*log_{2}(q), por tanto el número de multiplexores que se han de usar es:

\frac{N}{2} log_{2}(N)*(1 + log_{2}(N))

Los cambiadores de la primera etapa SD1 son activados por las señales a0, a1, a2, a3 de control, en tanto que el cambiador hacia arriba de la segunda etapa SD2 es activado por las señales b0, b1 de control y el cambiador hacia abajo de la segunda etapa por las señales c0, c1 de control. El cambiador DSH3 hacia abajo de la tercera etapa es activado por las señales d0, d1, d2. Dichas señales de control son generadas mediante una red CMB combinatoria, que es activada por una secuencia escrita WW enviada desde la memoria WCM de control de escritura.

La operación de activación es como sigue:

a) a0 es cero si IN1 es portador de un bit activo, de lo contrario es uno, a1 es cero si IN2 es portador de un bit activo, de los contrario es uno. Lo mismo se aplica a a2 y a3.

b) b1b0, es decir, el número binario que representa, es igual al número de bits activos transportados por las señales IN2 e IN3; c1c0 es igual al número de bits transportado por las señales IN4 e IN5;

c) d2d1d0 es igual al número de bits transportados por las señales a IN4, IN5, IN6, IN7.

Por lo tanto la red combinatoria CMB que genera señales de control puede ser una red combinatoria que cuente el número de ceros en los subconjuntos de las palabras contenidas en las memorias WCM de control de escritura.

Para llenar correctamente la memoria intermedia BUF, se requiere una integración en la operación c) en la que el número de bits ya almacenado en la memoria intermedia BUF se sustrae del número representado por d2d1d0.

La figura 6 muestra el diagrama de la red combinatoria CMB en la que se usa la misma estructura recurrente usada para el bloque XCR empaquetador, de modo que la secuencia escrita WW aplicada desde la memoria WCM de control de escritura es enviada a una primera etapa CSD1 compuesta por N/2, es decir, 4 sumadoras CSUM. Dicha secuencia escrita WW contiene sustancialmente la información sobre los bits activos en las entradas IN0...IN7 de la etapa SD1 del bloque XCR sumador. Las sumadoras CSUM sumarán los bits WW0...WW7 mediante la composición de pares en la secuencia escrita WW complementados a 1, emitiendo por tanto señales de control b1b0 de la suma de bits WW2 y WW3, y cfc0 de la suma de bits WW4 y WW5, según la regla anterior b). En efecto, si por ejemplo, los bits WW2 y WW3 de la secuencia escrita WW complementados a 1 son portadores de un bit activo, ellos serán 1 y 0 ó 0 y 1. CSUM aplicará 01, que es igual a la señal b1b0 de control, usada de acuerdo con la regla b) anteriormente descrita.

Las señales a0, a1, a2, a3 se deducen directamente de los bits WW1...WW8 de la secuencia escrita WW complementada a 1, con las igualdades siguientes:

a0=WW1

\hskip1cm

a1=WW2

\hskip1cm

a2=WW5

\hskip1cm

a3 =WW6

Las señales de salida de la primera etapa CSD1 entran en una segunda etapa CSD2, compuesta de dos sumadoras CSUM más, cuyas salidas tienen señales de 3 bits y luego en una tercera etapa CSD3, compuesta de una única sumadora CSUM, cuya salida tiene una señal ZN de número cero, que es una señal de cuatro bits que representa el número de ceros contenidos en la secuencia WW de escritura. Dicha señal ZN de número cero, complementada correctamente a 2 en un bloque CPL complementador, proporciona una señal ON de número uno, que representa el número uno contenido en la secuencia WW de escritura, es decir, el número total de bits activos. La señal ZN de número 0, la señal ON de número uno y una señal PL de número de bytes escritos, que representan el número de bytes ya escritos en la memoria intermedia BUF, son enviadas a dos sumadoras CSUM, de las cuales se obtiene la señal d2d1d0 de control sumando ZN y PL, ya que cuando se suman ON y PL se obtiene una señal FL de número de bytes modificado, que representa los bytes almacenados en la memoria intermedia BUF después de escribir los bytes ON entrantes.

La figura 7 muestra también un sistema KS3 de matrices de conmutación, que puede ser opcionalmente usado. Contiene una entrada DIN de flujo de datos, compuesta de N campos ST, por ejemplo, campos STM-1 de 38,88 MHz, que alcanzan un primer bloque FT1 de multiplexión, del cual los campos MST modificados salen y alcanzan las matrices KS3 de conmutación en paralelo. Las salidas de las matrices KS3 de conmutación son enviadas entonces a la entrada de un segundo bloque FT de conmutación, que compone un flujo DOUT de datos de salida.

Suponiendo, ahora, que el flujo DIN de datos se compone de N campos ST de N bytes dispuestos, donde N=8*h siendo h un entero, es posible partir de dichos N campos ST, para formar 8 de tales conjuntos SSET de h campos modificados MST, en el que cada campo modificado MST, que pertenece al conjunto SSET de orden i, contendrá solamente los bits de orden i de cada byte para cada campo ST de entrada Por ejemplo, el campo MST modificado de orden i del conjunto SSET de orden i se compone solamente de los bits de orden i o posición i contenidos en los campos ST I*8, I*8+1, ...,I*8+7. El régimen de bits de los campos MST modificados permanece evidentemente sin cambios.

Por lo tanto, a través del primer bloque FT1 de multiplexado, la información "conocedora de bits" o el byte transportado en campos ST, tales como los campos STM-1 estándar, será convertida en una información "conocedora de bits" o portadora de bits en campos MTS modificados. Los bits en los campos MTS modificados tienen la ventaja de que son completamente independientes entre sí en lo que se refiere a conexiones.

Esta conversión permite emplear 8 módulos similares como matrices KS3 de conmutación, siendo capaz cada una de elaborar un conjunto SSET de campos MST modificados. Esto permite la utilización de 8 memorias más pequeñas del mismo tamaño, una memoria para las 8 matrices KS3 de conmutación. Por tanto, las memorias que tengan un mayor tamaño pueden obtenerse combinando menores matrices predeterminadas. De modo similar, también el número de direcciones que ha de ser gestionado se reduce a ocho, justamente como el número de puertos de memoria. El último factor es bastante significativo, pues el número de pasadores de conexión o terminales sobre el mismo bloque de memoria es finito, por tanto un menor número de puertos significa reservar un mayor número de pasadores para otros usos.

A la vista de la descripción anterior las características de la presente invención serán claras, así como sus ventajas que son bastante evidentes.

La matriz de conmutación entre los tributarios de una red de telecomunicación según la presente invención requiere un menor número de circuitos, resultando por tanto que usa un menor espacio para los circuitos y que requiere menores gastos de fabricación.

En efecto, la matriz de conmutación entre los tributarios de una red de telecomunicación según la presente invención, usa ventajosamente un menor número de memorias de control para las operaciones de lectura y escritura. Dichas memorias de control de lectura y escritura pueden ser actualizadas sin duplicar la memoria RAM e incurrir en errores de lectura de la propia memoria RAM.

La matriz de conmutación entre los tributarios de una red de telecomunicación según la presente invención usa también un circuito de empaquetado cuya estructura es más ligera en comparación con las soluciones ya conocidas, en particular con respecto a la doble concentración y el bloque giratorio. La estructura recurrente permite una economía de circuitos y de espacio en los circuitos, concretamente en combinación con la recomposición de campos conocedores de bits sobre los cuales funciona. Dicha recomposición conocedora de bits distribuye el flujo de datos de entrada y también, y sobre todo, reducirá la complejidad de los circuitos lógicos de gestión de direccionamiento de la memoria RAM.

Es evidente que son posibles muchos cambios para el experto en la técnica referente a la matriz de conmutación entre los tributarios de una red de telecomunicación descrita anteriormente a modo de ejemplo, sin salirse del alcance de las reivindicaciones adjuntas.

Claims (23)

1. Matriz de conmutación entre los tributarios de una red de telecomunicación, concretamente una red de telecomunicación que maneja corrientes de datos dispuestos según el protocolo SDH, comprendiendo dicha matriz de conmutación:

un conjunto de ramales paralelas, comprendiendo cada uno de dichos ramales al menos una primer periodo de tiempo durante la cual es capaz de seleccionar y empaquetar un subconjunto de datos que ha de ser intercambiado del flujo de datos de entrada, un segundo periodo de tiempo durante el cual es capaz de almacenar el subconjunto de datos que ha de ser intercambiado; y

cada ramal paralelo comprende además un dispositivo de memoria de acceso aleatorio asociado con una memoria de control de escritura y una memoria de control de lectura, siendo controladas dichas memoria de control de escritura y memoria de control de lectura por un microprocesador y un contador maestro,

caracterizada porque la memoria (RCM) de control de lectura y la memoria (WCM) de control de escritura relativas a cada dispositivo (DRM; DTRAM) de memoria de acceso aleatorio se actualizan juntas con una memoria (SPMR) de control de lectura adicional que es común a las memorias (RCM) de control de lectura sobre todos los ramales en paralelo (BR) y con una memoria (SPMW) de control de escritura adicional que es común a las memorias (WCM) de control de escritura sobre todos los ramales en paralelo (BR), respectivamente.

2. Matriz de conmutación según la reivindicación 1, caracterizada porque cada memoria (WCM) de control de escritura está asociada con un multiplexor (WMUX) de escritura que selecciona su salida alternativamente con la salida de la memoria (SPMW) de control de escritura adicional, bajo el control del microprocesador (MP), y los conecta con la memoria (DRM; DTRAM) de acceso aleatorio.

3. Matriz de conmutación según la reivindicación 2, caracterizada porque cada memoria (RCM) de control de lectura está asociada con un multiplexor (RMUX) de lectura que selecciona su salida alternativamente con la salida de la memoria (SPMR) de control de lectura adicional, bajo el control del microprocesador (MP), y los conecta con la memoria (DRM; DTRAM) de acceso aleatorio.

4. Matriz de conmutación según la reivindicación 3, caracterizada porque la memoria (DRM) de acceso aleatorio comprende un primer bloque (DMEM1) de memoria y un segundo bloque (DMEM2) de memoria, siendo el segundo bloque (DMEM2) de memoria un duplicado del primer bloque (DMEM1) de memoria.

5. Matriz de conmutación según la reivindicación 2, caracterizada porque cada memoria (RCM) de control de lectura está asociada con un multiplexor (1RMUX) que selecciona su salida alternativamente con la salida de una memoria (SPMR) de control de lectura adicional, estando dicho multiplexor (1RMUX) de lectura controlada activado por la dirección disponible en la salida de la memoria (RCM) de control de lectura y que conecta este con la memoria (DRM) de acceso aleatorio.

6. Matriz de conmutación según la reivindicación 5, caracterizada porque la memoria (DRM) de acceso aleatorio comprende un único bloque de memoria para el subconjunto de datos que ha de ser intercambiado (DSC).

7. Matriz de conmutación según la reivindicación 1, caracterizada porque el primer periodo de tiempo comprende medios (XCR) para seleccionar y empaquetar el subconjunto de datos que ha de ser intercambiado (DSC), y porque dichos medios (XCR) de selección y empaquetado utilizan una estructura recurrente de circuitos cambiadores (USH, DSH).

8. Matriz de conmutación según la reivindicación 7, caracterizada porque dicha estructura recurrente de circuitos cambiadores (USH, DSH) es controlada por medios lógicos combinatorios (CMB) que elaboran una secuencia escrita (WW) sobre el subconjunto de datos que ha de ser intercambiado (DSC) proporcionada por la memoria (WCM) de control de escritura, comprendiendo dichos medios lógicos una estructura recurrente de sumadoras
(CSUM).

9. Matriz de conmutación según la reivindicación 8, caracterizada porque dicha estructura recurrente de los circuitos cambiadores (USH, DSH) se compone de un conjunto de etapas (SD1, SD2, SD3) dispuestas en serie, comprendiendo cada etapa (SD1, SD2, SD3) circuitos cambiadores hacia abajo (DSH) o hacia arriba (USH) dispuestos en paralelo y que se alternan con los circuitos cambiadores (USH) hacia arriba o respectivos circuitos cambiadores (DSH) hacia abajo.

10. Matriz de conmutación según la reivindicación 9, caracterizada porque la estructura recurrente de las sumadoras (CSUM) elabora la secuencia (WW) de escritura para suministrar señales (a0, a1, a2, a3, b0, b1, c0, c1, d0, d1 d2) de control a los circuitos cambiadores (USH, DSH).

11. Matriz de conmutación según la reivindicación 1, caracterizada porque los conjuntos de datos que han de ser intercambiados (DSC) se proporcionan mediante medios (FT) de permutación aguas arriba de dicha matriz (KS2, KS3) de conmutación, transportando fuera dichos medios (FT) de permutación una permutación "conocedora de bits" del flujo (DIN) de datos en conjuntos (SSET) de campos modificados.

12. Método de gestión de una matriz de conmutación de tributarios de una red de telecomunicación, concretamente una red que funciona con corrientes de datos que están dispuestos según el protocolo SDH, que se dividen en un conjunto de ramales paralelos, comprendiendo cada uno de dichos ramales:

- al menos una primer periodo de tiempo en el que se realiza en la corriente de datos de entrada una selección y empaquetado de un subconjunto de datos que ha de ser intercambiado,

- un segundo periodo de tiempo en el que se almacena el subconjunto de datos que han de ser intercambiados, se realizan las operaciones de escritura y lectura en un dispositivo memoria de acceso aleatorio en dicho segundo periodo que están controladas por una memoria de control de escritura y una memoria de control de lectura por medio de palabras de escritura y lectura, siendo controladas dichas memorias por un microprocesador y un contador maestro, en dicho segundo periodo de tiempo, durante una operación de actualización de la memoria de acceso aleatorio, siendo realizadas dichas operaciones de lectura y escritura simultáneamente usando memorias de control de lectura adicionales y memorias de control de escritura adicionales,

caracterizado porque se realizan las operaciones siguientes:

a) asociar una memoria (SPMR) de control de lectura, adicional, única, a las memorias (RCM) de control de lectura en cada ramal paralelo (BR) y una memoria (SPMW) de control de escritura, adicional, única a las memorias (WCM) de control de escritura en cada ramal paralelo (BR);

b) seleccionar, mediante medios (RMUX1; WMUX1; RMUXi; WMUXi) de selección adecuados, cualquiera de la salida de la memoria (SPMR) de control adicional o la salida de la memoria (RCM) de control de lectura, así como la salida de la memoria (SPMW) de control de escritura adicional y la memoria (WCM) de control de escritura.

c) escribir una secuencia (WW) de escritura en la memoria (SPMW) de control escritura, adicional, durante la operación de actualización;

d) seleccionar la salida de la memoria (SPMW) de control de escritura, adicional, que suministra la secuencia (WW) de escritura para seleccionar y empaquetar medios (CR) y a la memoria (WCM) de control de escritura;

e) seleccionar la salida de la memoria (WCM) de control de escritura, después de haber sido escrita con la secuencia (WW) de escritura, y emplear la memoria (SPMW) de control de escritura adicional asociada con una memoria (WCM_{i}) de control de escritura que pertenece a otro ramal (BR).

13. Método según la reivindicación 12, caracterizado porque las operaciones c) a e) se ejecutan también con relación con las memorias (RCM) de control de lectura y a la memoria (SPMR) de control de lectura adicional.

14. Método según la reivindicación 12, caracterizado porque en relación con las memorias (RCM) de control de lectura y la memoria (SPMR) de control de lectura las operaciones d) a e) son sustituidas como sigue:

d') comprobar, durante la escritura de la palabra (RR) de lectura en la memoria (RCM) de control de escritura si la palabra (RR) de lectura escrita en la memoria (RCM) de control de lectura, que representa la dirección que se ha de leer en la memoria (1DRM) de acceso aleatorio, es mayor o menor que la dirección con la que dicha palabra (RR) de lectura está escrita en la propia memoria (RCM) de control de lectura.

e') usar el resultado de la operación d') para activar los medios (1RMUX) de selección para la selección de la memoria (SPMR) de control de lectura adicional si la dirección es mayor, o la memoria (RCM) de control de lectura si la dirección es menor; y

f) seleccionar la memoria (RCM) de control de lectura definitivamente al final de la operación de escritura de la palabra (RR) de lectura en dicha memoria (RCM) de control de lectura y emplear la memoria (SPMW) de control de escritura adicional en asociación con una memoria (RCM) de control de escritura que pertenece a otro ramal
(BR).

15. Método según la reivindicación 12, caracterizado por las siguientes operaciones:

a) proporcionar el primer periodo de tiempo con la secuencia (WW) de escritura;

b) emplear dicha secuencia (WW) de escritura para obtener las señales (a0, ...d3) de control para activar una estructura recurrente de circuitos (USH, DSH) cambiadores;

c) emplear dicha estructura recurrente de circuitos (USH, DSH) cambiadores para empaquetar el conjunto de datos que han de ser intercambiados (DSC).

16. Método según la reivindicación 15, caracterizado porque la estructura recurrente de circuitos cambiadores (USH, DSH) se obtiene por medio de una pluralidad de etapas (SD1, SD2, SD3), y porque cada circuito cambiador (USH; DSH), equipado con q entradas, realiza un cambio ascendente o descendente con los q bits disponibles en sus q entradas mediante un número de lugares que se extienden de 0 a q-1.

17. Método según la reivindicación 15, caracterizado porque la operación b) se ejecuta mediante un estructura recurrente de sumadoras (CSUM), que ejecuta posteriormente sumas sobre los bits que forman la secuencia escrita (WW), suministrando señales (a0,...,d3) de control como resultados intermedios o finales.

18. Método según la reivindicación 12, caracterizado porque la corriente (DIN) de datos de entrada es redispuesta por una permutación "conocedora de bits" en conjuntos (SSET) de campos modificados (MST) antes de entrar en la matriz de conmutación.

19. Método según la reivindicación 18, caracterizado porque dicha permutación "conocedora de bits" se realiza recogiendo cada bit de orden i, o bit en el lugar 1, en un campo (ST) entre todos los campos (ST) que constituyen la corriente (DIN) de datos de entrada para obtener los conjuntos (SSET) de campos modificados (MST), estando formado cada conjunto (SSET) de orden i solamente por los bits de orden i de los campos (ST).

20. Matriz de conmutación según la reivindicación 1, caracterizada porque el primer periodo de tiempo comprende medios (XCR) para seleccionar y empaquetar el subconjunto de datos que ha de ser intercambiado (DSC), y porque dichos medios (XCR) de selección y empaquetado utilizan una estructura recurrente de circuitos cambiadores (USH, DSH).

21. Matriz de conmutación según la reivindicación 20, caracterizada porque dicha estructura recurrente de circuitos cambiadores (USH, DSH) es controlada mediante medios lógicos combinatorios (CMB) que elaboran una secuencia escrita (WW) sobre el subconjunto de datos que ha de ser intercambiado (DSC) proporcionado por la memoria (WCM) de control de escritura, comprendiendo dichos medios lógicos una estructura recurrente de sumadoras (CSUM).

22. Método según la reivindicación 12, caracterizado por la operación de redisponer la corriente (DIN) de datos de entrada mediante una permutación (conocedora de bits) en conjuntos (SSET) de campos (MST) modificados antes de introducir dicha matriz de conmutación.

23. Método según la reivindicación 22, caracterizado porque dicha permutación "conocedora de bits" se realiza recogiendo cada bit de orden i, o bit en lugar i, en un campo (ST) entre todos los campos (ST) que forman la corriente (DIN) de datos de entrada para obtener conjuntos (SSET) de campos modificados (MST, estando formado cada conjunto (SSET) de orden i solamente por los bits de orden i de los campos (ST).