ITMI20012061A1 - Generatore di trame con multiplexer implementato su dispositivi programmabili fpga per applicazioni sdr metodo di generazione di trame di tr - Google Patents

Description

"Generatore di trame con multiplexer implementato su dispositivi programmabili FPGA per applicazioni SDR, metodo di generazione di trame e sistema di trasmissione"

La presente invenzione si riferisce a un generatore di trame implementato su dispositivi programmabili FPGA (Field Programmabe Gate Array) per applicazioni SDR. L’invenzione si riferisce inoltre ad un metodo di generazione e ad un sistema di telecomunicazione impiegante tale generatore e tale metodo.

Nelle apparecchiature radio sono spesso presenti dispositivi aventi funzioni multiplexer asincrone, vale a dire la capacità di combinare un certo numero di sorgenti di segnale aventi differenti frequenze di bit o associate a differenti clock. La struttura di supporto di un sistema di multiplexer asincrono è il “trame” o trama, ordinata sequenza di simboli (“slots”), ciascuno avente un differente significato (allineamento, controllo, traffico, ecc.). Ciascun slot ha una definita posizione sequenziale (quindi , temporale) entro la trama stessa.

Una tipica rappresentazione per una trama è una forma a matrice nella quale ciascuno slot è determinato per mezzo di una coppia di coordinate (linee e colonne). Questa rappresentazione si presta anche alla pratica implementazione di un generatore di trame realizzato con un contatore di linee, un contatore di colonne e un decodificatore di slot (vedi figura 1) per produrre una sequenza di segnali “SLOT”. I vari segnali “SLOT” abilitano, in modo mutuamente esclusivo, differenti “interruttori” nel multiplexer, così da abilitare il transito di uno solo dei segnali in ingresso verso l’uscita. In questo modo il segnale di uscita (FRAME) è composto da una sequenza multiplata di “pacchetti di dati”.

Differenti usi richiedono trame differenti sia come composizione sia come dimensione. La possibilità di implementare diversi generatori di trama multiplexer in un singolo dispositivo è perciò connessa all’ implementazione di diverse strutture del tipo sopra descritto.

Nel campo delle trasmissioni, i dispositivo sopra descritti sono solitamente implementati entro apparecchiature chiamate “affasciatori”. Tali apparecchiature ricevono in ingresso una pluralità di flussi di dati e li compongono opportunamente in trame. Ad esempio, in una tipica realizzazione, l’apparato affasela tutti i flussi in ingresso all'apparato radio (cioè tutti i segnali provenienti dalle utenze), in modo da presentare al modulatore un flusso di dati in codice NRZ a 10 Mb/s ed il clock associato a 10 MHz. In banda base l’affasciatore tratta i seguenti segnali:

4 flussi a 2048 Kb/s con codifica HDB3 sbilanciato su 75 ohm, oppure con codifica HDB3 bilanciato su 120 ohm, oppure con codifica AMI 100% bilanciato su 130 ohm;

1 flusso a 512 Kb/s con codifica AMI 100% bilanciato su 130 ohm;

3 flussi a 64 Kb/s con codifica codirezionale bilanciato su 120 ohm; 2 flussi a 16 Kb/s con codifica bifase bilanciato su 130 ohm.

Tutti i flussi sono dedicati alle utenze esterne, con l'esclusione di uno dei flussi a 16 Kb/s, che viene utilizzato come canale di servizio in chiaro o cifrato.

L’affasciamento avviene in passi successivi e alla formazione della trama a 10 Mb/s si perviene mediante l'impiego di varie sottotrame. In particolare, dapprima si ottiene una sottotrama a 64 Kb/s affasciando i due flussi a 16Kb/s: ovvero il canale dati a 16 Kb/s e il canale di servizio (chiaro/cifrato). La sottotrama così ottenuta viene affasciata con gli altri tre flussi a 64Kb/s, così da ottenere una sottotrama a 265 Kb/s, la quale viene affasciata a sua volta con il flusso a 512Kb/s così da ottenere una nuova sottotrama a 927 Kb/s. Infine, si ottiene la trama principale a 10 Mb/s affasciando la sottotrama a 927 Kb/s con una sottotrama a 8448 Kb/s ottenuta affasciando i quattro flussi a 2048 Kb/s.

Poiché le modalità di multiplazione o affasciamento possono variare dipendentemente dal numero di canali interessati e dal relativo bit rate, per ottenere un sistema di combinazione flessibile e capace di operare in differenti configurazioni è necessario sviluppare una egualmente flessibile base hardware.

I cosiddetti “Software Defined Radio (SDR)” sono i dispositivi che permettono con maggiore naturalezza di ottenere la voluta flessibilità, poiché essi sono in grado di adattarsi a differenti esigenze operative senza necessità di modifiche alla loro struttura fisica ma solo di modifiche al firmware interno che implementa le varie finizioni. In particolare, nelle applicazioni FPGA, i contatori possono essere programmati, ma il decodificatore di slot è ovviamente associato ad una specifica trama. In un affasciatore del tipo sopra descritto, con una struttura a cinque sottotrame, i moduli generatori di trama di tecnica nota vanno instanziati in modo diverso per cinque volte (uno per ogni sottotrama), con il conseguente dispendio di risorse logiche.

Al variare dell' affasciatore (numero/tipo/dimensione sottotrame) si rende inoltre necessaria sia la stesura di nuovo codice per la descrizione delle nuove reti, sia la riconfigurazione del dispositivo impiegato (FPGA). Nei sistemi SDR con FPGA realizzati secondo tecnica nota risulta perciò necessario riprogrammare l’intera FPGA per potere cambiare la trama prodotta. Ciò comporta la necessità di effettuare tutto il ciclo di progettazione, implementazione e collaudo proprio dello sviluppo di progetti con FPGA. Nella tecnica nota, la modifica alle trame prodotte o la necessità di passare da un tipo di trama ad un’altra causano perciò notevoli problemi di costo e di tempo. Inoltre, notevoli difficoltà si hanno per realizzare dispositivi che permettano all’utente di selezionare una trama fra varie tipologie pre-impostate, a causa della necessità di riprodurre all’ interno della FPGA un intero sistema di generazione della trama per ogni trama che si desidera produrre.

Scopo generale della presente invenzione è ovviare ai problemi accennati, fornendo la possibilità di implementare più rapidamente e con maggiore efficienza diversi generatori di trama multiplexer per l’affasciamento in un singolo dispositivo FPGA.

In vista di tale scopo si è pensato di realizzare, secondo l'invenzione, un generatore di trame in un dispositivo programmabile FPGA per applicazioni SDR, per affasciare in uscita in trame prestabilite una pluralità di simboli in ingresso, caratterizzato dal fatto di comprendere una unità di memoria le cui celle di memoria contengono ciascuna un codice associato ad un simbolo della pluralità, un contatore che indirizza sequenzialmente le celle di memoria per fare emettere alla memoria in sequenza prestabilita i codici dei simboli per formare una voluta trama, un decodificatore che decodifica il codice in uscita dalla memoria e che comanda un multiplexer in base al risultato della decodifica per avviare in sequenza in uscita i simboli in ingresso.

Sempre secondo l’invenzione si è anche pensato di realizzare un metodo per la generazione di trame in un dispositivo programmabile FPGA per applicazioni SDR, per affasciare in uscita in trame prestabilite una pluralità di simboli in ingresso, comprendente le fasi di memorizzare in celle di una unità di memoria codici associati ciascuno ad un simbolo della detta pluralità, indirizzare sequenzialmente le celle di memoria per fare emettere alla memoria in sequenza prestabilita i codici dei simboli richiesti per formare una voluta trama, decodificare il codice in uscita dalla memoria e comandare un multiplexer in base al risultato della decodifica per avviare in sequenza in uscita i simboli in ingresso secondo la voluta trama.

Si è inoltre pensato di realizzare un sistema di telecomunicazione con tale generatore. Per rendere più chiara la spiegazione dei principi innovativi della presente invenzione ed i suoi vantaggi rispetto alla tecnica nota si descriverà di seguito, con l'aiuto dei disegni allegati, una possibile realizzazione esemplificativa applicante tali principi. Nei disegni:

-figura 1 rappresenta uno schema a blocchi mostrante la formazione di una trama a lOMb/s;

-figura 2 rappresenta uno schema a blocchi di un generatore di trama multiplexer realizzato secondo l' invenzione.

Con riferimento alle figure, in figura 1 è mostrata la formazione di una trama a lOMb/s. Come si vede in figura, alla formazione della trama a 10 Mb/s si perviene quindi mediante l'impiego di alcune sottotrame, strutturate su cinque diversi livelli gerarchici, ciascuno ottenuto con un adatto affasciatore:

TRAMA_5 : Sottotrama a 64 Kb/s ottenuta dall'affasciamento dei due flussi a 16Kb/s: ovvero il canale dati a 16 Kb/s e il canale di servizio.

TRAMA_4 : Sottotrama a 265 Kb/s ottenuta affasciando TRAMA 5 con gli altri tre flussi a 64Kb/s.

TRAMA_3 : Sottotrama a 927 Kb/s ottenuta affasciando TRAMA 4 con il flusso a 512Kb/s.

TRAMA_2 : Sottotrama a 8448 Kb/s ottenuta affasciando i quattro flussi a 2048

Kb/s.

TRAMA_1 : Trama principale a 10 Mb/s ottenuta affasciando TRAMA_3 a

Come già menzionato, una trama è una sequenza temporale di un certo numero di simboli (o slot) diversi, ciascuno dei quali associato a un particolare tipo di informazione. In ima tipica trama si possono trovare da 10 a 12 differenti simboli. È perciò possibile definire un codice a 4 bit per individuare ciascuno di tali simboli. La seguente tabella mostra un possibile esempio di tale codifica:

Risulta che in questo modo la rete di decodifica associata a tale struttura può rimanere invariata rispetto alla particolare trama da implementare, in quanto ciascun simbolo componente avrà sempre lo stesso codice di codifica indipendentemente dalla sua posizione nella sequenza temporale.

Una struttura tabellare come sopra mostrata è utilmente memorizzabile in una ROM dalla quale la successione temporale degli slot della trama è ottenuta con un aggiornamento di indirizzi di memoria.

In figura 2 è mostrato lo schema di un generatore 10 di trame secondo l’invenzione. Il contatore 11 indirizza in successione con continuità ogni locazione di memoria (segnali ADDRESS) di una unità di memoria ROM 12. La memoria ROM emette di conseguenza in sequenza dati pre-memorizzati (segnali DATA) che codificano ciascuno un simbolo secondo la tabella mostrata sopra. Nella memoria, i 4 bit codificanti ciascun simbolo del frame occupano una precisa locazione di memoria, Γ indirizzamento continuo provoca perciò la sequenza temporale di slot che compone il frame.

I dati in uscita dalla ROM vengono inviati ad uno “slot decoder” o decodificatore di slot 13, il quale decodifica i dati in forma binaria in uscita dalla ROM e li traduce nella sequenza di slot componente il frame. In altre parole, il decodificatore decodifica il codice binario a quattro bit in ingresso, attivando in modo esclusivo una delle proprie uscite (uscite che sono in numero pari al numero di slot) e che corrisponde all’ indirizzo binario in ingresso.

I segnali di slot vengono inviati ad un multiplexer 14 al quale giungono i segnali di ingresso 15 che devono venire composti nella trama. Il multiplexer connette all’uscita 16 gli ingressi 15 nella sequenza comandata dai segnali in uscita dal decoder. All’uscita 16 del multiplexer si ritrova così la trama voluta.

L’ implementazione dei vari blocchi di figura 2 è facilmente immaginabile dal tecnico esperto e non sarà perciò ulteriormente descritta o mostrata nel dettaglio.

Una struttura come quella descritta si presta particolarmente bene ad una implementazione su un dispositivo programmabile, equipaggiato di un certo numero di blocchi di memoria sul chip. Ad esempio, il dispositivo XCV800 prodotto dalla ditta Virtex è equipaggiato con 20 blocchi di memoria da 4096 bits ciascuno, che possono essere configurati a seconda delle necessità dell’ utilizzatore. Nel nostro caso, una configurazione dei blocchi di memoria come ROM da 1024X4 bits si dimostra utile.

Differenti trame trovano ovviamente la loro collocazione nella memoria con nessuna necessità di installare ulteriori risorse logiche come invece accade nel caso di ripetizione della struttura a righe e colonne della tecnica nota. Mezzi selettori 17 permettono di selezionare uno dei vari blocchi della memoria, così da selezionare la voluta trama fra la pluralità di trame previste.

Una lunghezza tipica di frame può essere di circa 100 simboli. In questa situazione una singola memoria del tipo sopra descritto è in grado di supportare fino a circa dieci differenti trame (ricordando che ci sono venti memorie sul dispositivo descritto come esempio) fra le quali possibile scegliere rapidamente.

Comparata con la struttura tradizionale, la nuova tecnica ha anche il vantaggio di estendere il numero o tipo di trama implementati senza necessità di ricaricare l’intero file di configurazione della FPGA. Usando DPRAM invece di ROM, infatti, l’operazione di aggiornamento e/o di estensione si traduce nella scrittura di una sequenza di istruzioni in varie locazioni di memoria in conto a un eventuale dispositivo di controllo esterno (quale un microprocessore).

Inoltre, con la nuova struttura proposta si ha solo una replica delle tabelle di codifica associate ai vari slot (che essendo in ROM, non sono associate a risorse logiche) ed una replica delle sole reti di decodifica (tutte uguali in quanto i vari slot mantengono sempre lo stesso significato, indipendentemente dalla loro posizione nella sequenza temporale).

Al variare dell'affasciatore (numero/tipo/dimensione sottotrame) si rende inoltre necessario il solo caricamento/aggiomamento delle varie memorie di decodifica e non la stesura di nuovo codice (le reti di decodifica sono sempre le stesse).

L' aggiornamento non richiede inoltre la riconfigurazione del dispositivo logico, ma solo delle operazioni di scrittura nelle sue memorie interne e quindi, quando richiesta, la commutazione immediata alla nuova modalità di funzionamento (adattabilità richiesta in applicazioni tipo SDR).

A questo punto è chiaro come si siano raggiunti gli scopi prefissati, fornendo una implementazione di un generatore di trame in una FPGA, che sia semplice e flessibile.

Il sistema di telecomunicazione realizzato impiegando tale generatore è in sé sostanzialmente noto e non verrà qui ulteriormente mostrato o descritto, essendo facilmente immaginabile dal tecnico esperto.

Naturalmente, la descrizione sopra fatta di una realizzazione applicante i principi innovativi della presente invenzione è riportata a titolo esemplificativo di tali principi innovativi e non deve perciò essere presa a limitazione dell'ambito di privativa qui rivendicato. Ad esempio, il numero di bit per ciascuna parola della memoria può variare a seconda delle specifiche esigenze pratiche.

Claims (7)

1. RIVENDICAZIONI 1. Generatore di trame in un dispositivo programmabile FPGA per applicazioni SDR, per affasciare in uscita in trame prestabilite una pluralità di simboli in ingresso, caratterizzato dal fatto di comprendere una unità di memoria avente celle di memoria che contengono ciascuna un codice associato ad un simbolo della pluralità, un contatore che indirizza sequenzialmente le celle di memoria per fare emettere alla memoria in sequenza prestabilita i codici dei simboli richiesti per formare una voluta trama, un decodificatore che decodifica il codice in uscita dalla memoria e che comanda un multiplexer in base al risultato della decodifica per avviare in sequenza in uscita i simboli in ingresso secondo la voluta trama.
2. 2. Generatore secondo rivendicazione 1, caratterizzato dal fatto che la memoria è suddivisa in più blocchi di celle, ciascun blocco contenendo i codici associati a simboli per generare una particolare trama di una pluralità di trame, mezzi selettori permettendo di selezionare un blocco della pluralità di blocchi nella memoria, per ottenere in uscita dal generatore la trama corrispondente a tale, blocco selezionato.
3. 3. Generatore secondo rivendicazione 1, caratterizzato dal fatto che comprende un multiplexer asincrono.
4. 4. Generatore secondo rivendicazione 1, caratterizzato dal fatto che l’unità di memoria è una unità di memoria riscrivibile.
5. 5. Sistema di telecomunicazione comprendente un generatore di trame secondo rivendicazione 1.
6. 6. Metodo per la generazione di trame in un dispositivo programmabile FPGA per applicazioni SDR, per affasciare in uscita in trame prestabilite una pluralità di simboli in ingresso, comprendente le fasi di memorizzare in celle di una unità di memoria codici associati ciascuno ad un simbolo della detta pluralità, indirizzare sequenzialmente le celle di memoria per fare emettere alla memoria in sequenza prestabilita i codici dei simboli richiesti per formare una voluta trama, decodificare il codice in uscita dalla memoria e comandare un multiplexer in base al risultato della decodifica per avviare in sequenza in uscita i simboli in ingresso secondo la voluta trama.
7. 7. Metodo secondo rivendicazione 6, comprendente le ulteriori fasi di suddividere in più blocchi le celle, e in ciascun blocco memorizzare i codici associati a simboli necessari per generare una particolare trama di una pluralità di trame, selezionare a scelta un blocco della pluralità di blocchi nella memoria, per ottenere in uscita dal generatore la trama corrispondente a tale blocco selezionato.