CN100373835C

CN100373835C - 把输入数据包流转换为输出数据符号流的转换器和方法

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Publication number: CN100373835C
Application number: CNB008160740A
Authority: CN
Inventors: R·森宁; G·胡尔曼-波罗
Original assignee: Telefonaktiebolaget LM Ericsson AB
Current assignee: Telefonaktiebolaget LM Ericsson AB
Priority date: 1999-09-28
Filing date: 2000-09-21
Publication date: 2008-03-05
Anticipated expiration: 2020-09-21
Also published as: CN1391744A; JP4347540B2; WO2001024430A1; TW543308B; KR20020037362A; EP1221215B1; EP1089475A1; DE60008268T2; JP2003510959A; US6717933B1; ATE259563T1; DE60008268D1; EP1221215A1; AU7905900A

Abstract

本发明涉及一种转换器(CVT)和一种转换方法，用于把来自N个用户信道(ch-0，...，ch-N-1)的连续数据包(DP_0，0，DP_1，0，DP_2，0，...DP_N-1，0)的输入数据包流(IDPS)转换为输出数据符号流(ODSS)，其中每个数据包均包括预定数目(N_symbol0；N_symbol1；N_symbolN-1)的连续数据符号(S_0，0(0)，S_0，0(1)，...S_0，0，(N_symbol0-1)；S_1，0(0)，S_1，0(1)，...S_1，0，(N_symbol1-1)；S_2，0(0)，S_2，0(1)，...S_2，0，(N_symbol2-1)；...S_N-1，0(0)，S_N-1，0(1)，...S_N-1，0，(N_symbolN-1-1))形式的用户(US₀，US₁，US₂，...US_N-1)数据，每个用户信道具有一个预定的传输率TR₀，TR₁，TR₂，...，TR_n，...，TR_N-1，它们被定义为基本传输率TR_B或其整数倍TR_n＝K_n*TR_B，其中每个数据包的相应数目K_n的数据符号(S_0，0(0)；S_1，0(0)，S_1，0(1)，S_1，0(2)，S_1，0(3)；S_2，0(0)；...S_N-1，0(0)，S_N-1，0(1))按顺序排列。写装置(W)以特定的顺序在行方向上把数据符号写入存储器(M)中，读装置(R)在列方向上读取存储器(M)。因此，与各个用户信道的传输率(TR_B)无关，可以在一预定时间间隔(1/TR_B)内向CDMA-调制器(MOD)分别提供每个数据包的第一数据符号或一组第一数据符号。

Description

把输入数据包流转换为输出数据符号流的转换器和方法

技术领域

本发明涉及一种把连续数据包的输入数据包流转换为数据符号的输出数据符号流的转换器和方法。该输入数据包流的各个数据包均包括连续数据符号形式的用户数据，其中每个数据包由分别具有不同预定传输率的N个用户信道提供。分别对应于各个输入数据包的数据符号的输出数据符号流按顺序排列。

本发明尤其涉及一种CDMA发射机的编码器，其中这种编码器被用来向CDMA调制器连续提供相应的数据符号，其中，根据在输出数据符号中针对每个信道提供的扩展因数，相应的数据符号以具有一定长度的相应代码(沃尔什代码)卷积。

尽管可单独使用该转换器判断来自各个用户信道的数据包是同步还是异步到达编码器，但在该转换器之后，还需要执行数据的同步处理(与在空中的基本传输率下的符号的符号长度同步)，并且最好应当支持不同的数据速率。

背景技术

本发明一般涉及CDMA-系统的发射机，并特别涉及该CDMA-系统中编码器单元的编码、交织和调制单元，并尤其涉及每一个均有不同传输率并发送用户数据作为数据包的多个用户信道如何能够被组合到一个数据符号流中以便在同时针对所有的信道进行处理和CDMA调制的问题，正是由于上面的原因，因此在下文中将首先参考图1描述一CDMA-系统的基站发射机的概况。

在图1中，ATM-IFC是ATM接口板，ENC是信道解码器、交织器、QPSK选择器和时间校准单元；BBTX是CDMA调制、扩展和组合单元，BBIF是接口板、BBRX是专用信道的CDMA调制器和去扩展器(despreader)，DEC是专用信道的Viterbi解码器，BBRA是随机存取接收机(包括解码单元)、而DC-FILT是电源。异步到达的数据包被输入编码器ENC②中。TRX-DIG单元是数据脉冲整形滤波器和数字/模拟转换单元。

图2更详细地示出了编码器ENC。在多个信道ch-0，ch-1...ch-N-1上，N个用户输入可变长度(由于可变传输率TR₀，TR₁，...TR_N-1的原因)的数据包DP₀，DP₁，...DP_N-1，它们到达处于位置②的FPGA(现场可编程门阵列)。基本上，在图2的编码器ENC中，用户信道的数据和公用控制信道的数据在⑥⑦经过卷积编码，而且基本上串行比特流被输入FPGA③中，它将执行交织、时间校准等处理。数据从FPGA⑤输出到CDMA调制器(在图2中以“BBTX-板”表示)。如下所述，公用控制信道的数据被输入到数字信号处理器DSP①中。

如图2所示，用户信道ch-0，ch-1...ch-N-1的输入数据以数据包DP₀，DP₁，...DP_N-1的形式从ATM-IFC单元(异步传送模式接口单元)异步到达第一FPGA②。也就是说，相应的N个用户信道ch-0，ch-1...ch-N-1的数据包的传输通过使用异步传送方法(ATM)发生。正如图2中所示出的，在主控制器提供的帧同步时钟所定义的每一帧中，每个用户信道的单个数据包必须被处理，即如图2所示，异步到达的用户数据包DP₀，DP₁，DP₂，...DP_N-1必须在诸如T＝10ms这样的标准帧周期中处理。

在图2中，在①的DSP是数字信号处理器，它接收公用控制信道的配置数据和数据包；配置FGPA并处理公用控制信道给FPGA⑥。专用物理信道(DPCH)的ATM包(＝用户通信量数据)输入上述的FPGA②中。FPGA③基本上是用于交织器和转换器(以及时间校准)的写装置。④是用于交织器和转换器(以及时间校准)的存储装置。⑤是用于交织器和转换器(以及时间校准)的读装置，用于向CDMA调制器提供输出符号流。⑥是公用控制信道的卷积编码器。⑦是专用物理信道的卷积编码器。⑧是用于执行专用物理信道的帧缓冲的单元。在单元⑧中，如果一个信道的不止一个数据包在预定帧周期内到达，则对输入的异步输入数据比特流执行某种同步处理。该同步处理确保在单元⑧之后，在该帧周期中只处理所有信道中的一个相应数据包。

以参考图1和图2的以上描述为基础，图3-1所示为编码器ENC的基本框图，用于表示本发明的基本问题。原则上，图2所示的方框也为图2所固有。图3-2表示从编码器板输入到输出的几个连续帧m，m+1，m+2的数据包的处理。

如图3-1所示，有多个用户US₀，US₁，...US_N-1在相应的用户信道ch-0，ch-1...ch-N-1上发射数据包DP。正如在图3-1左半部分以10ms、20ms、30ms的时间线段所表示的，我们应当理解，数据包DP实际上是异步到达编码器ENC的。在诸如10ms的每个帧间隔中，每个信道的一个数据包异步到达。

如上所述，如果一个信道的不止一个数据包在该帧间隔内到达，那么单元⑧将以下面的方式处理这些数据包，即使其同步，这种方式是每个帧间隔和信道只有一个包输入到并行/串行转换器P/S中，进而输入到卷积编码器CC(图2中的单元⑦)。此后，假定每个信道和帧间隔总是只有一个包异步到达，这是因为确实只有一个包到达，或者是因为几个数据包已经由单元⑧以一种正确的方式进行了处理。图3-1所示的并行/串行转换器P/S最好置于图2所示的单元⑧和⑦之间，即在图3-1所示的卷积编码器CC之前。但是，与串行/并行转换器P/S的位置和结构以及单元②、③的结构完全无关，重要的方面在于卷积编码器CC(图2中的单元⑦)接收串行数据比特流SDBS，它包括每个帧间隔每个信道的一个数据包。例如，如果已经向单元②⑧提供了所述串行数据比特流SDBS，那么该并行/串行转换器并不是必需的。因此，该P/S转换器只是产生串行数据比特流的几个可能性之一(如图3-1中以虚线所示的编码器ENC)。

另外，如图3-1所示，每个用户信道ch-0，ch-1...ch-N-1具有一特定传输率TR₀，TR₁，...TR_N-1。物理信道的传输率TR与空气接口的一个符号的时间周期有关。因此，根据该传输率，数据包DP相应地包括基于它们映射到的物理信道的相应比特数。例如，在该系统中考虑的最慢信道(具有基本传输率)每个数据包可包括11个字节(如用于正常速度信道)，或每个数据包90个字节(如用于未限制的数据服务，如64k比特/s的ISDN信道)。因此，如图3-1所示，事实上，异步到达的数据包DP均具有不同的长度；也就是说，在每个信道中的用户数据的相应传输在不同的传输率下发生(以数据脉冲串的形式)。但是，在每个信道当中，由于是恒定的传输率，因此，数据包具有固定的长度，但却是异步到达。

并行/串行转换器P/S(它位于基站之外，因而它不是编码器的一部分)把在每个帧间隔异步到达的每个信道的一个包转换为串行数据比特流SDBS，这样，在一个单个帧周期中异步到达的所有信道的所有单个包的比特在该帧周期内串行排列。也就是说，尽管诸如单元⑧的基站保证在该帧间隔内每个信道只有一个包到达，但是如图3-1所示，转换器P/S串行排列它们的比特。在图3-1中，DP_0，0，DP_1，0，DP_2，0，...DP_N-1，0表示信道ch-0，ch-1，ch-2...ch-N-1相应的第一个数据包。同样，在下一个10ms的帧周期中，数据包DP_0，1，DP_1，1，DP_2，1，...DP_N-1，1表示用户信道的第二个数据包，它们再次按顺序排列。尽管数据包异步到达P/S转换器，但串行数据比特流SDBS在一个单个帧周期中包含所有信道的所有数据包(按顺序排列)。因此，由于数据包的顺序排列，因而该串行数据比特流SDBS包括来自各用户信道的连续排列的数据比特。

在相关技术中已知的卷积编码器CC以预定编码速率1/r和约束长度1对数据比特流SDBS的每个比特进行卷积编码。基本上，对于来自输入数据包流IDPS的每个输入比特来说，卷积编码器CC输出r个比特。因此，来自卷积编码器CC的输出比特流CCBS是串行输入数据比特流SDBS长度的1/r倍(具体来说，是串行数据比特流SDBS长度的1/r倍)。典型的r值为r＝1/2或r＝1/3。

由卷积编码器CC输出的长度增加的串行比特流CCBS在交织器IL中交织，该交织器在相关技术中也是已知的。基本上，顺序比特流CCBS在水平方向上写入交织矩阵中，并且在垂直方向上再次从该交织矩阵中读出比特。每个包是单独交织的，并且该矩阵尺寸的选择总是要使一个信道的一个数据包的所有比特均可容纳于其中。也就是说，用于每个包的相应交织器矩阵被确定、填充和单独读出，即在诸如T＝10ms的时间间隔期间为N次。这些矩阵适应于每个包的比特数(它根据传输率而定)，即每个传输率都有一个特定的交织矩阵。如果两个信道具有相同的传输率，那么它们也以相同的方式交织。

交织器IL的输出ICBS是交织比特流，它随后被输入到QPSK调制器中。由于QPSK调制器的输入是一个比特流，因此该调制器作为一种I，Q选择器工作，以用于从比特流ICBS中选择I，Q比特(实际的QPSK调制在模拟世界中发生)。这个QPSK选择处理是必需的，因为基本上，CDMA调制器MOD对I，Q比特执行复合卷积(逐比特)。也就是说，QPSK选择器/调制器事实上把成对的数据符号I，Q输出到CDMA调制器中以进行CDMA调制。在相关技术中已知的QPSK调制器可把交织比特流ICBS的第一比特指定为I-比特，第二比特指定为Q-比特，第三比特指定为I-比特，如此类推。还应当指出，QPSK调制器可分别串行或并行输出I，Q比特。也就是说，QPSK调制器可并行输出两个独立的比特流，每个比特流均分别包含I，Q比特。

如图3-1所示，尽管移动无线电网络可把输入信道ch-0，ch-1...ch-N-1看作为“逻辑信道”，但输入到CDMA调制器MOD并包含顺序数据符号的输入数据符号流ODSS可被看作为“物理信道”。而且，就CDMA调制器的输入而言，事实上，与如何获得数据符号流ODSS无关，这是因为CDMA调制器将只获取各个数据符号以对它们分别执行CDMA调制。也就是说，不同的卷积编码方案或交织方案可被用在编码器CC中以及交织器IL中，甚至是用在QPSK调制器中(QPSK选择器)，而这并不会丧失普遍性。重要的一点是：向CDMA调制器提供了一个数据符号流ODSS，它包含了具有真实部分I和虚拟部分Q的复合符号。因此，它与该复合符号是通过QPSK(QPSK：正交相移键控)还是通过16-QAM调制(选择)获得无关。

尽管输入卷积编码器CC的数据比特流SDBS是基于包的，但输入到交织器IL并从其输出的ICBS是基于比特的(但仍然以包的形式)，并且来自QPSK调制器的数据符号流ODSS是基于数据符号的。因此，物理信道的数据符号速率可以是32ksps、64ksps或128ksps(ksps：每秒一千个符号)，而逻辑信道可具有诸如9.6k比特/s、64k比特/s或384k比特/s的比特率。基本上，该符号速率适用于CDMA调制器的要求，并且输入数据速率必须通过信道编码和速率匹配处理转换为物理信道符号速率。

图3-2概括了在逐帧考虑时的数据包的处理。尽管在帧m中数据包是串行输入编码器中的，但在帧m+1中数据包被串行处理并且在帧m+2中，彼此具有时间位移并与公用(帧)同步信号有关的处理数据包是并行输出到CDMA调制器中的。

发明内容

由于CDMA调制器MOD不能以包的形式处理一个信道的用户数据，因此，卷积编码、交织和QPSK调制必须提供逐用户数据符号给CDMA-调制器单元MOD，其中需要在该CDMA-调制器组合的所有信道的各个符号输出。

即使只处理具有相同传输率的用户信道，具有图3-1所示结构的编码器ENC也需要一个转换，这是因为，由于与速率无关，数据包的串行处理通常总是：首先是第一用户的所有符号，随后是第二用户的所有符号，......，最终是第N个用户的所有符号按顺序到达。但是，CDMA调制器MOD则要求首先按顺序处理所有数据包的第一符号(即信道ch-0的第一符号、信道ch-1的第一符号...信道ch-N-1的第一符号)，随后是所有数据包的第二符号，......如此类推，即CDMA调制器需要同时输出的需要在CDMA调制器中组合的符号。由于接口的限制，这些符号(要进行组合的符号)本身是按顺序从编码器ENC串行输出到CDMA调制器的。

而且，如果在图3-1中的系统类型被用于具有不同传输率的各个用户信道，那么尽管具有不同的传输速率，但如果第一信道具有基本传输率，第二信道具有四倍于基本传输率的速率且第三信道具有二倍于基本传输率的速率，则数据符号流ODSS也可包含第一信道的一个数据符号、第二信道的四个符号和第三信道的两个符号。

表1

符号1	符号1	符号1	符号1	符号2	TR<sub>B</sub>
符号1	符号1	符号1	符号1	符号2	TR<sub>B</sub>	符号1	符号2	符号3	符号4	符号1	4*TR<sub>B</sub>
符号1	符号1	符号2	符号2	符号3	2*TR<sub>B</sub>	符号1	符号2	符号3	符号4	符号1	4*TR<sub>B</sub>

|←----------------1/TR_B---------------→|

也就是说，如以上与一个时间间隔1/TR_B(TR_B：最慢信道的基本传输率)相关的表1所示(表示一个周期1/TR_B中的3个不同信道的符号的顺序)，每个信道至少提供一个符号。被传输的只有粗体的符号，CDMA调制器MOD将重复它们。这个处理过程大体上执行预扩展至系统中的最高可能符号速率。如上所述，CDMA调制器MOD同时需要所有的相应符号，它们在下一个间隔1/TR_B中被组合。

因而，本发明的第一目的就是：

-提供一种转换器和一种转换方法，它允许把异步到达的数据包转换为数据符号流，它以预定的时间间隔，即在空气接口上的最低符号率的符号的周期中向CDMA调制器提供要在该间隔中进行扩展、加权和组合的所有信道的一个或更多的符号。

本发明的第二个目的是：

-提供一种转换器和一种转换方法，用于在输入用户信道具有彼此不同的传输率时提供这种数据符号流。

上述目的是由一种转换器来解决，该转换器用于把来自N个用户信道的连续数据包的输入数据包流转换为输出数据符号流，其中该连续数据包中的每个数据包均包括预定数目的连续数据符号形式的用户数据，每个用户信道具有一个预定的传输率TR₀，TR₁，TR₂，...，TR_n，...，TR_N-1，它们被定义为基本传输率TR_B或其整数倍TR_n＝K_n*TR_B，其中每个数据包的相应数目K_n的数据符号按顺序排列，该转换器包括：存储装置，具有若干列和若干行；写装置，用于把所述连续数据包的数据符号写入所述存储装置中，这样，具有基本传输率TR_B的数据包的数据符号被连续排列在一行中，并且具有基本传输率TR_B的整数倍TR_n＝K_n*TR_B的数据包的数据符号在K_n行的各个列部分中被排列为K_n个连续数据符号的组；以及读装置，通过从该存储装置中在列方向上按顺序读出所述数据符号来提供所述输出数据符号流，这样，无论何时一列的所有TR₀/TR_B+TR₁/TR_B+...+TR_n/TR_B+...+TR_N-1/TR_B＝K₀+K₁...+K_n+...+K_N-1个数据符号在1/TR_B的时间间隔读出，该读出都会在下一列的第一行位置继续。

而且，上述目的也可根据权利要求11由一种方法来解决，该方法用于把来自N个用户信道的连续数据包的输入数据包流转换为输出数据符号流，其中该连续数据包中的每个数据包均包括预定数目的连续数据符号形式的用户数据，每个用户信道具有一个预定的传输率TR₀，TR₁，TR₂，...，TR_n，...，TR_N-1，它们被定义为基本传输率TR_B或其整数倍TR_n＝K_n*TR_B，其中每个数据包的相应数目K_n的数据符号按顺序排列，该方法包括的步骤是：提供具有若干列的存储装置；把所述连续数据包的数据符号写入所述存储装置中，这样，具有基本传输率TR_B的数据包的数据符号连续排列在一行中，并且具有基本传输率TR_B的整数倍TR_n＝K_n*TR_B的数据包的数据符号在K_n行的各个列部分中被排列为K_n个连续数据符号的组；以及，从该存储装置中在列方向上按顺序读出所述数据符号，这样，无论何时一列的所有TR₀/TR_B+TR₁/TR_B+...+TR_n/TR_B+...+TR_N-1/TR_B＝K₀+K₁...+K_n+...+K_N-1个数据符号在1/TR_B的时间间隔读出，该读出都会在下一列的第一行位置继续，以便于提供所述输出数据符号流。

根据本发明的一个方案，该转换器包括：存储装置，具有预定的列数和行数；以及写装置，用于把数据包(由按顺序排列的数据符号构成)写入存储装置中，这样，具有最低基本传输率TR_B的用户信道的数据包的数据符号将占用该存储器中的一行。如果具有基本传输率的整数倍TR_n＝K_n*TR_B的用户信道的数据包的更多数据符号要被存储，那么这个数据包的数据符号也将在行方向上写入，但是，这将在K_n个行中进行。来自更高传输率信道的数据包的顺序数据符号的写入按下述方式执行，即数据符号在列方向上连续排序。一个读装置在列方向上读取存储器，而且，由于具有较高用户速率的数据包的数据符号是在列方向上按顺序排列的，因此在列方向上的读出将提供希望的输出数据符号流，其中每个数据包的相应数目的数据符号将按顺序排列。

根据本发明的另一个方案，根据包含在每个信道的每个数据包中的数据符号数，写装置根据用于表示转换到新行的时钟信号执行写入。因此，在存储器中的每一行均被指定给一个特定的信道，并且，由于每个信道的传输率是恒定的，因此，相同的数据符号总是会写入相同的行中。

根据本发明的另一个方案，读装置根据用于表示在一列中何时应当停止读出并且在下一列中何时应当继续的第二时钟信号在列方向上执行读出。优选地，第二时钟信号由CDMA调制器的内部定时确定。优选地，第二时钟是在空中的最低速率的符号的周期(例如，1/TR_B＝1/32KHz≈31s)。也就是说，由于CDMA调制器目的是在某个定时并行编码所有数据包的所有相应数据符号(在从存储器中按顺序在列方向上读出数据符号之后)，正因为要执行并行处理，因此对于每个物理信道来说，该CDMA调制器包括一个独立的CDMA调制单元，该单元随后从数据符号流中提取每个信道的相应数据符号。

根据本发明的另一个方案，当根据本发明的转换器用在CDMA发射机的编码器ENC中时，它将执行交织功能以及与输入流转换为输出流同步的QPSK调制。在这种情况下，数据符号在该转换器的存储器中的每个入口逐符号存储，其中形成一个数据符号的各个比特从卷积编码器输出的比特流中选择。写入转换器中的存储器的处理以及从转换器的储器读出的处理被执行，这样将在同时实现交织处理。

本发明的其它优选实施例和改进将在所附的权利要求中列出。下面，参考附图及本发明的实施例将描述本发明。

附图描述

图1是一种CDMA-系统的概述；

图2是图1中的编码器ENC的概述；

图3-1表示与本发明相关的编码器ENC的单元框图；

图3-2表示根据本发明在几个连续帧m，m+1，m+2中从编码器板的输入到输出的数据包的处理；

图4-1表示根据本发明的转换器CVT的实施例；

图4-2表示在图4-1中的转换器CVT的存储器M的内容；

图5表示真实RAM中的入口；

图6-1表示用于交织基本传输率的数据包的传统交织矩阵；

图6-2表示用于交织传输率为4*TR_B的数据包的传统交织矩阵；

图6-3表示根据本发明一个实施例的组合交织/转换处理；

图6-4a表示在4*TR_B情况下具有交织深度32的传统交织矩阵；

图6-4b表示类似于图6-3的转换器矩阵中的相应入口；

图7表示用于把符号写入存储器的基本速率、2*TR^B、4*TR_B信道的二进制计数器。

在附图中，相同或类似的标号表示相同或类似的部分。下面，参考图4-1，图4-2将描述本发明的第一实施例。

具体实施方式

图4-1表示根据本发明的转换器CVT，它向CDMA调制器MOD提供输出数据符号流ODSS。CDMA调制器对包含在输出数据符号流ODSS中的数据符号执行扩展和CDMA调制，并向与本发明并无其它关联的发射机的HF部分提供调制和组合的输出。还应当指出，在CDMA调制器中，所有的信道被相加，即，具体来说，扩展符号被相加。

从图4-1中还可以看出，转换器CVT接收输入数据包流IDPS，如从图3-1中的QPSK调制器(I，Q选择器)QPSK输出的数据包流ODSS。也就是说，根据第一实施例，转换器CVT置于QPSK调制器QPSK(即，I，Q选择器)和CDMA调制器MOD之间。

在图4-1的实施例中，输入数据包流IDPS是数据包DP_0,0，DP_1,0，DP_2,0,...DP_N-1,0的序列，其中每个数据包包括用户US₀，US₁，US₂，...US_N-1以连续数据符号S_0,0(0)，S_0,0(1)，...S_0,0，(

)；S_1,0(0),S_1,0(1),...S_1,0(

)；S_2,0(0)，S_2,0(1)，...S_2,0(

)；...S_N-1,0(0)，S_N-1,0(1),...S_N-1,0()的预定数目

(它在图4-1的例子中等于

它是具有基本传输率的信道的符号数)，

形式的用户数据．相应的数据包属于N个用户信道ch-0，ch-1，ch-2，...，ch-N-1。

如图4-1所示，由于在空气接口上的符号的不同传输率TR_n，每个数据包分别为

的长度。尽管传输速率并不直接表示数据包的长度，但数据包长度根据下面例子中示出的传榆率而定。如果传榆率是TR₁＝32ksps，那么一个数据包的长度L₁是L₁＝32Ksymbols/s*10ms=320个符号或64O比特(对于QPSK来说)。这个值当然是在信道编码器CC中进行编码之后的值。在信道编码器CC中使用速率r=1/3，这当然意味着编码器ENC的输入数据包是213.3个比特长。由于这不是整数，因此一种所谓的速率匹配器在信道编码器CC之后提供．该速率匹配器使来自信道编码器CC的输出比特数适应于在物理信道中所需的比特数。因此，尽管传输率是决定数据包长度的因素之一，但速率匹配器可用于适应任何希望的比特数。然而，该速率匹配器对所有信道都以相同的方式进行操作并且采用具有预定比特数的编码比特流，该预定比特数与输入到物理信道的下一个可用传输率的数据包相对应。

如图4-1所示，每个用户信道具有分配给它的一个预定传输率，也就是参考图3-1解释的TR₀，TR₁，TR₂，...，TR_N-1。也就是说，每个预定的传输率被定义为基本传输率TR_B或其整数倍TR_n=K_n*TR_B。基本传输率TR_B定义(具有基本速率的信道的数据包的)

个符号处理所需的时间。换句话说，它可被看作是相应信道的扩展因素的定义。通常，传榆率TR_B只可以是2*TR_B、4*TR_B和8*TR_B等等。(即，K_n＝2，4，8，...=2⁰，2¹，2²，2³，...，其中K_n＝TR_n/TR_B；TR_n：信道n的传输率)。

每个数据符号，如S_0,0(0)，S_0,0(1)，...S_0,0(

)由于在调制器QPSK中使用的调制方案而包括预定数的比特。对于正交相移键控QPSK来说，每个数据符号包括2个比特，换句话说就是I比特和Q比特。

在图4-1的情况下，输入数据包流IDPS具有所示的连续数据包DP的配置，写装置W把数据符号S按照预定的顺序(将在下面进行解释)写入存储器M(RAM)中，读装置R从存储器M中按照预定的顺序再次读出符号，以提供输出数据符号流ODSS，这正如在图4-1中所示出的一样。尽管未在图4-1中示出，但存储器M包括两个独立的存储器RAM1和RAM2，在每个帧周期中，一个用于读出且一个用于写入。存储器的功能总是逐帧周期地进行转换。下面，即使未详细阐述，通常也可假定数据的写入是针对存储器RAM1来执行的，而数据的读出是针对另一个存储器RAM2来执行的，存储器RAM2已在前个帧周期中被写入，如下所示：

帧n n+1 n+2 n+3

RAM1	读	写	读	写
RAM1	读	写	读	写	RAM2	写	读	写	读

10ms 20ms 30ms 40ms

在第一实施例中，它实际上与包含连续数据符号的输入数据包流IDPS如何产生并没有关系，这是因为转换器的主要任务是把数据符号的输入流IDPS转换为特定的输出数据符号流ODSS。因此，根据本发明的转换器CVT的主要方面是根据存储器M如何进行转换，而输入数据包流IDPS的其它产生方法也可以被使用。

因此，输入数据包流IDPS也可以就被看作是以预定顺序排列的连续比特的数据比特流，例如，它可以是如图3-1所示的已卷积编码的输入数据比特流CCBS。在这种情况下，转换器CVT，或者更具体地说是其写装置W首先执行QPSK调制，即比特流的I，Q比特的指定或选择(目的是就在此时形成数据符号)，随后把所选数据符号以特定顺序写入存储器M中，此时，存储M将同时起到交织存储器的作用，这通常在图3-1所示的前面的交织器IL中提供。可以看出，在这种情况下，QPSK调制将在交织器IL之前执行，这将在下面的第二实施例中作更详细的描述。

正如所解释的，在第一实施例中，假定输入数据包流IDPS是以图4-1所示的预定数目的连续数据符号来排列。由于不同的传输率TR_n的原因，因此在图4-1中示出了四个数据包DP_0，0，DP_1，0，DP_2，0，...DP_N-1，0每一个均包括预定数目的符号

...，

假定第一信道ch-0具有基本传输率TR_B，第二信道ch-1具有四倍于基本传榆率的速率4*TR_B，第三信道ch-2具有基本传榆率TR_B，并且第N-1个信道ch-N-1具有二倍于基本传输率的速率2*TR_B。举例来说，如果第一信道ch-0具有

N_{{symbol}_{0}} = N_{{symbol}_{B}} = 320

个数据符号，那么，第三信道ch-2的数据包将具有

N_{{symbol}_{2}} = 320

个数据符号，第二信道ch-1和第N-1个信道ch-N-1将分别包含

N_{{symbol}_{1}} = 1280

个数据符号和

个数据符号。

在图4-1中，只示出了输入数据包流IDPS的10ms的一帧，在此是异步到达的每个信道的第一数据包。当然，应当理解，数据包DP_0,0DP_1,0，DP_2,0，...DP_N-1,0的每一帧之后将是具有类似配置的数据包的帧。也就是说，序列顺序将被保持，但数据包数将根据在每帧中存在的用户数而定。如果用户被断开并且没有其它用户加入来代替，则数据包数将下降。

在一个帧周期中，每一帧包含来自每个用户信道的数据包。尽管在每一帧中，一特定用户信道的特定数据包的位置可以变换，但是，每个用户信道的数据包优选地指定给该帧内的一个固定时隙位置。在图4-1中，假定数据包以不断增加的用户数连续排列。

图4-1所示的输出数据符号序列ODSS包含连续顺序的数据符号，但是，它不同于输入顺序。特别是，输出数据符号序列ODSS的排列要使来自第一信道S_0,0(0)的第一符号之后是第二用户信道ch-1的四个第一数据符号S_1,0(0)，S_1,0(1)，S_1,0(2)，S_1,0(3)，再后面是第三信道ch-2的第一数据符号S_2,0(0)。这被持续执行，直到来自数据包DP_N-1的两个第一符号S_N-1,0(0)，S_N-1,0(1)在第一读出周期期间从读装置R中读出为止(这些符号在图4-1中表示为“第一列”并且对应于图4-2中的第一列的元素)。

每个信道的连续数据符号数由传榆率确定。例如，第一信道ch-0具有基本传榆率，因而在第一读出周期期间只有一个数据符号。由于第二用户信道ch-1具有四倍于基本传输率TR_B的速率，因此，在输出数据符号流ODSS中接着包含有数据包DP₁₀的四个数据符号。这之后分别是数据包DP₂₀的一个数据符号…以及数据包DP_N-1,0的两个连续数据符号。正如所解释的，这是必须的，这主要是因为与各比特组是按顺序提供还是从转换器CVT并行提供无关的CDMA调制器对来自每个信道或者具体来说来自每个数据包的相应第一或第一组比特并行执行扩展和调制。

因此，在输出数据符号序列ODSS中，数据包的相应(即，由传输率确定的数目K_n)数据符号按顺序排列，即从一帧中现有的所有数据包(DP_0,0，DP_1,0，DP_2，0，...DP_n-1,0)开始，来自各个数据包的相应k_n个数据符号的数据组按顺序排列，这样，CDMA调制器总是具有由传输率确定的数据包的适当数目的符号。

图4-2表示写装置W和读装置R如何针对存储器M执行写入和读出操作。正如在图4-2中所示出的，存储器M具有表示为0......

的若干列(即总共

列，它是具有基本传榆率的信道的数据包的符号数)以及表示为0......N_resource-1的若干行(即总共N_resource行)。

在图4-2的例子中，信道ch-1指定给第一资源(行)0，(四倍于基本速率的)信道ch-1指定给行1-4，信道ch-2(具有基本速率)指定给资源5......信道ch-N-1(具有二倍于基本速率的速率)指定给以N_resource-1和N_resource-2表示的行。在存储器M的每个存储位置中表示的是图4-1所示的各个数据符号S_x,y(z)的存储，其中‘x’表示用户或信道号，‘y’表示帧号并且‘z’表示在数据包中的符号数。存储器M的最小行数由包含在最低传输率即基本速率的数据包中的符号数

确定。因此，信道ch-0的数据包DP₀₀置于一行中，信道ch-1的数据包DP₁₀置于四行中，信道ch-2的数据包DP₂₀置于一行中并且信道ch-N-1的数据包DP_N-1置于两行中。为了使存储器M在每个帧周期包含每个用户信道的一个数据包的所有数据符号，最小行数应当为N_resource＝TR₀/TR_B+TR₁/TR_B+TR₂/TR_B+...+TR_n/TR_B+...+TR_N-1/TR_B＝K₀+K₁+K₂...+K_n+...+K_N-1。N_resource在系统中当然是由硬件的尺寸限制的(即，RAM存储器的尺寸)。更为重要的是，如图4-2所示，行数N_resource由转换器CVT到调制器MOD的传输速率限制。假定信道ch-O的基本传输率是TR_B＝32ksps，即TR_B＝32KHz，那么从提供符号S_0,0(0)到提供符号S_0,0(1)的时间是1/T_B＝1/32KHz=31.25μs，这正如图4-2所表示的。随后，在31.25μs的时间周期内，第一列的所有元素必须被读出。如果读出符号并从转换器CVT提供到调制器的传输率是16.38MHz，则在31.25μs中可读出的最大行数是N_resource＝31.25μs/(1/16.38MHz)＝512。

下面将解释一种使用相对于存储器M进行读写的写和读装置R，w把流IDPS转换为流ODSS的方法。

当第一数据包DP_0,0到达时，由于其与基本速率的信道ch-0，即K₀＝1有关，因此，数据符号S_0,0(O)，S_0，0(1)...S_0,0(

)连续写入存储装置M中的一行(这里是第一行0)。数据包DP_0,0的数据符号正好置于一行中。

由于下一个连续数据包DP_1，0具有四倍于符号数

的符号数，因此，这个数据包的四个连续数据符号分布在了第0列中的四个行1，2，3，4中。但是，为了使读装置R在一列的读出期间可以提供如图4-l所示的连续排列的数据符号，在此必须以特定的写入顺序来执行。也就是说，具有基本传输率整数倍K_n的数据包的数据符号在K₁＝4行的相应列部分中被排列为K_n(在此，K₁＝TR₁/TR_B＝4)个连续数据符号的组。

例如，符号S_1,0(0)，...S_1,0(3)在第一列0的行位置1，2，3，4被连续排列为一组K₁＝4个连续的数据符号。下一组K₁个数据符号S_1,0(4)，...S_1,0(7)排列在下一列1的表示为1，2，3，4的行位置上。因此，数据包DP_1,0以下面的方式写入存储器M中，即连续排列的K₁＝4个数据符号分别位于一列当中，并且K₁＝4个连续数据符号的组以不断增加的列号分别连续排列。

由于每个数据包的数据符号作为串行比特流串行到达转换器CYT(参看图4-1)，因此写入DP_1,0的连续数据符号的一个可能情况在图4-2中以虚线表示，即含有比信道ch-0的数据包要多的符号的数据包的所有连续数据符号的锯齿状写入可以优选执行。最后的数据符号S_1,0(

)因而位于列数

和行4中。

由于信道ch-2的下一个数据包DP_2，0包括具有基本速率的信道的数据符号，即K_z＝1，因此，数据符号的写入是以不断增加的列数在第5列连续执行的(就象数据包DP_0，0在行0的情况一样)。同样，由于数据包DP_N-1，0具有两倍于数据包DP_0，0(或DP_2，0)的数据符号量，即K_N-1＝2，因而数据符号S_N-1，0(0)，...S_N-1，0()在表示为

N_resource-1的两行的每个列部分中作为两个连续的数据符号的组被写入。可以看出，尽管各个信道的不同传输率使每个数据包具有不同数目的数据符号，但整个存储器M在一帧中是以特定的顺序用所有数据包的数据符号来填充的。

如果信道对一个或多个相应行的分配是逐帧周期保持的，那么矩阵存储器M总是以相同的顺序以各个输入数据包的数据符号来填充。但是，存储器的动态填充也是可能的。例如，如果第二信道ch-1停止发射数据符号，则第三信道不必严格分配给行5，它也可分配给行1。因此，尽管信道和行的固定分配是优选的，但动态分配也是可以的，特别是在也允许相应信道自身的传榆率发生变化的情况下(假定该速率从不会降至用于确定列数的基本速率以下)。如果矩阵足够大并且如果存在一个速率如何变化的指示，则该矩阵将按顺序逐信道填充数据符号。

现在将描述写装置WM的一个实施例。当相应的数据包被写入存储器M中时，写装置可包括分别计数达最大符号数

的相应信道的相应计数器。对于具有基本速率的信道来说，如ch-0，ch-2，该计数器的计数是从0到319(假定TR_B＝32ksps)，对于具有4*TR_B的信道来说，如ch-1，该计数器的计数范围是0-1279，对于具有2*TR_B的信道来说，如ch-N-1，该计数器的计数范围是0-639。如果相应的计数器是二进制计数器，它们的计数值由二进制数字表示，则LSB或LSBs分别表示针对相应符号将执行写入的行数。

例如，如图7所示，基本速率信道包括320个符号，因而计数值可由9比特表示。在这种情况下只需要一行，因而通过LSB进行行选择并不是必要的。

2*TR_B速率信道包括640个符号，因而其计数值可由10比特表示。在这种情况下，写入操作在两行中执行，但是，LSB足够以“0”表示第一行并以“1”表示第二行。这个LSB将在数据符号的计数期间从“0”变为“1”，并将因此表示写入操作是在第一行还是在第二行中执行。

4*TR_B速率信道包括1280个符号，因而其计数值可由11比特表示。在这种情况下，写入操作在4行中执行，并且必须两个最低比特以使以“00”表示第一行，以“01”表示第二行，以“10”表示第三行以“11”表示第四行。这两个最低比特(LSB)将在数据符号的计数期间在“00”、“01”、“10”、“11之间变化，并将因此表示写入操作是在第一行、第二行、第三行还是在第四行中执行。

在上述的每种情况下，如图7所示，在计数器中除了相应的LSB之外的其余比特将表示执行写操作的列位置。因此，该计数值以一种简单的方式表示每个信道的行数和列位置。正如将在下面的第二实施例中将会看到的，计数器也可用于执行存储器的交织写入。

一旦数据符号的写入在一个帧周期m+1内完成，则在下面的帧周期m+2中(见图3-2所示的逐帧处理)，读装置R将从存储装置M中按顺序在列方向上逐列读出数据符号，这样，来自一列的所有N_resource个数据符号根据读装置R的处理能力将被优选地串行读出(也可能是并行)。但是，由于数据符号已经以一特定的顺序写入存储器M中，因此，一列的读出将会提供如图4-1的“第一列”所示连续排列的数据符号的数据符号流。也就是说，在图4-2中，CDMA调制器MOD在读装置R的每个读出周期内从每个数据包中接收K_n个数据符号：K₀＝1+K₁＝4+K₂＝1+K_N-1＝2个数据符号，即总共8个数据符号。

读出速率与用于执行顺序写入的帧周期并不直接关联。事实上，诸如第0列的一列由读装置R读出，而且，举例来说，在第一1/TR_B＝31.25μs之内，CDMA调制器取出并分发数据符号给调制器MOD中相应的扩展装置。在实型系统的扩展装置中，可使用诸如用于32、64、128ksps信道的128、64或32个芯片以及4096Mcps的芯片速率。也就是说，信道ch-0的单个数据符号利用短代码扩展至128个芯片。信道ch-1的四个数据符号利用短代码扩展至较少的芯片，如32个芯片。信道ch-2的数据符号扩展至128个芯片的扩展序列，并且信道ch-N-1的两个数据符号每一个均以短代码扩展至64个芯片。因此，对于每个信道来说，可以使用128个芯片，它们可以逐芯片组合，即1*128＝4*32＝2*64＝128个芯片。

一旦CDMA调制器完成对各个扩展单元的比特的指定，CDMA调制器MOD将把外部同步时钟(它与帧同步脉冲同步，但具有较高的频率)提供给读装置R，读装置R随后执行下一列的读出，即来自各个包的所有第二个数据符号。所有信道的单个数据包在10ms内写入存储器，并且，在1/TR_B(如TR_B＝32KHz)的时间周期内，必须从一列中读出所有的符号并提供给该调制器。如果被读出的资源数是固定的(如N_resource＝512)，则读出速率必须至少是N_resource*TR_B＝16.3 8MHz，要不然，它将不可能在一个同步时钟周期中读出所有信道的所有数据。

如图4-2所示，每个数据符号存储在由各行的信道分配所确定并由各信道的传输率所确定的一个特定存储位置中。在一种最简单的情况下，如果不应用QPSK调制的话，一个数据符号可只有一个比特。在这种情况下，每个存储位置只包含一个比特。如果输入数据包流IDPS具有的数据符号每个均包含两个比特，如I比特和Q比特，则每个存储位置包含两个比特，它们一起存储在一个存储位置上。这不会引起什么问题，因为传统的RAM可根据字宽的配置同时存储多达8、16或32个比特。

而且，如上所述，主要的要求就是在一个读出周期当中根据传输率向CDMA调制器MOD提供每个数据包的相应K_n(传输率的整数倍)个数据符号。在图4-2中，以箭头线表示的写操作以下述方式执行，即每组的数据符号在每列中连续排列。这将确保在存储器的逐列读出期间总能向CDMA调制器提供正确的数据符号组。

在存储器的读出期间，串行数据逐一读出。另一方面，下行链路扩展单元可并行提供，并且读出的符号可任意分发给这些扩展单元。在每个扩展单元中，读出的符号临时存储在中间存储器流在CDMA调制器的方向上提供，这是因为存储器位置如上所述是在列方向上按顺序中并在随后被预扩展为物理信道的最高速率(如256ksps)。正如参考表1已经描述的，这可通过从扩展单元中的中间存储器的相应符号的重复读出(重复)的方式来进行。

如图2所示的根据本发明的CDMA发射机的编码器ENC包括卷积编码器CC、交织器INT、QPSK调制器(I，Q选择器)QPSK和如图4-1所示的转换器CVT，它们以图3-1所示的顺序连接。串行比特流SDBS被输入卷积编码器CC中，该编码器CC把卷积编码数据比特流CCBS输出到交织器IL中，交织器IL把交织卷积编码数据比特流ICBS输出到QPSK调制器QPSK，QPSK调制器QPSK随后对交织卷积编码数据比特流ICBS的比特执行QPSK调制。在执行了QPSK调制之后(I，Q选择)，由卷积编码、交织和调制数据符号构成的输入数据包流，即输入数据包流IDPS被输入转换器CVT中。在这种情况下，交织和QPSK调制在数据符号(或比特)流在转换器CVT中进行转换之前执行，以向CDMA调制器MOD提供输出流ODSS。

图5表示在硬件RAM-结构中每一个都具有预定符号数的多个用户信道的串行数据的可能的顺序排列，不过它与图4-2所示相对应。

第二实施例(交织和转换)

如上所述，通常在图3-1所示的传统交织器IL中，正如在相关技术中所熟知的，来自各个数据包的数据比特的串行比特流在行方向上写入具有预定交织深度的交织存储器中并在列方向上从交织存储器中读出各个比特。

而且，在图3-1的传统系统中，QPSK调制(I，Q选择)在交织之后进行，即一旦交织的比特流ICBS从交织器IL中读出，那么就通过从交织比特流中选择相应的I，Q-比特来执行I，Q选择(例如，第一比特指定为I-比特，第二比特指定为Q-比特，第三比特指定为I-比特，如此类推)。其结果就是输入数据包流IDPS包含连续排列的数据符号。

根据对传统交织处理和存储器M的写入与读出之间的相似性的认识，下文将描述本发明的第二实施例，其中如在图4-2中示出的调制、交织和包转换是在转换器中同时执行的，即与图3-1所示情况相反，QPSK调制在交织处理之前执行。

为了解释第二实施例，首先假定转换器CVT的输入流现在是包含图3-1所示的各个数据包的连续比特的串行数据比特流SDBS。转换器CVT的输入数据包流也可以是卷积编码比特流CCBS。通常，转换器CVT的输入是如图3-1所示的来自各个数据包的数据比特的串行比特流。

如果存储器M用于执行交织以及以图4-2所示预定顺序的数据包存储，则写装置W基本上必须执行两个步骤。在第一个步骤中，形成一个数据符号的各个数据比特必须从输入流如CCBS或SDBS中选择。一旦选择了形成数据符号的相应比特，则在第二步骤中，数据符号以特定的交织写入顺序连续写入存储器M中。当写入处理如下所述变为特定的交织顺序时，如果读装置R随后执行诸如参考图4-2所述的读出处理，则可以同时执行交织处理。

通过考虑基本传输率的一个信道或相应的一个数据包可以容易地理解组合交织和转换处理，而并不会丧失普遍性。在这种情况下，如果使用诸如32ksps的基本速率，则存储器M的一行包含320个符号。

其前提是写装置从I，Q选择器(调制器)QPSK接收包含320个QPSK符号的输入数据流。假定16*20个符号的交织器矩阵(16列NW和20行NR)，信道ch-0和ch-2的存储矩阵的写入顺序必须从行方向上的顺序写入(参看图4-2)0→1→2→3→4→5→6→7...→319变为0→20→40→60...→300→1→21→41→...→319，其中这些数字表示相应的写入列号(参看图6-3)。因此，利用这种分别跳跃20列位置的写入顺序(20＝在使用交织矩阵的情况下的行数)，在这样的单一行中，当从左向右逐行读出列时，可以获得输入数据符号流的交织。

作为比较，图6-1表示普通的交织矩阵。如果交织处理单独进行，则针对转换器产生的输出数据流将是d0，d16，d32，d48，...d1，d17，...，d319，并且这基本上必须还是在列方向上连续读出转换矩阵的情况下，除非在其中还能读出其它数据包的数据符号。

图6-3表示当使用图4-2的转换器矩阵时，如何把交织与转换组合在一起。如图6-3所示，非交织数据符号输入流d0，d1，d2，d3，d4，...d319写入组合交织器/转换器的存储器中的一行(假设为基本速率)，而其列位置是根据在传统交织矩阵中所发生的进行选择的。也就是说，写入处理开始于第0列的d0并继续在20列的步骤中写入d1、d2等，直到行结束为止。随后，再次回到左边继续在列位置0+1＝1进行写处理，如此类推。

把图6-3与图6-1所示的传统交织实例相比较，显然，以这种特定顺序写入符号就等于在执行该数据包的交织处理，这是因为在逐列读出期间(该矩阵仍然在列方向上读出，以完成转换任务)，第一符号d0、之后是符号16，之后是符号32等被输出，从而得到与图6-1所示相同的交织流，除非由于逐列读取的原因，所有信道的不同传输率的转换和交织被同时执行。

尽管图6-1，6-2只示出了基本传输率情况下的特定顺序的写入/读出，在这种情况下，一个数据包的所有符号均置于一行中，但应当理解，当考虑较高传输率的情况时，也可以获得类似的写顺序，在较高传输率的情况下，一个数据包的所有符号将只置于几行中，这已参考图4-2中的信道ch-1，ch-N-1作出了解释。

例如，假定具有较高传输率(例如，图4-2中的ch-N-1或ch-1)的信道的数据包还通过对应于同样使用16列的交织矩阵中的交织处理的处理进行交织(因而，2*TR_B时的40行用以交织640个符号，4*TR_B时的80行用以交织1280个符号)，则存储器M的写入处理从参考行开始(分配给较高传输率的相应信道；如在图4-2中4*TR_B的行1)，随后，在这一行中在每隔20列中继续写入操作。当列指数超过存储器M(319)中的最大列数减1时，如0→20→40→...→300，写入操作在下一个较高行中的第一列中继续。这种情况将会继续，直到写指数超过最大符号数(如4*TR_B的1280)为止，即，当该处理过程已经完成对各个信道相关的最高行的写入时(如在4*TR_B情况下的第一信道ch-1的第4行)。随后，处理过程在属于该信道的第一行的第二列位置上继续。图6-2表示在4*TR_B情况下具有交织深度16的传统交织矩阵，图6-3表示相应的入口。

在上面用于交织较高传输率的数据符号的例子中，假定处理过程对应于相应的列数(如交织深度16)将保持恒定的交织存储器中的交织，并且列数根据传输率而增加(如在4*TR_B时从20到80)。但是，4*TR_B的信道的1280个符号能够以一种不同的方式交织，如通过与具有32列和40行的交织存储器中的交织相对应的处理进行。

图6-4a表示在4*TR_B的情况下具有交织深度32的传统交织矩阵，图6-4b表示在转换器矩阵中的相应入口，与图6-3所示类似。如图6-4所示，即使在这种情况下，存储器M的写入过程也可以使用，除非目前列写入的移动值不同，即以10来取代20。因此，甚至可以得出用于交织写入存储器M的写方案，以使每个信道以不同的方式交织(即，甚至是利用不同的交织深度)。

因此，根据传输率和交织深度(列数)选择适当的写入顺序，交织处理可与转换过程组合在一起。只使用一个存储器用于交织和转换将会提高处理效率和速度。

现在将描述执行如图6-1，图6-2，图6-3所示的交织写入的写装置W的一个实施例。基本交织处理使用与图6所示的N_R＝20且N_W＝16的交织矩阵相对应的写入操作。参考图7解释的计数器也可用在交织写入处理的情况下，除非计数器并不以+1来增加，而是以+N_R来增加，其中在N_W个写操作之后，处理过程将再次从相应的下一个较高列位置+1开始。为了允许相应的比特仍然表示相应的列位置(参看图7)，计数器值必须根据下面的规则重设为该接着的较高列位置。如果当前计数器值超过特定信道的每个数据包的符号数

则如下设置新的计数器值：

计数器>

→计数器＝计数器-+1

如果计数器值的设置按上述方式执行并且如果必须有不止一行时(即用于较高速率的信道)，则LSB将仍然表示适当的行。因此，计数器还可轻松地用于交织写入的情况。

根据本发明的转换器和转换方法在CDMA发射机的编码器中特别适用。但是，本发明并不限于这种CDMA系统，而是可用于在每个用户信道具有不同传输率时需要同时向调制器提供相应数据包的相应数据符号的其它任何电信系统。

本发明也不限于包含特定卷积编码器CC的编码器，这是因为其它的编码方案也可用到信道编码中。而且，在上面的描述中，行方向当然可与列方向互换，而这并不会丧失普遍性。

而且，本发明并不限于所述实施例并且根据上面的教导可进行变化和改进。特别是，本发明可包括权利要求中的各个特征的组合，即使其未在说明书中专门描述。

权利要求中的标号仅仅是为了清晰的目的，并非用于限制本发明的保护范围．

Claims

1.一种转换器(CVT)，该转换器用于把来自N个用户信道(ch-0，...，ch-N-1)的连续数据包(DP_0，0，DP_1，0，DP_2，0，...DP_N-1，0)的输入数据包流(IDPS)转换为输出数据符号流(ODSS)，其中每个数据包均包括预定数目(N_symbol0；N_symbol1；N_symbolN-1)的连续数据符号(S_0，0(0)，S_0，0(1)，...S_0，0(N_symbol0-1)；S_1，0(0)，S_1，0(1)，...S_1，0(N_symbol1-1)；S_2，0(0)，S_2，0(1)，...S_2，0(N_symbol2-1)；...S_N-1，0(0)，S_N-1，0(1)，...S_N-1，0(N_symbolN-1-1))形式的用户(US₀，US₁，US₂，...US_N-1)数据，每个用户信道具有一个预定的传输率TR₀，TR₁，TR₂，...，TR_n，...，TR_N-1，它们被定义为基本传输率TR_B或其整数倍TR_n＝K_n*TR_B，其中每个数据包的相应数目K_n的数据符号(S_0，0(0)；S_1，0(0)，S_1，0(1)，S_1，0(2)，S_1，0(3)；S_2，0(0)；...S_N-1，0(0)，S_N-1，0(1))按顺序排列，该转换器包括：

a)存储装置(M)，具有若干列(0，...N_symbolB-1)和若干行(0，...N_resource-1)；

b)写装置(W)，用于把所述连续数据包的数据符号写入所述存储装置(M)中，这样，具有基本传输率TR_B的数据包的数据符号被连续排列在一行中，并且具有基本传输率整数倍TR_n＝K_n*TR_B的数据包的数据符号在K_n行的各个列部分中被排列为K_n个连续数据符号的组；以及

c)读装置(R)，通过从该存储装置(M)中在列方向上按顺序读出所述数据符号来提供所述输出数据符号流(ODSS)，这样，无论何时一列的所有TR₀/TR_B+TR₁/TR_B+...+TR_n/TR_B+...+TR_N-1/TR_B个数据符号在1/TR_B的时间间隔读出，该读出都会在下一列的第一行位置继续。

2.根据权利要求1的转换器，

其特征在于：

所述存储装置(M)具有与包含在具有基本传输率的用户信道(ch0，ch2)的数据包中的符号数N_symbolB相对应的列数0...N_symbolB-1，并具有与TR₀/TR_B+TR₁/TR_B+...+TR_n/TR_B+...+TR_N-1/TR_B相对应的行数0...N_resource-1。

3.根据权利要求1的转换器，

其特征在于：

所述写装置(W)执行与帧同步时钟同步的数据符号的所述写操作，以便在每帧中，每个用户信道的一个数据包的数据符号存储在所述存储装置(M)中。

4.根据权利要求1的转换器，

其特征在于：

所述读装置(R)执行与CDMA调制器(MOD)提供的外部同步时钟同步或整体同步的从所述存储装置(M)的列中的数据符号的所述读操作，以便利用每个外部同步时钟开始从下一列的第一行位置的读取。

5.根据权利要求1的转换器，

其特征在于：

所述读装置(R)以高于所述写装置(W)执行的所述写操作的时钟频率N_resource*TR_B执行所述读操作，其中N_resource是存储装置的行数，TR_B是基本传输率。

6.根据权利要求1的转换器，

其特征在于：

每个数据符号由预定的比特数构成，并且所述比特一起存储在所述存储装置(M)的每个存储位置中。

7.根据权利要求1的转换器，

其特征在于：

提供用于接收所述连续数据包的连续数据比特的输入数据比特流(CCBS)并用于执行I，Q选择的装置，其中所述写装置在以特定交织顺序针对所述存储装置执行所述数据符号的读写操作的同时执行交织操作。

8.一种CDMA发射机的编码器，包括：卷积编码器(CC)、交织器(IL)、I，Q选择器(QPSK)和如权利要求1的转换器(CVT)，它们以上述顺序连接，其中所述连续数据包的连续数据比特的串行数据比特流(SDBS)被输入所述卷积编码器(CC)中，该编码器把卷积编码数据比特流(CCBS)输出到所述交织器(IL)中，所述交织器(IL)把交织卷积编码数据比特流(ICBS)输出到所述I，Q选择器(QPSK)，并且所述I，Q选择器(QPSK)从所述交织卷积编码数据比特流(ICBS)中选择I，Q比特，并把所述输入数据包流(IDPS)提供给所述转换器。

9.一种CDMA发射机(BTS)，所述发射机包括如权利要求7的编码器(ENC)以及CDMA调制器(MOD)，所述编码器(ENC)向所述CDMA调制器(MOD)输出所述输出数据符号流(ODSS)。

10.一种方法，该方法用于把来自N个用户信道(ch-0，...，ch-N-1)的连续数据包(DP_0，0，DP_1，0，DP_2，0，...DP_N-1，0)的输入数据包流(IDPS)转换为输出数据符号流(ODSS)，其中每个数据包均包括预定数目(N_symbol0；N_symbol1；N_symbolN-1)的连续数据符号(S_0，0(0)，S_0，0(1)，...S_0，0(N_symbol0-1)；S_1，0(0)，S_1，0(1)，...S_1，0(N_symbol1-1)；S_2，0(0)，S_2，0(1)，...S_2，0(N_symbol2-1)；...S_N-1，0(0)，S_N-1，0(1)，...S_N-1，0(N_symbolN-1-1))形式的用户数据，每个用户信道具有一个预定的传输率TR₀，TR₁，TR₂，...，TR_n，...，TR_N-1，它们被定义为基本传输率TR_B或其整数倍TR_n＝K_n*TR_B，其中每个数据包的相应数目K_n的数据符号(S_0，0(0)；S_1，0(0)，S_1，0(1)，S_1，0(2)，S_1，0(3)；S_2，0(0)；...S_N-1，0(0)，S_N-1，0(1))按顺序排列，该方法包括以下步骤：

a)提供具有若干列(0，...N_symbolB-1)和若干行(0，...N_resource-1)的存储装置(M)；

b)把所述连续数据包的数据符号写入所述存储装置(M)中，这样，具有基本传输率TR_B的数据包的数据符号被连续排列在一行中，并且具有基本传输率整数倍TR_n＝K_n*TR_B的数据包的数据符号在K_n行的各个列部分中被排列为K_n个连续数据符号的组；以及

c)从该存储装置(M)中在列方向上按顺序读出所述数据符号，这样，无论何时一列的所有TR₀/TR_B+TR₁/TR_B+TR₂/TR_B+...+TR_n/TR_B+...+TR_N-1/TR_B个数据符号在1/TR_B的时间间隔读出，该读出都会在下一列的第一行位置继续，目的是为了提供所述输出数据符号流(ODSS)。

11.根据权利要求10的方法，

其特征在于：

提供所述存储装置(M)，该存储装置(M)具有与包含在具有基本传输率的用户信道(ch0，ch2)的数据包中的符号数N_symbolB相对应的列数0...N_symbol-1，并具有与TR₀/TR_B+TR₁/TR_B+...+TR_n/TR_B+...+TR_N-1/TR_B相对应的行数0...N_resource-1。

12.根据权利要求10的方法，

其特征在于：

数据符号的所述写操作与帧同步时钟同步执行，这样，在每帧中，每个用户信道的一个数据包的数据符号存储在所述存储装置(M)中。

13.根据权利要求10的方法，

其特征在于：

从所述存储装置(M)的列中的数据符号的所述读操作与CDMA调制器(MOD)提供的外部同步时钟同步或整体同步执行，以便利用每个外部同步时钟开始从下一列的第一行位置的读取。

14.根据权利要求10的方法，

其特征在于：

所述读操作以高于所述写操作的时钟频率N_resource*TR_B执行，其中N_resource是存储装置的行数，TR_B是基本传输率。

15.根据权利要求10的方法，

其特征在于：

每个数据符号由预定的比特数构成，并且所述比特在所述写入步骤期间一起存储在所述存储装置(M)的每个存储位置中。

16.根据权利要求10的方法，

其特征在于：

所述输入数据符号流(IDSS)由下列步骤产生：

-把所述连续数据包的连续数据比特的输入数据比特流(SDBS)输入一个卷积编码器(CC)中并把卷积编码数据比特流(CCBS)输出到交织器(IL)中；

-在所述交织器(IL)中交织所述卷积编码数据比特流(ICBS)并把交织卷积编码数据比特流输出到I，Q选择器(QPSK)中；并且

-在所述I，Q选择器中从交织卷积编码数据比特流中选择I，Q比特，并把所述I，Q选择器的输出作为所述输入数据包流(IDPS)提供。

17.根据权利要求10的方法，

其特征在于：

接收所述连续数据包的连续数据比特的输入数据比特流(CCBS)，执行I，Q选择(QPSK)，在以特定交织顺序针对所述存储器执行所述数据符号的读写操作的同时执行交织操作。