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Die
vorliegende Erfindung betrifft einen Treiber für eine Flüssigkristallanzeige und insbesondere einen
Treiber für
eine Flüssigkristallanzeige
mit einem gemeinsamen Leitungstreiber zum sequenziellen Treiben
von gemeinsamen Signalleitungen eines Flüssigkristallanzeigepaneels.
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BESCHREIBUNG
DES STANDES DER TECHNIK
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Ein
typisches Beispiel eines Treibers für eine Flüssigkristallanzeige ist in
der 1 der Zeichnungen veranschaulicht. Der Treiber 1 für eine Flüssigkristallanzeige
gemäß dem Stand
der Technik ist einem Flüssigkristallanzeigepaneel 2 zugeordnet.
Das Flüssigkristallanzeigepaneel 2 hat
Pixel P00, P01, ... P0n, P10, P11, ... P1n, ... Pm0, Pm1, ... und
Pmn, die in einer Matrix angeordnet sind, gemeinsame Signalleitungen
C0, C1, ..., Cm, die jeweils den Zeilen von Pixeln P00–P0n, P10–P1n, ...,
Pm0–Pmn
zugeordnet sind und Segment-Signalleitungen S0, S1, ..., Sn, die jeweils
den Spalten der Pixel P00 –Pm0,
P01–Pm1, ...
P0n–Fmn
zugeordnet sind. Obwohl in der 1 nicht
gezeigt, sind zwischen eine Pixelelektrode und einen Teil der gemeinsamen
Elektrode, die in Kombination jedes Pixel P00 bis Pmn bilden, ein
Dünnschichttransistor
und ein Stück
eines Flüssigkristalls geschichtet.
Die gemeinsame Signalleitung C0, C1, ... oder Cm ist an die Gateelektroden
der Dünnschichttransistoren,
welche die zugehörige
Zeile bilden, angeschlossen und wird manchmal als "Gateleitung" bezeichnet. Andererseits
ist die Segment-Signalleitung S0, S1, ... oder Sn an die Sourceknoten der
Dünnschichttransistoren,
welche die zugehörige Spalte
bilden, angeschlossen und werden manchmal als "Sourceleitung" bezeichnet.
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Der
Treiber 1 für
eine Flüssigkristallanzeige gemäß dem Stand
der Technik hat einen gemeinsamen Leitungstreiber 3, einen
Segment-Leitungstreiber 4 und eine Steuerschaltung 5.
Der gemeinsame Leitungstreiber ist an die gemeinsamen Signalleitungen
C0 bis Cm angeschlossen und versorgt die gemeinsamen Signalleitungen
C0 bis Cm aufeinander folgend mit einem gemeinsamen Signal. Andererseits
ist der Segment-Leitungstreiber 4 an die Segmentleitungen
S0 bis Sn angeschlossen und leitet Segmentsignale, die für einen
Teil des Bildes, das in einer Zeile von Pixeln erzeugt werden soll,
synchron mit dem gemeinsamen Signal an die Segmentleitungen S0 bis
Sn. Während
der gemeinsame Leitungstreiber 3 das gemeinsame Signal
von der gemeinsamen Signalleitung C0 auf die gemeinsame Signalleitung
Cm leitet, erzeugen die Segmentsignale das Bild an der Pixelmatrix
P00 bis Pmn und die Zeitdauer für
die Erzeugung des Bildes wird als "Vollbild" bezeichnet.
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Die
Steuerschaltung 5 ist an den gemeinsamen Leitungstreiber 3 und
den Segment-Leitungstreiber 4 angeschlossen und steuert
den Bilderzeugungsvorgang an der Pixelmatrix P00 bis Pmn. Die Steuerschaltung 5 leitet
die Potentialsignale V1/2 und ein Wählsignal SEL an den gemeinsamen
Leitungstreiber 3 und der gemeinsame Leitungstreiber 3 erzeugt
das gemeinsame Signal Sc0/Sc1/.../Scm zu unterschiedlichen Zeitpunkten.
Ein Bildträgersignal IMG,
das für
das Bild repräsentativ
ist, wird der Steuerschaltung 5 zugeführt und die Steuerschaltung 5 instruiert
den Segment-Leitungstreiber 4, um jedes der Segmentsignale
auf einen geeigneten Potentialpegel zu regeln.
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2 veranschaulicht
den gemeinsamen Leitungstreiber 3. Der gemeinsam Leitungstreiber 3 besteht
aus analogen Schalteinheiten SW0, SW1, ... und SWm und jede der
analogen Schalteinheiten SW0 bis SWm ist durch ein Paar analoger
Schalter ALG1/ALG2 implementiert. Das Potentialsignal V1 und das
andere Potentialsignal V2 werden den analogen Schaltern ALG1 bzw.
den anderen analogen Schaltern ALG2 zugeführt. Die Paare analoger Schalter
ALG1/ALG2 sind mit den gemeinsamen Signalleitungen C0, C1, ... bzw.
Cm verbunden und werden mit dem Wählsignal SEL gesteuert. Das Wählsignal
SEL besteht aus Wähl-Sub-Signalen SEL0,
SEL1, ... und SELm und die Wähl-Sub-Signale SEL0
bis SELm werden jeweils den analogen Schalteinheiten SW0 bis SWm
zugeführt.
Die Steuerschaltung 5 ändert
sequenziell die Wähl-Sub-Signale SEL0 bis
SELm auf den aktiven hohen Pegel. Die Wähl-Sub-Signale SEL0 bis SELm
werden den Analogschaltern ALG1 direkt zugeführt und die anderen Analogschalter
ALG2 werden mit den intern erzeugten komplementären Signalen derselben gespeist. Aus
diesem Grund schalten der Analogschalter ALG1 und der zugehörige Analogschalter
ALG2 komplementär
ein und aus und leiten das gemeinsame Signal Sc0/Sc1/.../Scm zur
zugehörigen
gemeinsamen Signalleitung C0/C1/.../Cm.
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Der
gemeinsame Leitungstreiber 3 gemäß dem Stand der Technik verhält sich
wie in der 3 veranschaulicht. Das Vollbild
F1 wird vom Zeitpunkt t0 bis zum Zeitpunkt t3 fortgesetzt und das
Vollbild F2 wird vom Zeitpunkt t3 bis zum Zeitpunkt t6 fortgesetzt.
Die Steuerschaltung 5 regelt das Potentialsignal V1 und
das andere Potentialsignal V2 im Vollbild F1 auf den Potentialpegel
Va und den Potentialpegel Vc und ändert darauf folgend die Wähl-Sub-Signale SEL0,
SEL1, ... und SELm zum Zeitpunkt t0, dem Zeitpunkt t1 ... und Zeitpunkt
t2 auf den aktiven, hohen Pegel. Während die Steuerschaltung 5 eines
der Wähl-Sub-Signale
SEL0/SEL1/.../SELm auf dem aktiven hohen Pegel hält, werden die anderen Wähl-Sub-Signale
auf dem inaktiven, niedrigen Pegel gehalten.
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Die
Wähl-Sub-Signale
SEL0, SEL1, ... und SELm auf dem aktiven, hohen Pegel bewirken,
dass die zugehörigen
Analogschalter ALG1 aufeinander folgend einschalten und die analogen
Schalteinheiten SW0, SW1, ... und SWm das gemeinsame Signal Sc0/Sc1/.../Scm
mit dem Potentialpegel Va zum Zeitpunkt t0, t1, ... und t2 zu den
zugehörigen
gemeinsamen Signalleitungen C0, C1, ... und Cm leiten. Wenn die
Wähl-Sub-Signale SEL0/SEL1/...
SELm auf dem inaktiven, niedrigen Pegel bleiben, sind die analogen Schalter
ALG1 abgeschaltet und die zugehörigen analogen
Schalter ALG2 sind eingeschaltet. Somit ist nur eine gemeinsame
Signalleitung C0, C1, ... oder Cm auf dem Potentialpegel Va geändert worden
und die anderen gemeinsamen Signalleitungen werden auf dem Potentialpegel
Vc gehalten.
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Die
Steuerschaltung 5 regelt das Potentialsignal V1 und das
andere Potentialsignal V2 auf den Potentialpegel Vd und den Potentialpegel
Vb im nächsten
Vollbild F2 und ändert
sequenziell die Wähl-Sub-Signale
SEL0, SEL1, ... und SELm zu dem Zeitpunkt t3, t4, ... und t5 auf
den aktiven Pegel.
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Die
Wähl-Sub-Signale
SEL0, SEL1, ... und SELm werden zum Zeitpunkt t3, t4, ... und t5
auf den aktiven, hohen Pegel umgeschaltet und bewirken, dass die
analogen Schalter ALG1 sequenziell einschalten. Die anderen Wähl-Sub-Signale
werden jedoch auf dem inaktiven, niedrigen Pegel gehalten und die
zugehörigen
Analogschalter ALG2 werden eingeschaltet. Aus diesem Grund ändert das
gemeinsame Signal Sc0/Sc1/.../Scm die zugehörige gemeinsame Signalleitung
C0/C1/.../Cm zum Zeitpunkt t3, t4, ... und t5 auf dem Potentialpegel
Vd und die anderen gemeinsamen Signalleitungen werden auf dem Potentialpegel
Vb gehalten.
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Auf
diese Art und Weise bewirkt der gemeinsame Leitungstreiber 3 gemäß dem Stand
der Technik ein Alternieren des gemeinsamen Signals Sc0 bis Scm
zwischen dem Potentialbereich Va–Vc und dem Potentialbereich
Vd–Vb.
Als ein Ergebnis ändert
das gemeinsame Signal Sc0–Scm
den aktiven Pegel zwischen Va und Vd und dem inaktiven Pegel zwischen Vc
und Vb.
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Bei
dem Treiber 3 für
die Flüssigkristallanzeige
gemäß dem Stand
der Technik wird bei dem elektrischen Stromverbrauch ein Problem
hervorgerufen.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es
ist daher eine wichtige Aufgabe der vorliegenden Erfindung, einen
Treiber für
eine Flüssigkristallanzeigevorrichtung
zu schaffen, der einen kleinen elektrischen Leistungsverbrauch hat.
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Der
Erfinder der vorliegenden Erfindung hat über das Problem nachgedacht
und bemerkt, dass jede der gemeinsamen Signalleitungen C0/C1/...
Cm unabhängig
geladen und entladen wurde. Von der Steuerschaltung 5 wurde
erwartet, dass sie die gemeinsamen Signalleitungen C0/C1/... Cm
zwischen dem Potentialpegel Va/Vd und dem Potentialpegel Vc/Vb pendeln
lässt und
einen großen
elektrischen Leistungsverbrauch hat. Der Erfinder hat daraus geschlossen,
dass der gemeinsame Leitungstreiber 3 den Strom wieder
zu verwenden hatte, der von der gemeinsamen Signalleitung ausgegeben
worden ist, die von dem gewählten
Zustand auf den nicht gewählten
Zustand umgeschaltet worden ist.
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Gemäß der vorliegenden
Erfindung ist ein Treiber für
eine Flüssigkristallanzeigevorrichtung
geschaffen, der einem Flüssigkristallanzeigepaneel
zugeordnet ist, das eine Anzahl von Wählleitungen zum selektiven
Aktivieren von Pixeln und eine Anzahl von Datenleitungen zum Erzeugen
eines Stückes
eines Bildes auf den aktivierten Pixeln in jedem Vollbild hat und
eine Steuerschaltung aufweist, die sequenziell die vorläufigen Wählsignale
von einem inaktiven Pegel über
einen aktiven Pegel auf den inaktiven Pegel in jedem Vollbild ändert, und
mit einer Treiberschaltung zwischen der Steuerschaltung und der
Anzahl von Wählleitungen
zum selektiven Umschalten der Anzahl von Wählleitungen mit Treibsignalen,
die sequenziell auf einen aktiven Pegel geändert werden, und wobei die
Treiberschaltung aufweist einen Steuersignalgenerator, der eine
Anzahl von Teilbildern definiert, die jeweils der Anzahl von Wählleitungen
in dem vorstehend genannten Vollbild zugewiesen sind, und ein Steuersignal
in einer ersten Phase jedes Teilbildes der Anzahl von Teilbildern
und ein Wählsignal in
einer zweiten Phase jedes der Anzahl von Teilbildern, die einander
teilweise überlappen,
die auf die erste Phase folgt, erzeugt, und ein Schaltarray, das zwischen
den Steuersignalgenerator und die Anzahl von Wählleitungen geschaltet ist
und auf das Steuersignal antwortet, um in der ersten Phase elektrische Ladung
zwischen eine der Anzahl von Wählleitungen,
die in einem zugeordneten einen Teilbild der Anzahl von Teilbildern
getrieben ist, und einer anderen der Anzahl von Wählleitungen,
die in dem nächsten Teilbild
getrieben werden soll, zu transferieren, wobei das Schaltarray ferner
auf das Wählsignal
antwortet, um eine andere der Anzahl von Wählleitungen auf einen ersten
vorbestimmten Potentialpegel einzustellen.
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KURZE BESCHREIBUNG
DER FIGUREN
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Die
Merkmale und Vorteile des Treibers für eine Flüssigkristallanzeige gehen aus
der folgenden Beschreibung anhand der begleitenden Zeichnungen im
Einzelnen hervor, in welchen zeigt:
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1 ein
Blockschaltbild der Anordnung zwischen dem Treiber für das Flüssigkristallanzeigepaneel
und das Flüssigkristallanzeigepaneel
gemäß dem Stand
der Technik;
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2 ein
Schaltbild der Anordnung des gemeinsamen Leitungstreibers gemäß dem Stand
der Technik, der in dem Treiber für ein Flüssigkristallanzeigepaneel gemäß dem Stand
der Technik eingebaut ist;
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3 ist
ein Zeitablaufplan, der das Verhalten der Schaltung des Treibers
für ein
Flüssigkristallanzeigepaneel
gemäß dem Stand
der Technik zeigt;
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4 ist
ein Blockschaltbild der Anordnung eines Treibers für eine Flüssigkristallanzeigevorrichtung
gemäß einem
Beispiel, das jedoch nicht Teil der vorliegenden Erfindung ist;
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5 ist
ein Schaltbild der Schaltungskonfiguration eines Steuersignalgenerators,
der in dem Treiber der Flüssigkristallanzeige
eingebaut ist;
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6 ist
ein Zeitablaufplan, der das Verhalten der Schaltung des Steuersignalgenerators
zeigt;
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7 ist
ein Schaltbild, das die Schaltungskonfiguration eines analogen Schaltarrays
zeigt, das in dem Treiber für
die Flüssigkristallanzeige
eingebaut ist;
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8 ist
ein Zeitablaufplan, der das Schaltungsverhalten des analogen Schaltarrays
zeigt;
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9 ist
ein Blockschaltbild der Anordnung eines gemeinsamen Leitungstreibers,
der in einem Treiber für
eine Flüssigkristallanzeige
gemäß der vorliegenden
Erfindung eingebaut ist;
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10 ist
ein Schaltbild der Schaltungskonfiguration eines Steuersignalgenerators,
der in dem gemeinsamen Leitungstreiber eingebaut ist;
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11 ist
ein Zeitablaufplan, der das Schaltungsverhalten des Steuersignalgenerators
gemäß 10 zeigt;
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12 ist
ein Schaltbild, das die Schaltungskonfiguration eines analogen Schaltarrays
zeigt, das in dem gemeinsamen Leitungstreiber eingebaut ist;
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13 ist
ein Zeitablaufplan, der das Schaltungsverhalten des in der 12 gezeigten
analogen Schaltarrays zeigt.
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Beispiel
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Bezugnehmend
auf 4 der Zeichnungen, ist ein Treiber 10 für eine Flüssigkristallanzeige
an eine Flüssigkristallanzeigetafel 11 angeschlossen. Die
Flüssigkristallanzeigetafel 11 ist ähnlich wie
die Flüssigkristallanzeigetafel 2 und
Signalleitungen und Pixel sind ohne detaillierte Beschreibung mit
den gleichen Bezugszeichen bezeichnet, die die entsprechenden Signalleitungen
und entsprechenden Pixel der Flüssigkristallanzeigetafel 2 bezeichnen.
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Der
Treiber 10 für
die Flüssigkristallanzeige hat
im Wesentlichen einen Segment-Leitungstreiber 12, eine
Steuerschaltung 13 und einen gemeinsamen Leitungstreiber 14.
Der Segment-Leitungstreiber 12 ist an die Segment-Signalleitungen
S0 bis Sn angeschlossen und antwortet auf ein Befehlssignal INS
zum Erzeugen der Segmentsignale SG0 bis SGn, die ein Stück des Bildes,
das an einer Zeile von Pixeln P00–P0n, P10–P1n, P20–P2n, ... oder Pm0–Pmn erzeugt
werden soll, repräsentieren
ist. Die Segmentsignale SG0 bis SGn sind in einem Ganzbild gültig und
werden von Ganzbild zu Ganzbild geändert. Der Segment-Leitungstreiber 12 ist ähnlich wie
der bei dem Treiber 1 für
die Flüssigkristallanzeige
gemäß dem Stand
der Technik und es ist daher im Folgenden keine weitere Beschreibung
enthalten.
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Die
Steuerschaltung 13 ändert
sequenziell vorläufige
Wähl-Sub-Signale
SEL0, SEL1, SEL2, ... und SELm auf den hohen, aktiven Pegel und
erzeugt das Befehlssignal INS in Antwort auf ein Bildträgersignal
IMG, das das Bild repräsentiert,
welches an dem Pixelarray P00 bis Pmn erzeugt werden soll. Die Steuerschaltung 13 ist ähnlich wie
dieje nige des Treibers 1 der Flüssigkristallanzeige gemäß dem Stand der
Technik mit Ausnahme der Potentialsignale V1/V2 und daher ist im
Folgenden keine weitere Beschreibung enthalten.
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Der
gemeinsame Leitungstreiber 14 hat einen Steuersignalgenerator 15 und
ein Analogschaltarray 16. Der Steuersignalgenerator 15 leitet
Verzögerungszeit
in den Impulsabfall jedes vorläufigen Wählsignals
SEL0/SEL1/.../SELm und den Impulsanstieg des nächsten vorläufigen Wählsignals und erzeugt Wähl-Sub-Signale
DSEL0 bis DSELm. Der Steuersignalgenerator 15 erzeugt ferner
die Steuersignale CTL0, CTL1, CTL2, ... bzw. CTLm in den Verzögerungszeiten
und demgemäß folgt
auf jedes Steuersignal CTL0/CTL1/.../CTLm das zugehörige Wähl-Sub-Signal
DSEL0/DSEL1/.../DSELm. Die Wähl-Sub-Signale
DSEL0 bis DSELm und die Steuersignale CTL0 bis CTLm werden vom Steuersignalgenerator 15 dem
Analogschaltarray 16 zugeführt.
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Das
Analogschaltarray 16 ist an den Steuersignalgenerator 15 und
die Spannungsversorgungsleitungen V1/V2 angeschlossen. Das Analogschaltarray 16 antwortet
auf die Steuersignale CTL0 bis CTLm und die Wähl-Sub-Signale DSEL0 bis DSELm zum
Erzeugen eines gemeinsamen Signals Sc0/Sc1/Sc2/.../Scm. Das gemeinsame
Signal Sc0/Sc1/Sc2 .../Scm wird sequenziell an die gemeinsamen Signalleitungen
C0, C1, C2, ... und Cm geleitet und lässt sequenziell die Zeilen
der Pixel P00–P0n,
P10–P1n,
P20–P2n,
... und Pm0–Pmn,
auf die Segmentsignale SG0 bis SGn antworten. Das Analogschaltarray 16 bewirkt,
dass jede gemeinsame Signalleitung C0/C1/C2/.../Cm, die bereits
gewählt
worden ist, um die nächste
gemeinsame Signalleitung C1/C2/.../Cm/C1, die in der Verzögerungszeit
zu wählen
ist, vorab geladen oder entladen wird, und verbindet danach die
gemeinsame Signalleitung C0/C1/C2/.../Cm mit der Spannungsversorgungsleitung
V1. Somit verwendet der gemeinsame Leitungstreiber 14 die
elektrische Leistung erneut und der elektrische Leistungsverbrauch
wird infolge des vorläufigen
Lade-/Entladevorganges auf die Hälfte
des elektrischen Leistungsverbrauchs des gemeinsamen Leitungstreibers 3 gemäß dem Stand
der Technik verringert.
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5 veranschaulicht
den Steuersignalgenerator 15. Der Steuersignalgenerator 15 hat
einen Zeitschaltgenerator 17, eine Verzögerungsschaltung 18,
ein NOR-Gatter 19, D-Flip-Flop-Schaltungen 20/21/.../22 und
UND-Gatter 23/24, 25/26, ... 27/28. Ein
Taktsignal CLK wird einem Eingangsknoten des Zeitschaltgenerators 17 zugeführt und
der Zeitschaltgenerator 17 teilt das Taktsignal CLK, um
die Zeitschaltsignale TM1/TM2 zu erzeugen. Das Zeitschaltsignal
TM1 hat eine zweimal längere
Taktperiode als das Taktsignal CLK und das Zeitschaltsignal TM4
hat eine viermal so lange Taktperiode wie das Taktsignal CLK. Das
Taktsignal CLK wird ferner einem Eingangsknoten der Verzögerungsschaltung 18 zugeführt und
die Verzögerungsschaltung 18 erzeugt
ein verzögertes
Taktsignal DCLK aus dem Taktsignal CLK. Das verzögerte Taktsignal DCLK auf dem
niedrigen Pegel ist teilweise mit dem Taktsignal CLK auf dem niedrigen
Pegel überlappt.
Das Taktsignal CLK, die Zeitschaltsignale TM1/TM2 und das verzögerte Taktsignal
DCLK werden den vier Eingangsknoten des NOR-Gatters 19 zugeführt und
das NOR-Gatter 19 gewinnt ein Zeitschaltsignal TM3.
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Die
vorläufigen
Wähl-Sub-Signale SEL0–SELm werden
jeweils den Datenknoten D der D-Flip-Flop-Schaltungen 20–22 zugeführt und
das verzögerte
Taktsignal DCLK wird den Taktknoten C der D-Flip-Flop-Schaltungen 20–22 zugeführt. Jede D-Flip-Flop-Schaltung 20/21/.../22 speichert
den Spannungspegel des zugehörigen
vorläufigen Wähl-Sub-Signals
SEL0/SEL1/.../SELm an dem Impulsanstieg des verzögerten Taktsignals DCLK und ändert den
Spannungspegel am Ausgangsknoten Q.
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Die
vorläufigen
Wähl-Sub-Signale SEL0–SELm werden
jeweils den ersten Eingangsknoten der UND-Gatter 23/25/.../27 zugeführt und
die Ausgangssignale D-Flip-Flop-Schaltungen 20–22 werden
jeweils den zweiten Eingangsknoten der UND-Gatter 23/25/.../27 zugeführt. Aus
diesem Grund ändert,
wenn sowohl das zugehörige
vorläufige
Wähl-Sub-Signal
SEL0/SEL1/.../SELm als auch das zugehörige Ausgangssignal auf dem
hohen Pegel sind, das UND-Gatter 23/25/.../27 das Wähl-Sub-Signal
DSEL0/DSEL1/.../DSELm auf den hohen Pegel.
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Die
vorläufigen
Wähl-Sub-Signale SEL0/SEL1/.../SELm
werden jeweils den ersten Eingangsknoten der UND-Gatter 24/26/.../28 zugeführt und
das Zeitschaltsignal TM3 wird allen zweiten Eingangsknoten der UND-Gatter 24/26/.../28 zugeführt. Aus
diesem Grund übertragen
die UND-Gatter 24/26/.../28, während das
Zeitschaltsignal TM3 auf dem hohen Pegel bleibt, die vorläufigen Wähl-Sub-Signale
SEL0/SEL1/.../SELm mit dem hohen Pegel auf den Ausgangsknoten, um
das Steuersignal CTL0/CTL1/.../CTLm auf den hohen Pegel zu ändern.
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Die 6 veranschaulicht
das Schaltungsverhalten des Steuersignalgenerators 15.
Obwohl die Veranschaulichung auf die Erzeugung des Wähl-Sub-Signals
DSEL1 und des Steuersignals CTL1 fokussiert ist, werden die anderen Wähl-Sub-Signale
und anderen Steuersignale zu verschiedenen Zeitpunkten ähnlich wie
das Wähl-Sub-Signal
DSEL1 und das Steuersignal CTL1 erzeugt.
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Das
vorläufige
Wähl-Sub-Signal
SEL0 wird zum Zeitpunkt t10 auf den niedrigen Pegel umgeschaltet
und das nächste
vorläufige
Wähl-Sub-Signal SEL1
wird sofort auf den hohen Pegel umgeschaltet. Das vorläufige Wähl-Sub-Signal
SEL0 bewirkt, dass das UND-Gatter 23 das Wähl-Sub-Signal
DSEL0 auf den niedrigen Pegel umschaltet. Das UND-Gatter 25 hält jedoch
den niedrigen Pegel des Wähl-Sub-Signals
DSEL1 aufrecht.
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Das
verzögerte
Taktsignal DCLK wird zum Zeitpunkt t11 auf den niedrigen Pegel umgeschaltet. Das
Taktsignal CLK und die Zeitschaltsignale TM1/TM2 sind vor dem Zeitpunkt
t11 auf den niedrigen Pegel umgeschaltet worden und alle Eingangsknoten
des NOR-Gatters 19 sind zum Zeitpunkt T11 auf dem niedrigen
Pegel. Aus diesem Grund ändert das
NOR-Gatter 19 das Zeitschaltsignal TM3 auf den hohen Pegel
und hält
den hohen Pegel des Zeitschaltsignals TM3 bis zum Zeitpunkt t12
aufrecht. Das Taktsignal CLK wird zum Zeitpunkt t12 auf den hohen
Pegel umgeschaltet und das NOR-Gatter 19 schaltet das Zeitschaltsignal
TM3 zum Zeitpunkt t12 auf den niedrigen Pegel.
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Das
UND-Gatter 26 antwortet auf das Zeitschaltsignal TM3 auf
dem hohen Pegel und schaltet das Steuersignal CTL1 auf den hohen
Pegel. Das UND-Gatter 26 hält den hohen Pegel des Steuersignals
CTL1 bis zum Zeitpunkt t12 aufrecht und schaltet das Steuersignal
CTL1 zum Zeitpunkt t12 auf den niedrigen Pegel.
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Das
verzögerte
Taktsignal DCLK wird zum ersten Mal nach dem Umschalten des vorläufigen Wähl-Sub-Signals
SEL1 auf dem hohen Pegel zum Zeitpunkt t13 auf den hohen Pegel geschaltet
und die D-Flip-Flop-Schaltung 21 hält den hohen Pegel des vorläufigen Wähl-Sub-Signals
SEL1 an der Führungsflanke
des verzögerten
Taktsignals DCLK. Dann schaltet die D-Flip-Flop-Schaltung 21 den
Ausgangsknoten Q auf den hohen Pegel und das UND-Gatter 25 schaltet
das Wähl-Sub-Signal
DSEL1 zum Zeitpunkt t13 auf den hohen Pegel.
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Das
vorläufige
Wähl-Sub-Signal
SEL1 wird zum Zeitpunkt t14 auf den niedrigen Pegel geschaltet und
das verzögerte
Taktsignal DCLK wird zum Zeitpunkt t15 zum ersten Mal nach dem Abfall
des vorläufigen
Wähl-Sub-Signals
SEL1 auf den hohen Pegel umgeschaltet. Die D-Flip-Flop-Schaltung 21 hält den niedrigen
Pegel des vorläufigen
Wähl-Sub-Signals SEL1
und schaltet den Ausgangsknoten Q auf den niedrigen Pegel.
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Wie
aus der vorstehenden Beschreibung zu ersehen ist, ändert der
Steuersignalgenerator 15 als Erstes das Steuersignal CTL0/CTL1/.../CTLm
auf den hohen Pegel und das zugehörige Wähl-Sub-Signal DSEL0/DSEL1/.../DSELm
nach der Wiedergewinnung des Steuersignals auf den hohen Pegel.
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7 veranschaulicht
das Analogschaltarray 16. Das Analogschaltarray 16 hat
analoge Schalteinheiten 29/30/.../31,
Nebenschlussschalter 32/33/.../34 und
einen Strompfad 35. Die Nebenschlussschalter 32/33/.../34 sind
jeweils durch Analogschalter implementiert. Der Strompfad 35 ist
zur Schleife geschalten und die Nebenschlussschalter 32/33/.../34 sind
in Intervallen in den Strompfad 35 eingesetzt. Die gemeinsamen
Signalleitungen C0/C1/.../Cm sind zwischen die Nebenschlussschalter 32, 33, ... 34 und 32 geschaltet
und die Nebenschlussschalter 32/33/.../34 werden
jeweils mit den Steuersignalen CTL0/CTL1/.../CTLm gesteuert.
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Die
analogen Schalteinheiten 29/30/.../31 werden
jeweils durch Paare von Analogschaltern ALG1/ALG2 implementiert
und die Wähl-Sub-Signale
DSEL0/DSEL1/.../DSELm werden den analogen Schalteinheiten 29/30/.../31 jeweils
zugeführt.
Die analogen Schalteinheiten 29/30/.../31 invertieren
die Wähl-Sub-Signale
DSEL0/DSEL1/.../DSELm und die Wähl-Sub-Signale
DSEL0 bis DSELm und die invertierten Signale werden den Analogschaltern
ALG1 bzw. den zugehörigen
Analogschaltern ALG2 zugeführt.
Zwischen der Potentialänderung
des Wähl-Sub-Signals
DSEL0/DSEL1/.../DSELm und der Potentialänderung des hierzu invertierten
Signals ist jedoch eine kurze Verzögerungszeit eingeführt. Wenn
das Wähl-Sub-Signal DSEL0/DSEL1/.../DSELm
auf den hohen Pegel umgeschaltet wird, schaltet der Analogschalter
ALG1 ein. Andererseits bewirkt das invertierte Signal des hohen
Pegels, dass der Analogschalter ALG2 ausschaltet.
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Die
Spannungsversorgungsleitung V1 ist an die Eingangsknoten aller Analogschalter
ALG1 angeschlossen und die andere Spannungsversorgungsleitung V2
ist an die Eingangsknoten der anderen Analogschalter ALG2 angeschlossen.
Die Ausgangsknoten der Analogschalteinheiten 29/30/.../31 sind zwischen
den Nebenschlussschaltern 32, 33, ..., 34 und 32 an
den Strompfad 35 angeschlossen.
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8 veranschaulicht
eine sequenzielle Wahl der gemeinsamen Signalleitungen C0 bis Cm. Auf
das Vollbild F1 folgt das nächste
Verarbeitung F2 und die Vollbilder F1 und F2 werden vom Zeitpunkt t20
bis zum Zeitpunkt t26 bzw. vom Zeitpunkt t26 bis zum Zeitpunkt t32
fortgesetzt. Während
der gemeinsame Leitungstreiber 14 im Vollbild F1 arbeitet,
leitet die Spannungsversorgungsleitung V1 den Potentialpegel Va
zu den Analogschaltern ALG1 und die Spannungsversorgungsleitung
V2 leitet den Potentialpegel Vc zu den Analogschaltern ALG2. Der
Potentialpegel Vc ist niedrige als der Potentialpegel Va. Die Spannungsversorgungsleitungen
V1/V2 werden im nächsten
Vollbild F2 auf dem Potentialpegel Vd bzw. Vb umgeschaltet. Der
Potentialpegel Vb ist zwischen dem Potentialpegel Va und dem Potentialpegel
Vc geregelt und der Potentialpegel Vd ist niedriger als der Potentialpegel
Vc.
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Die
Steuersignale CTL0, CTL1, ... und CTLm werden im Vollbild F1 zu
dem Zeitpunkt t20, t22, ... und t24 sequenziell auf den aktiven
hohen Pegel geschaltet und bewirken, dass die Nebenschlussschalter 32, 33,
... und 34 einschalten. Die Steuersignale CTL0, CTL1, ...
und CTLm werden vor den Zeitpunkten t21, t23, ... und t25 wieder
auf den inaktiven, niedrigen Pegel gebracht. Während das Steuersignal CTL0/CTL1/.../CTLm
auf dem aktiven, hohen Pegel bleibt, bindet der zugeordnete Nebenschlussschalter 32/33/.../34 die
gemeinsame Signalleitung Cm/C1/.../Cm – 1 elektrisch mit der nächsten gemeinsamen
Signalleitung C1/C2/.../Cm und der Potentialpegel an der gemeinsamen
Signalleitung Cm/C1/.../Cm – 1
wird an dem Potentialpegel an der nächsten gemeinsamen Signalleitung
C1/C2/.../Cm angeglichen.
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Nach
der Potentialangleichung werden die Wähl-Sub-Signale DSEL0, DSEL1,
... und DSELm zu den Zeitpunkten t21, t23, ... und t25 sequenziell
auf den aktiven, hohen Pegel geschaltet. Das Wähl-Sub-Signal DSEL0/DSEL1/.../DSELm
auf dem aktiven, hohen Pegel bewirkt, dass der Analogschalter AGL1
der zugehörigen
Analogschalteinheit 29/30/.../31 einschaltet
und der Analogschalter ALG2 der zugehörigen Analogschalteinheit 29/30/.../31 ausschaltet.
Somit bewirken die Wähl-Sub-Signale DSEL0,
DSEL1, ... und DSELm auf dem aktiven, hohen Pegel, dass die zugehörigen Analogschalteinheiten 29, 30,
... und 31 das gemeinsame Signal Sc0/Sc1/.../Scm den gemeinsamen
Signalleitungen C0, C1, ... und Cm sequenziell zuführen. Die Wähl-Sub-Signale DSEL0, DSEL1,
... und DSELm auf dem inaktiven, niedrigen Pegel bewirken, dass die
zugehörigen
Analogschalteinheiten 29, 30, ... und 31 die
andere Spannungsversorgungsleitung V2 an die gemeinsamen Signalleitungen
C0, C1, ... und Cm elektrisch anschließen.
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Es
wird der Übergang
von der gemeinsamen Signalleitung C0 und auf die nächste gemeinsame Signalleitung
C1 beschrieben. Wie anhand der 6 beschrieben, ändert der
Steuersignalgenerator 15, wenn die Steuerschaltung 13 die
vorläufigen Wähl-Sub-Sig nale
SEL0/SEL1 zwischen dem hohen Pegel und dem niedrigen Pegel umschaltet,
sofort das Wähl-Sub-Signal
DSEL0 auf den inaktiven niedrigen Pegel. Der Steuersignalgenerator 15 hält jedoch
das Wähl-Sub-Signal
SEL1 für
eine kurze Zeitdauer auf dem inaktiven, niedrigen Pegel. Beide Wähl-Sub-Signale
SEL0/SEL1 werden gleichzeitig auf dem inaktiven, niedrigen Pegel
gehalten und die Analogschalteinheit 29 bewirkt, dass die
gemeinsamen Signalleitungen C0 in den Hochimpedanzzustand eintreten,
weil das invertierte Signal gegenüber dem Wähl-Sub-Signal DSEL0 verzögert ist.
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Während die
Analogschalteinheit 29 auf dem Hochimpedanzzustand bleibt,
schaltet der Steuersignalgenerator 15 das Steuersignal
CTL1 zum Zeitpunkt t22 auf den aktiven, hohen Pegel und der Nebenschlussschalter 33 schaltet
ein. Die anderen Nebenschlussschalter 32, ... und 34 sind
ausgeschaltet und die gemeinsame Signalleitung C0 ist über den Nebenschlussschalter 33 elektrisch
mit der gemeinsamen Signalleitung C1 verbunden. Von der gemeinsamen
Signalleitung C0 fließt
elektrische Ladung zur gemeinsamen Signalleitung C1 und die gemeinsamen
Signalleitungen C0 und C1 gleichen sich auf dem Potentialpegel Vm
an (siehe gemeinsame Signalleitung Sc0 und Sc1 zwischen den Zeitpunkten
t22 und t23).
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Der
Steuersignalgenerator 15 schaltet das Wähl-Sub-Signal DSEL1 zum Zeitpunkt
t23 auf den aktiven hohen Pegel und die Spannungsversorgungsleitung
V1 hebt die gemeinsame Signalleitung C1 und den Potentialpegel Va
an. Andererseits bewirkt das invertierte Signal des Wähl-Sub-Signals DSEL0,
dass der Analogschalter ALG2 der Analogschalteinheit 20 einschaltet
und die gemeinsame Signalleitung C0 auf den Potentialpegel Vc fällt.
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Wenn
die Steuerschaltung das vorläufige Wähl-Sub-Signal
SEL1 und das nächste
vorläufige Wähl-Sub-Signal
auf den niedrigen Pegel bzw. auf den hohen Pegel umschaltet, fließt elektrische
Ladung zuerst von der gemeinsamen Signalleitung C1 auf die nächste gemeinsame
Signalleitung C2 und danach zieht die Spannungsversorgungsleitung
V1 die gemeinsame Signalleitung C2 auf den Potentialpegel Va nach
oben.
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In
dem Vollbild F2 transferieren, obwohl die gemeinsamen Signalleitungen
C0 bis Cm zwischen dem Potentialpegel Vb und dem Potentialpegel
Vd umgeschaltet sind, die Nebenschlussschalter 32 bis 34 ebenfalls
elektrische Ladung sequentiell auf die nächsten gemeinsamen Signalleitungen
und der elektrische Energieverbrauch ist reduziert.
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Die
Menge der elektrischen Ladung Q, die an den gemeinsamen Signalleitungen
C0 bis cm akkumuliert ist, wird durch die Gleichung 1 ausgedrückt. Q = C(Va – Vc) Gleichung 1,wobei
C die Kapazität
eines parasitären
Kondensators ist, der an die gemeinsame Signalleitung gekoppelt
ist. Unter Verwendung des Potentialpegels Vm wird die Gleichung
1 umgeschrieben in Q
= C(Va – Vm)
+ C(Vm – Vc) Gleichung 2.
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Die
Potentialdifferenz (Va – Vm)
ist gleich der Potentialdifferenz (Vm – Vc). Von jeder der Potentialdifferenzen
(Va – Vm)
und (Vm – Vc)
wird angenommen, dass sie entsprechend Qm ist. Die Menge der elektrischen
Ladung Q wird ausgedrückt
als Q = 2Qm Gleichung 3.
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Wenn
die Gleichung 3 für
Qm gelöst
wird, gilt Qm = Q/2.
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Somit
liefert die gemeinsame Signalleitung C0 bis Cm die Hälfte der
elektrischen Ladung, die für die
nächste
gemeinsame Signalleitung erforderlich ist, und der elektrische Energieverbrauch
ist somit auf die Hälfte
des elektrischen Energieverbrauchs des gemeinsamen Leitungstreibers
gemäß dem Stand
der Technik reduziert.
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Wie
aus der vorstehenden Beschreibung zu ersehen ist, laden die gemeinsamen
Signalleitungen C0 bis Cm teilweise die nächsten gemeinsamen Signalleitungen
C1 bis C0 über
die Nebenschlussschalter 32 bis 34 und der gemeinsame
Leitungstreiber 14 hat einen verbesserten elektrischen
Energieverbrauch.
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Bei
diesem Beispiel entspricht jedes Teilbild beispielsweise der Zeitperiode
zwischen dem Zeitpunkt t20 und dem Zeitpunkt t22 und die erste Phase und
die zweite Phase des Teilbildes werden vom Zeitpunkt t20 bis zum
Zeitpunkt t21 bzw. vom Zeitpunkt t21 bis zum Zeitpunkt t22 fortgesetzt.
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Bevorzugte Ausführungsformen
der Erfindung
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Bezugnehmend
auf die 9 der Zeichnungen, ist ein gemeinsamer
Leitungstreiber 41 an die gemeinsamen Signalleitungen C0,
C1, C2, ... und Cm der Flüssigkristallanzeigetafel 11 angeschlossen. Der
gemeinsame Leitungstreiber 41 ist in einem Flüssigkristallanzeigetreiber 42 eingebaut,
der die vorliegende Erfindung verkörpert. Der gemeinsame Leitungstreiber 41 hat
einen Steuersignalgenerator 43 und ein Analogschaltarray 44 und
die Steuerschaltung 13 leitet die vorläufigen Steuer-Sub-Signale SEL0/SEL1/SEL2
.../SELm ähnlich
wie bei dem vorhergehenden Beispiel zum Steuersignalgenerator 43.
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Die
vorläufigen
Wähl-Sub-Signal SEL0–SELm und
ein Taktsignal CLK werden dem Steuersignalgenerator 43 zugeführt. Der
Steuersignalgenerator 43 erzeugt die Wähl-Sub-Signale DSEL10/DSEL11/DSEL12/.../DSEL1m
aus den vorläufigen
Wähl-Sub-Signalen SEL0/SEL1/SEL2/.../SELm.
Der Steuersignalgenerator 43 verzögert den Impulsabfall der Wähl-Sub-Signale
DSEL10/DSEL11/DSEL12/.../DSEL1m gegenüber dem Impulsanstieg des nächsten Wähl-Sub-Signals
DSEL11/DSEL12/.../DSEL1m/DSEL10 und bewirkt, dass die Wähl-Sub-Signale DSEL10/DSEL11/DSEL12/.../DSEL1m
im hohen Pegel das nächste
Wähl-Sub-Signal DSEL11/DSEL12/.../DSEL1m/DSEL10
partiell überlappen.
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Der
Steuersignalgenerator 43 erzeugt weiterhin ein Steuersignal
CTL20 und das Steuersignal CTL20 wird vor dem Impulsanstieg des
nächsten Wähl-Sub-Signals DSEL10/DSEL11/DSEL12/.../DSELm
auf einen aktiven niedrigen Pegel umgeschaltet. Der Steuersignalgenerator 43 hält das Steuersignal
CTL20 für
eine kurze Zeitdauer auf dem aktiven niedrigen Pegel und nach dem
Impulsabfall des vorhergehenden Wähl-Sub-Signals DSEL11/DSEL12/.../DSEL1m/DSEL10
erlangt das Steuersignal CTL20 wiederum den inaktiven hohen Pegel.
Die Wähl-Sub-Signale
DSEL10–DSEL1m
und das Steuersignal CTL20 werden dem Analogschaltarray 44 zugeführt.
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Das
Analogschaltarray 44 antwortet auf das Steuersignal CTL20,
damit elektrische Ladung von einer gewählten gemeinsame Signalleitung C0/C1/C2/.../Cm
auf die nächste
gewählte
gemeinsame Signalleitung C1/C2/.../Cm/C0 fließt. Nachdem das Steuersignal
CTL20 den inaktiven hohen Pegel wieder erlangt hat, verbindet das
Analogschaltarray 44 die Spannungsversorgungsleitung V1
mit der nächsten
gewählten
gemeinsamen Signalleitung C1/C2/.../Cm/C0. Somit wird die nächste gewählte gemeinsame
Signalleitung C1/C2/.../Cm/C0 als Erstes durch die vorhergehend
gewählte
gemeinsame Signalleitung C0/C1/C2/.../Cm geladen und danach lädt die Spannungsversorgungsleitung
V1 die nächste
gemeinsame Signalleitung C1/C2/.../Cm/C0. Als Ergebnis wird der
elektrische Energieverbrauch verringert.
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10 veranschaulicht
den Steuersignalgenerator 43. Der Steuersignalgenerator 43 ist
in zwei Baueinheiten 45/46 unterteilt. Die erste
Baueinheit 45 erzeugt verzögerte Taktsignale DCLK1/DCLK2 aus
dem Taktsignal CLK und das Steuersignal CTL20 aus dem Taktsignal
CLK und dem verzögerten
Taktsignal DCLK2. Andererseits sperrt die zweite Baueinheit die
vorläufigen
Wähl-Sub-Signale
SEL0–SELm in
Antwort auf das verzögerte
Taktsignal DCLK1 und erzeugt die Wähl-Sub-Signale DSEL0–DSELm aus den
vorläufigen
Wähl-Sub-Signalen
SEL0–SELm und
den gehaltenen Signalen.
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Im
Einzelnen hat die erste Baueinheit 45 einen Inverter 47,
der mit dem Taktsignal CLK gespeist wird, die Verzögerungsschaltungen 48/49,
die mit dem Inverter 47 in Reihe geschaltet sind, um das
verzögerte
Taktsignal DCLK1 zu erzeugen, eine Verzögerungs schaltung 50,
die mit der Verzögerungsschaltung 49 verbunden
ist, um das verzögerte
Taktsignal DCLK2 zu erzeugen, und ein ODER-Gatter, das mit dem Taktsignal
CLK und dem verzögerten Taktsignal
DCLK2 gespeist wird, um das Steuersignal CTL20 zu erzeugen. Wie
in der 11 gezeigt, haben die verzögerten Taktsignale
DCLK0, DCLK1 und DCLK2 jeweiligen Impulsabfallflanken F0/F1/F2, die
sukzessive gegenüber
den Impulsanstiegsflanken Rx des Taktsignals CLK verzögert sind,
und die Impulsanstiegsflanken R0/R1/R2 sind gegenüber der Impulsabfallflanke
Fx sukzessive verzögert.
Das Taktsignal CLK fällt
zum Zeitpunkt t40 ab und die verzögerten Taktsignale DCLK0/DCLK1/DCLK2
steigen jeweils zum Zeitpunkt t42, t43 und t44 an. Das Taktsignal
CLK wird mit dem verzögerten
Taktsignal CLK2 einer ODER-Behandlung unterzogen und die erste Baueinheit 45 hält das Steuersignal
CTL20 vom Zeitpunkt t40 bis zum Zeitpunkt t44 auf dem aktiven niedrigen
Pegel.
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Die
zweite Baueinheit 46 hat D-Flip-Flop-Schaltungen 52/53/.../54 und ODER-Gatter 55/56/.../57.
Die vorläufigen Wähl-Sub-Signale
SEL0/SEL1/.../SELm werden jeweils den Dateneingangsknoten D der D-Flip-Flop-Schaltungen 55/56/.../57 zugeführt und das
verzögerte
Taktsignal DCLK1 wird den Taktknoten der D-Flip-Flop-Schaltungen 55/56/.../57 zugeführt. Die
vorläufigen
Wähl-Sub-Signale
SEL0–SELm werden
jeweils den ersten Eingangsknoten der ODER-Gatter 55/56/.../57 zugeführt und
die Ausgangssignale der D-Flip-Flop-Schaltungen 52/53/.../54 werden
jeweils den zweiten Eingangsknoten der ODER-Gatter 55/56/.../57 zugeführt. Die D-Flip-Flop-Schaltungen 52–54 halten
die Potentialpegel an den Dateneingangsknoten D an der Impulsanstiegsflanke
des verzögerten
Taktsignals DCLK1 und halten die Potentialpegel bis zu dem nächsten Impulsanstieg,
ungeachtet der Potentialänderung
an den Dateneingangsknoten D aufrecht. Aus diesem Grund führen die
D-Flip-Flop-Schaltungen 52/53/.../54 zwischen
die Impulsabstiegsflanke des zugehörigen vorläufigen Wähl-Sub-Signals SEL/SEL1/.../SELm und die
Impulsabstiegsflanke des Wähl-Sub-Signals
DSEL10/DSEL11/.../DSEL1m eine Verzögerungszeit ein.
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Die
Steuerschaltung schaltet zum Zeitpunkt t41 das vorläufige Wähl-Sub-Signal
SEL0 vom hohen Pegel auf den niedrigen Pegel und schaltet gleichzeitig
das nächste
vorläu fige
Wähl-Sub-Signal
SEL1 vom niedrigen Pegel auf den hohen Pegel (siehe 11).
Das vorläufige
Wähl-Sub-Signal
SEL0 wird dem Dateneingangsknoten der D-Flip-Flop-Schaltung 52 und dem ersten
Eingangsknoten des ODER-Gatters 55 zugeführt und
das nächste
vorläufige
Wähl-Sub-Signal
SEL1 wird dem Dateneingangsknoten der D-Flip-Flop-Schaltung 53 und
dem ersten Eingangsknoten des ODER-Gatters 56 zugeführt.
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Der
Impulsanstieg des vorläufigen Wähl-Sub-Signals
SEL1 beeinflusst sofort das Wähl-Sub-Signal DSEL11 über das
ODER-Gatter 56 und das nächste Wähl-Sub-Signal DSEL11 wird zum Zeitpunkt
t41 auf den hohen Pegel geschaltet. Die D-Flip-Flop-Schaltung 53 hat
jedoch den hohen Pegel des vorläufigen
Wähl-Sub-Signals
SEL0 gehalten und hält
den Ausgangsknoten Q bis zum nächsten Impulsanstieg
des verzögerten
Taktsignals DCLK1 auf dem hohen Pegel. Das verzögerte Taktsignal DCLK1 steigt
zum Zeitpunkt t43 an und die D-Flip-Flop-Schaltung 53 hält den niedrigen
Pegel des vorläufigen
Wähl-Sub-Signals
SEL1. Die D-Flip-Flop-Schaltung 53 schaltet sofort den
Ausgangsknoten Q auf den niedrigen Pegel und demgemäß schaltet
das ODER-Gatter 56 zum
Zeitpunkt t43 das Wähl-Sub-Signal
DSEL11 auf den niedrigen Pegel. Somit wird das vorläufige Wähl-Sub-Signal DSEL11
im hohen Pegel von dem vorläufigen Wähl-Sub-Signal
DSEL10 zwischen dem Zeitpunkt t41 und dem Zeitpunkt t43 überlappt
und die Überlappung
ist im aktiven, niedrigen Pegel des Steuersignals CTL20 verschachtelt.
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12 veranschaulicht
das Analogschaltarray 44. Das Analogschaltarray 44 hat
Analogschalteinheiten 58/59/.../60 und
zwei Analogschalter 61/62. Eine Parallelkombination
aus Analogschaltern ALG1/ALG2 bildet die Analogschalteinheit 58/69/.../60.
Die Spannungsversorgungsleitung V1 ist über den Analogschalter 61 an
die Analogschalter ALG1 und die anderen Spannungsversorgungsleitung
V2 ist über
den Analogschalter 62 an die Analogschalter ALG2 angeschlossen.
Die Analogschalteinheiten 58/59/.../60 sind
jeweils den gemeinsamen Signalleitungen C0/C1/.../Cm zugeordnet
und die Analogschalter ALG1/ALG2 jeder Einheit 58/59/.../60 sind
mit der zugeordneten gemeinsamen Signalleitung C0/C1/.../Cm verbunden.
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Die
Wähl-Sub-Signale DSEL10/DSEL11/.../DSEL1m
werden jeweils den Analogschalteinheiten 58/59/.../60 zugeführt und
die Analogschalteinheiten 58/59/.../60 invertieren
die Wähl-Sub-Signale
DSEL10/ DSEL11/.../ DSEL1m. Die Wähl-Sub-Signale DSEL10/DSEL11/.../DSEL1m und
die invertierten Signale derselben werden den Analogschaltern ALG1
bzw. den Analogschaltern ALG2 zugeführt. Somit verbinden die Analogschalteinheiten 58/59/.../60 die
Spannungsversorgungsleitungen V1/V2 in Abhängigkeit von dem Potentialpegel
der zugehörigen
Wähl-Sub-Signale DSEL10/DSEL11/.../DSEL1m
selektiv mit den gemeinsamen Signalleitungen C0/C1/.../Cm.
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Das
Steuersignal CTL20 wird den Analogschaltern 61/62 zugeführt. Während das
Steuersignal CTL20 auf dem inaktiven hohen Pegel bleibt, werden
die Analogschalter 61/62 eingeschaltet und ermöglichen,
dass die Spannungsversorgungsleitungen V1/V2 ihre Potentiale den
Analogschaltern ALG1/ALG2 zuführen.
Andererseits bewirkt der aktive niedrige Pegel des Steuersignals
CTL20, dass die Analogschalter 61/62 abschalten
und die Analogschalter ALG1/ALG2 werden von den Spannungsversorgungsleitungen
V1/V2 elektrisch isoliert. Während
der Analogschalter 61 in dem ausgeschalteten Zustand bleibt,
wird die gemeinsame Signalleitung C0/C1/.../Cm über die zugehörigen Analogschalter ALG1
mit der benachbarten gemeinsamen Signalleitung C1/.../Cm/C0 elektrisch
verbunden, weil die zugehörigen
Wähl-Sub-Signale
gleichzeitig für
eine kurze Zeit auf dem hohen Pegel sind. Danach leitet die Spannungsversorgungsleitung
V1 das Potential über
den Analogschalter 61 und den Analogschalter ALG1 auf die
benachbarte gemeinsame Signalleitung C1/.../Cm/C0.
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13 veranschaulicht
das Verhalten der Schaltung des gemeinsamen Leitungstreibers 41 unter
den gleichen Bedingungen wie der gemeinsame Leitungstreiber 14.
Die Vollbilder F1/F2 erstrecken sich vom Zeitpunkt t50 bis zum Zeitpunkt
t55 bzw. vom Zeitpunkt t55 bis zum Zeitpunkt t56. Die Potentialpegel
Va/Vc werden jeweils den Spannungsversorgungsleitungen V1/V2 im
Vollbild F1 zugeführt und
die Spannungsversorgungsleitungen V1/V2 werden im nächsten Vollbild
F2 jeweils auf dem Potentialpegel Vd und dem Potentialpegel Vb umgeschaltet.
Die gemeinsamen Signale Sc0/Sc1/.../Scm werden sequenzielle auf
den Potentialpegel Va umgeschaltet und danach wird jedem gemeinsame
Signalleitung Sc0–Scm
im Vollbild F1 auf den Potentialpegel Vc gesenkt. Im nächsten Vollbild
F2 werden die gemeinsamen Signale Sc0/Sc1/.../Scm sequenziell auf
den Potentialpegel Vd gesenkt und danach steigt jedes gemeinsame
Signal Sc0–Scm
auf den Potentialpegel Vb. Somit werden die gemeinsamen Signale
Sc0/Sc1/.../Scm sequenzielle den zugehörigen gemeinsamen Signalleitungen
C0/C1/.../Cm zugeführt. Es
wird jedoch der Einfachheit halber der Übergang von der gemeinsamen
Signalleitung C0 auf die nächste
gemeinsame Signalleitung C1 im Vollbild F1 beschrieben. Der andere Übergang
ist analog zu dem Übergang
von der gemeinsamen Signalleitung C0 auf die nächste gemeinsame Signalleitung
C1.
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Das
Taktsignal CLK wird vor dem Zeitpunkt t51 auf den hohen Pegel umgeschaltet
und das Steuersignal CTL20 fällt
zum Zeitpunkt t51 auf den aktiven niedrigen Pegel. Der Steuersignalgenerator 43 hält das Steuersignal
CTL20 auf dem aktiven niedrigen Pegel zwischen dem Zeitpunkt t51
und dem Zeitpunkt t54. Das Steuersignal CTL20 erlangt zum Zeitpunkt
t54 den inaktiven hohen Pegel wieder.
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Das
vorläufige
Wähl-Sub-Signal
SEL0 wird zum Zeitpunkt t52 auf den niedrigen Pegel umgeschaltet
und das nächste
vorläufige
Wähl-Sub-Signal SEL1
wird sofort auf den hohen Pegel umgeschaltet. Das vorläufige Wähl-Sub-Signal
SEL1 beeinflusst sofort das Wähl-Sub-Signal
DSEL11 und das Wähl-Sub-Signal
DSEL11 wird zum Zeitpunkt t52 auf den hohen Pegel umgeschaltet.
Das Wähl-Sub-Signal
DSEL10 wird jedoch für
eine kurze Zeit auf dem hohen Pegel gehalten und fällt zum
Zeitpunkt t53 auf den niedrigen Pegel. Somit haben zwischen dem Zeitpunkt
t52 und dem Zeitpunkt t53 beide Wähl-Sub-Signale DSEL10/DSEL11 gleichzeitig
den hohen Pegel. Die Zeitspanne zwischen dem Zeitpunkt t52 und t53
ist in der Zeitspanne vom Zeitpunkt t51 bis zum Zeitpunkt t54 verschachtelt.
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Während das
Steuersignal CTL20 auf dem aktiven niedrigen Pegel bleibt, werden
die Analogschalter 61/62 ausgeschaltet und die
Analogschalteinheiten 58/59/.../60 wer den
von den Spannungsversorgungsleitungen V1/V2 elektrisch isoliert.
Wie vorstehend beschrieben, werden zwischen dem Zeitpunkt t52 und
t53 beide Analogschalter ALG1 der Schalteinheiten 58/59 eingeschaltet
und von der gemeinsamen Signalleitung C0 fließt elektrische Ladung durch
die Analogschalter ALG1 auf die nächste gemeinsame Signalleitung
C1. Aus diesem Grund wird die gemeinsame Signalleitung Sc1 bis zum
Zeitpunkt t53 auf einen mittleren Potentialpegel Vm geändert.
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Darauf
folgend wird das Steuersignal CTL20 zum Zeitpunkt t54 auf den inaktiven
hohen Pegel umgeschaltet und die Spannungsversorgungsleitungen V1/V2
leiten die Potentiale Va und Vc über
den Analogschalter ALG1 der Schalteinheit 59 und den Analogschalter
ALG2 der Schalteinheit 58 auf die gemeinsame Signalleitung
C1 bzw. die gemeinsame Signalleitung C0. Als Ergebnis werden die
gemeinsamen Signalleitungen Sc0/Sc1 auf den Potentialpegel Va bzw.
dem Potentialpegel Vc geändert.
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Die
Schaltungskomponenten des gemeinsamen Leitungstreibers 41 sind
weniger als die beim gemeinsamen Leitungstreiber 14 und
erzielen alle Vorteile des gemeinsamen Leitungstreibers 14.
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In
dieser Ausführungsform
entspricht ein Teilbild der Anzahl von Teilbildern als Beispiel
der Zeitperiode zwischen dem Zeitpunkt t51 und t54 und die erste
Phase und die zweite Phase des Teilbildes werden vom Zeitpunkt t51
bis zum Zeitpunkt t54 und vom Zeitpunkt t54 bis zum Impulsabfall
des Wähl-Sub-Signals
DSEL11 zum Zeitpunkt tx fortgesetzt.
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Wie
aus der vorstehenden Beschreibung zu ersehen ist, ist das besondere
Merkmale der vorliegenden Erfindung auf die Steuersequenz des gemeinsamen
Leitungstreibers 14/41 gerichtet, wo der gemeinsame
Leitungstreiber als Erstes eine gewählte gemeinsame Signalleitung
unter Verwendung der vorhergehend gewählten gemeinsamen Signalleitung
und danach die Potentialleitung V1 lädt. Die elektrische Ladung,
die an der gewählten
gemeinsamen Signalleitung akkumuliert ist, wird für die nächste gewählte ge meinsame
Signalleitung wieder verwendet und der elektrische Energieverbrauch
ist reduziert.
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Obwohl
eine besondere Ausführungsform der
vorliegenden Erfindung gezeigt und beschrieben worden ist, ist für den Fachmann
klar zu ersehen, dass verschiedene Änderungen und Modifikationen durchgeführt werden
können,
ohne vom Umfang der vorliegenden Erfindung abzuweichen.
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Beispielsweise
können
die Potentialsignale intern erzeugt werden. Bei diesem Beispiel
werden dem Flüssigkristallanzeigetreiber
keine externen Potentialsignale zugeführt und das Taktsignal CLK
kann intern erzeugt werden.
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Der
Treiber für
die Flüssigkristallanzeige kann
auf einem einzigen Halbleiterchip integriert sein. Das Steuersignal
CTL20 kann nur dem Analogschalter 61 zugeführt werden.
Der andere Analogschalter 62 kann aus dem Analogschaltarray
gestrichen sein.