DE69838867T2

DE69838867T2 - Zählerschaltung mit wiederbeschreibbarem Speicher und Zählverfahren

Info

Publication number: DE69838867T2
Application number: DE69838867T
Authority: DE
Inventors: Yoshihiro 7-12 Toranomon 1-chome Shona; Seiichi 7-12 Toranomon 1-chome Yamazaki; Keiichi 7-12 Toranomon 1-chome Itoh
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-10-07
Filing date: 1998-10-07
Publication date: 2008-12-04
Anticipated expiration: 2018-10-08
Also published as: DE69838867D1; EP0909034B1; EP0909034A3; JPH11110499A; US6314155B1; EP0909034A2

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung.
Die vorliegende Erfindung, wie sie in den unabhängigen Ansprüchen 1 und 8 definiert ist, betrifft einen Frequenzzähler, der mit einem nichtflüchtigen Speicher, wie beispielsweise einem EEPROM, versehen ist, der in einer IC-Karte, wie beispielsweise einer im Voraus bezahlten Karte bzw. Prepaid-Karte, verwendet wird, und ein Frequenzzählverfahren unter Verwendung dieses Frequenzzählers, und insbesondere einen Frequenzzähler, der zur Verwendung geeignet ist, wo die maximale Zählfrequenz groß ist oder zu einem Zeitpunkt eine große Frequenz gezählt wird, wie beispielsweise bei einer Prepaid-Karte für ein Einkaufen, und ein Zählverfahren.
Beschreibung des zugehörigen Standes der Technik
Das offengelegte japanische Patent Nr. Hei. 7-141478 offenbart beispielsweise einen herkömmlichen Frequenzzähler und ein herkömmliches Zählverfahren zur Verwendung bei einer IC-Karte. 13 ist eine Zeichnung, die einen Frequenzzähler und einen Frequenzzählprozess des zugehörigen Standes der Technik erklärt. Wie es in 13(a) gezeigt ist, haben der Frequenzzähler und der Zählprozess des zugehörigen Standes der Technik einen Zähler vom Typ zum Auffüllen mit 8 Bits, der einen elektrisch wiederbeschreibbaren nichtflüchtigen Speicher, wie beispielsweise einen EEPROM, mit mehreren Stufen aufweist, und ein Bit wird für jede Frequenzzahl hineingeschrieben. Wenn eine Stufe 8 Bits gefüllt hat, dann wird die nächste Stufe ein Bit gefüllt haben, wie es in 13(b) gezeigt ist. Danach wird, wie es in 3(c) gezeigt ist, der Zähler vom Auffülltyp bei der Stufe, die vollständig aufgefüllt ist, auf "0" gelöscht.
Die Anzahl garantierter Operationen eines Wiederbeschreibens eines EEPROM ist auf etwa 10.000 beschränkt. Aus diesem Grund können der oben beschriebene Frequenzzähler und das oben beschriebene Frequenzzählverfahren des zugehörigen Standes der Technik nicht auf einen Einsatz angewendet werden, bei welchem die maximale Frequenz so groß wie 100.000 ist, wie beispielsweise bei einer Prepaid-Einkaufskarte. Ebenso wäre ein Frequenzzähler, der unter Verwendung eines EEPROM mit einer großen maximalen Frequenz aufgebaut ist, sehr groß. Weiterhin zählt das oben beschriebene Verfahren des zugehörigen Standes der Technik gleichzeitig einmal, was bedeutet, dass dann, wenn Frequenzzahlen von einigen Hunderten bis zu Zehntausenden in einem Durchlauf gezählt werden, wie bei einer Prepaid-Einkaufskarte, eine Verarbeitung eine lange Zeit dauert.
Es ist beabsichtigt, dass die vorliegende Erfindung die oben angegebenen Probleme des zugehörigen Standes der Technik löst, und eine Aufgabe der vorliegenden Erfindung besteht im Reduzieren der Anzahl von Malen, für welche ein nichtflüchtiger Speicher wiederbeschrieben wird. Eine weitere Aufgabe besteht im Reduzieren der Anzahl von Speicherzellen eines nichtflüchtigen Speichers für die maximale Frequenz. Noch eine weitere Aufgabe der vorliegenden Erfindung besteht im Verkürzen der Zählverarbeitungszeit.
In US 4,853,526 ist eine Datenträgeranordnung offenbart, die eine integrierte Schaltung zum Erhalten von Diensten, Gütern oder ähnlichem hat. Die integrierte Schaltung hat wenigstens einen nichtflüchtigen Datenspeicher mit einer vorbestimmten Anzahl von Speicherzellen, die lesbar, löschbar und beschreibbar sind. Die integrierte Schaltung hat weiterhin zusammen mit dem Datenspeicher einen Zähler, der aus einer Vielzahl von Stufen besteht, und eine Steuerungs- und Sicherungslogik. Die Steuerungs- und Sicherungslogik steuert den Datentransfer zwischen dem Speicher und dem Zähler auf derartige Weise, dass vor jedem Einsatz des Datenträgers der aktuelle Speicherwert zum Zähler transferiert wird und nach dem Einsatz des Datenträgers der Speicherinhalt mit dem Lesen des neuen Zählers einem Updaten unterzogen bzw. aktualisiert wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einem Aspekt der vorliegenden Erfindung werden eine Zählschaltung, wie sie im Anspruch 1 definiert ist, und ein Zählverfahren wie es im Anspruch 8 definiert ist, zur Verfügung gestellt.
Gemäß einem weiteren Aspekt hat eine Zählschaltung einen wiederbeschreibbaren nichtflüchtigen Speicher und weist einen nichtflüchtigen Speicher zum Speichern erster Daten auf, die aus einer Vielzahl von Bits bestehen, und einen Zähler zum Erzeugen zweiter Daten, die durch Aktualisieren eines beliebigen Bits von aus dem nichtflüchtigen Speicher ausgelesenen ersten Daten auf einen festen Wert erhalten werden, und zum Ausgeben der zweiten Daten zum nichtflüchtigen Speicher.
Ein Zählverfahren gemäß einem weiteren Aspekt verwendet einen wiederbeschreibbaren nichtflüchtigen Speicher und enthält einen ersten Schritt zum Auslesen erster Daten, die aus einer Vielzahl von Bits bestehen, die im nichtflüchtigen Speicher gespeichert sind, einen zweiten Schritt zum Erzeugen zweiter Daten durch Aktualisieren eines beliebigen Bits von aus dem nichtflüchtigen Speicher ausgelesenen ersten Daten auf einen festen Wert durch Zählen und einen dritten Schritt zum Schreiben der zweiten Daten zum nichtflüchtigen Speicher.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockdiagramm, das einen Frequenzzähler eines ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
2 ist ein Schaltungsdiagramm eines Binärzählerabschnitts des Frequenzzählers des ersten Ausführungsbeispiels.
3 ist ein Schaltungsdiagramm eines Bitzählers des Binärzählerabschnitts in 2.
4 ist ein Zeitdiagramm, das den Betrieb des Bitzählers in 3 zeigt.
5 ist ein Ablaufdiagramm, das den Frequenzzählprozess des Frequenzzählers des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
6 ist ein Ablaufdiagramm, das den Ladezählprozess im Schritt S1 der 5 detailliert zeigt.
7 ist ein Ablaufdiagramm, das den Aufwärtszählprozess im Schritt S2 der 5 detailliert zeigt.
8 ist ein Ablaufdiagramm, das den Speicherzählprozess im Schritt S4 der 5 detailliert zeigt.
9 ist ein Zeitdiagramm, das den Aufwärtszählprozess des ersten Ausführungsbeispiels zeigt.
10 ist ein Blockdiagramm, das einen Frequenzzähler eines zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
11 ist ein Schaltungsdiagramm eines Binärzählerabschnitts des Frequenzzählers des zweiten Ausführungsbeispiels.
12 ist ein Ablaufdiagramm, das einen Prozess für ein Nachladen bzw. Wiederaufladen für den Frequenzzähler des zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
13 ist ein Diagramm, das einen Zählprozess in einem Frequenzzähler des zugehörigen Standes der Technik beschreibt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Erstes Ausführungsbeispiel
1 ist ein schematisches Blockdiagramm eines Frequenzzählers 1 eines ersten Ausführungsbeispiels der vorliegenden Erfindung. Der Frequenzzähler 1 weist einen Binärzählerabschnitt 11, einen EEPROM-Zählerabschnitt 12, ein Lade-Flag 13 zum Anzeigen eines Ladezustands von Daten vom EEPROM-Zählerabschnitt 12, einen Datenbus L1 und einen Steuerleitungsabschnitt L2 auf. Der Binärzählerabschnitt 11 hat einen Binärzähler 20 und einen Überlauf-Flag-Abschnitt 21. Der EEPROM-Zählerabschnitt 12 hat einen EEPROM 40 zum Speichern von Frequenzdaten.
Der Datenbus L1 weist Busleitungen für 8 Bits b0, b1,... b7 auf und ist mit dem Binärzählerabschnitt 11 und dem EEPROM-Zählerabschnitt 12 verbunden. Der Steuerleitungsabschnitt L2 hat Steuerleitungen zum Steuern des Binärzählerabschnitts 11, des EEPROM-Zählerabschnitts 12 und des Lade-Flags 13 und Ausgangssignalleitungen von dem Lade-Flag 13 und dem Überlauf-Flag-Abschnitt 21. Die Steuerleitungen des Steuerleitungsabschnitts L2 zum Steuern des Binärzählerabschnitts 11 sind aus Steuerleitungen zum Senden von Aufwärtszählpulsen UP0, UP1 ... UP7, von Ladezählsignalen LD0, LD1, LD2, von Speicherzählsignalen RD0, RD1, RD2 und von einem Löschsignal CLR ausgebildet.
2 ist ein beispielhaftes Schaltungsdiagramm des Binärzählerabschnitts 11. In 2 weist der Binärzählerabschnitt 11 einen Binärzähler 20, einen Überlauf-Flag-Abschnitt 21, einen Verbindungsanschluss zum Verbinden mit jeder der Busleitungen b0–b7 der 8 Bits des Datenbusses L1, einen Eingangsanschluss für jeden der Aufwärtszählpulse UP0, UP1 ... UP7 der Ladezählsignale LD0, LD1, LD2, der Speicherzählsignale RD0, RD1, RD2 und eines Löschsignals CLR und einen Überlauf-Flag-Ausgangsanschluss F2 auf.
Der Binärzähler 20 weist Bitzähler CNT0, CNT1, CNTn (n ist eine positive ganze Zahl) zum Ausführen eines Zählens von (n + 1) Bits und ODER-Gatter (22, 23 ... 28 in 2) auf. In 2 ist angenommen, dass die maximale Frequenz eine Frequenzzahl von 100.000 ist. Aus diesem Grund führt der Zähler ein Zählen von (n + 1 = 17) Bits aus.
Die Bitzähler CNT0–CNT16 haben dieselbe interne Struktur. Ein Bitzähler CNTi (i ist eine beliebige ganze Zahl zwischen 0 und n) besteht aus einem Aufwärtszahlpuls-Eingangsanschluss U, einem Eingangsanschluss L für ein Ladezählsignal LD (eines von LD0–LD2), einem Eingangsanschluss R für ein Speicherzählsignal RD (eines von RD0–RD2), einem Eingangsanschluss C für ein Löschsignal CLR, einem Daten-Eingangs/Ausgangs-Anschluss b und einem Überlauf-Ausgangsanschluss cy.
Die b-Anschlüsse der Bitzähler CNT0, CNT8 und CNT16 sind mit der Busleitung b0 des Datenbusses L1 verbunden. Die b-Anschlüsse der Zähler CNT1 und CNT9 sind mit dem Busverbindungsanschluss b1 verbunden. Die b-Anschlüsse der Zähler CNT2 und CNT10 sind mit der Busleitung b2 verbunden. Die b-Anschlüsse der Zähler CNT3 und CNT11 sind mit der Busleitung b3 verbunden. Die b-Anschlüsse der Zähler CNT4 und CNT12 sind mit der Busleitung b4 verbunden. Die b-Anschlüsse der Zähler CNT5 und CNT13 sind mit der Busleitung b5 verbunden. Die b-Anschlüsse der Zähler CNT6 und CNT14 sind mit der Busleitung b6 verbunden. Die b-Anschlüsse der Zähler CNT7 und CNT15 sind mit der Busleitung b7 verbunden. Das Signal LD0 wird zum L-Anschluss von CNT0–CNT7 eingegeben, das Signal LD1 wird zum L-Anschluss von CNT8–CNT16 eingegeben und das Signal LD2 wird zum L-Anschluss von CNT16 eingegeben. Das Signal RD0 wird zum R-Anschluss von CNT0–CNT7 eingegeben, das Signal RD1 wird zum R-Anschluss von CNT8–CNT16 eingegeben und das Signal RD2 wird zum R-Anschluss von CNT16 eingegeben.
Die Bitzähler CNT0–CNT16 sind in einer Kaskadenanordnung verbunden, wobei der cy-Anschluss eines Zählers CNTj (wobei j eine beliebige ganze Zahl zwischen 0 und n – 1 ist) mit dem U-Anschluss des nächsten Bitzählers CNT(j + 1) entweder direkt über eines der ODER-Gatter 22–28 verbunden ist. Die Zähler CNT0 und CNT1, CNT3 und CNT4 und CNT9 – CNT16 sind direkt verbunden. Die Zähler CNT1 und CNT2, CNT2 und CNT3 und CNT4–CNT9 sind über jeweilige ODER-Gatter 22–28 verbunden. Der Aufwärtszählpuls UP1 ist mit dem U-Anschluss des Zählers CNT2 über das ODER-Gatter 22 verbunden. Der Aufwärtszählpuls UP2 ist mit dem U-Anschluss des Zählers CNT3 über das ODER-Gatter 23 verbunden. Der Aufwärtszählpuls UP3 ist mit dem U-Anschluss des Zählers CNT5 über das ODER-Gatter 24 verbunden. Der Aufwärtszählpuls UP4 ist mit dem U-Anschluss des Zählers CNT6 über das ODER-Gatter 25 verbunden. Der Aufwärtszählpuls UP5 ist mit dem U-Anschluss des Zählers CNT7 über das ODER-Gatter 26 verbunden. Der Aufwärtszählpuls UP6 ist mit dem U-Anschluss des Zählers CNT8 über das ODER-Gatter 27 verbunden. Der Aufwärtszählpuls UP7 ist mit dem U-Anschluss des Zählers CNT9 über das ODER-Gatter 28 verbunden.
Die Aufwärtszählpulse UP0–UP7 sind Pulse zum Ausführen eines Aufwärtszählens für jeweilige Zählschrittwerte von 2⁰, 2², 2³, 2⁵, 2⁶, 2⁷, 2⁸ und 2⁹. Die Ladezählsignale LD0–LD2 sind Signale zum Laden von im EEPROM-Zählerabschnitt 12 (siehe 1) gespeicherten Frequenzdaten in den Binärzähler 20 über den Datenbus L1. Die Speicherzählsignale RD0–RD2 sind Signale zum Speichern von Frequenzzähldaten des Binärzählers 20 im EEPROM-Zählerabschnitt 12 über den Datenbus L1. Das Löschsignal CLR ist ein Signal zum Löschen des Binärzählers 20.
Der Überlauf-Flag-Abschnitt 21 ist eine Schaltung zum Anzeigen des Überlaufzustands des Binärzählers 20. Der Überlauf-Flag-Abschnitt 21 hat NOR-Gatter 29 und 30 und eine Überlauf-Flag-Ausgabe F2, die darstellt, ob der Binärzähler 20 übergelaufen ist oder nicht, wird am Ausgangsanschluss des NOR-Gatters 30 erzeugt. Ein erster Eingangsanschluss des NOR-Gatters 29 ist mit dem cy-Anschluss des Bitzählers CNT16 des höchstwertigen Bits des Binärzählers 20 verbunden. Ein zweiter Eingangsanschluss des NOR-Gatters 29 ist mit dem Aus gangsanschluss des NOR-Gatters 30 verbunden. Ein erster Eingangsanschluss des NOR-Gatters 30 ist mit dem Ausgangsanschluss des NOR-Gatters 29 verbunden. Das Signal LD2 wird zu einem zweiten Eingangsanschluss des NOR-Gatters 30 eingegeben. Das Löschsignal CLR wird zu einem dritten Eingangsanschluss des NOR-Gatters 30 eingegeben. Wenn das Ladezählsignal LD2 oder das Löschsignal CLH auf einem H-Pegel ist, löscht der Überlauf-Flag-Abschnitt 21 die Überlauf-Flag-Ausgabe F2 auf einen logischen Pegel von "0" (L-Pegel), was anzeigt, dass es keinen Überlauf gibt. Wenn der cy-Anschluss des Zählers CNT16 "H" ist, setzt der Überlauf-Flag-Abschnitt 21 die Überlauf-Flag-Ausgabe F2 auf einen logischen Pegel von "1" (H-Pegel), was anzeigt, dass es einen Überlauf gibt.
3 ist ein Schaltungsdiagramm eines Bitzählers CNT1 des Binärzählers 20. Der Bitzähler CNT1 weist ein D-Typ-Flip-Flop (D-F/F) 31, UND-Gatter 32, 34 und 36, einen Inverter 33, ein ODER-Gatter 35 und ein Gatter mit drei Zuständen 37 auf. Ebenso hat, wie es für 2 beschrieben wurde, der Zähler CNT1 einen Anschluss b, einen Anschluss U, einen Anschluss L, einen Anschluss R, einen Anschluss C und einen Anschluss cy.
Das D-F/F 31 ist ein bei einer Abfallflanke getriggertes D-F/F und hat einen Eingangsanschluss D, zu welchem ein internes Signal L31 eingegeben wird, einen Setzanschluss SET, zu welchem ein internes Signal L32 eingegeben wird, einen Rücksetzanschluss RST, zu welchem ein internes Signal L35 eingegeben wird, einen Takteingangsanschluss, der mit dem U-Anschluss (einem Eingangsanschluss für einen Aufwärtszählpuls UP) verbunden ist, einen Datenausgangsanschluss Q zum Erzeugen eines Zählbits Qi und einen invertierten Datenausgangsanschluss QB zum Erzeugen des internen Signals L31.
Das UND-Gatter 32 hat einen ersten Eingangsanschluss der mit einem Daten-Eingangs/Ausgangs-Anschluss b verbunden ist, einem zweiten Eingangsanschluss, der mit dem Anschluss L (dem Eingangsanschluss für das Ladezählsignal LD) verbunden ist, und einen Ausgangsanschluss, der das interne Signal L32 erzeugt. Der Inverter 33 hat einen Eingangsanschluss, der mit dem Dateneingangs/Ausgangs-Anschluss b verbunden ist, und einen Ausgangsanschluss, der das interne Signal L33 erzeugt, welches das Inverse des Signals am Anschluss b ist. Das UND-Gatter 34 hat einen ersten Eingangsanschluss, zu welchem das interne Signal L32 zugeführt wird (das heißt, dass er mit dem Dateneingangs/Ausgangs-Anschluss b über den Inverter 33 verbunden ist), einen zwei ten Eingangsanschluss, der mit dem Anschluss L verbunden ist und einen Ausgangsanschluss, der das interne Signal L34 erzeugt. Das ODER-Gatter 35 hat einen ersten Eingangsanschluss, zu welchem das interne Signal L34 zugeführt wird, einen zweiten Eingangsanschluss, der mit dem Anschluss C (dem Eingangsanschluss für das Löschsignal CLR) verbunden ist, und einen Ausgangsanschluss, der das interne Signal L35 erzeugt.
Das UND-Gatter 36 hat einen ersten Eingangsanschluss, zu welchem das Zählbit Qi zugeführt wird, einen zweiten Eingangsanschluss, der mit dem U-Anschluss verbunden ist, und einen Ausgangsanschluss zum Erzeugen eines Überlaufsignals cy, der mit dem Anschluss cy verbunden ist. Das Gatter mit drei Zuständen 37 hat einen Eingangsanschluss, zu welchem das Zählbit Qi zugeführt wird, einen Ausgangsanschluss, der mit dem Daten-Eingangs/Ausgangs-Anschluss b verbunden ist, und einen Steueranschluss, der mit dem Anschluss R (dem Eingangsanschluss für das Speicherzählsignal RD) verbunden ist. Das Gatter mit drei Zuständen 37 erzeugt das Zählbit Qi am Eingangsanschluss an seinem eigenen Ausgangsanschluss und führt es zum Daten-Eingangs/Ausgangs-Anschluss b zu, wenn der Steueranschluss auf einem H-Pegel ist (wenn das vom R-Anschluss eingegebene Signal ein H-Pegel ist). Wenn der Steueranschluss auf einem L-Pegel ist (wenn das vom R-Anschluss eingegebene Signal ein L-Pegel ist), verursacht das Gatter mit drei Zuständen einen Zustand hoher Impedanz zwischen dem Eingangsanschluss und dem Ausgangsanschluss.
Als Nächstes wird der Betrieb des Bitzählers CNTi beschrieben werden. 4 ist ein Zeitdiagramm zum Beschreiben des Betriebs des Bitzählers CNTi. In 4 sind Wellenformen für jeden des L-Anschlusses (Ladezählsignal LD), des U-Anschlusses (Aufwärtszählpuls (UP), des T-Anschlusses (Speicherzählsignal RD), des Zählbits Qi und des Überlaufsignals cy gezeigt. Die Verarbeitung für den Frequenzzähler 1 (siehe 1) ist grob unterteilt in einen Ladezählprozess, bei welchem im EEPROM 40 des EEPROM-Zählerabschnitts 12 (siehe 1) gespeicherte Frequenzdaten in den Binärzähler 20 geladen werden, einen Aufwärtszählprozess, bei welchem geladene Frequenzdaten um nur eine zu addierende Frequenz aufwärts gezählt werden, und einen Speicherzählprozess, bei welchem Frequenzdaten, die aufwärts gezählt worden sind, als neue Frequenzdaten in den EEPROM 40 geschrieben werden. In 4 entspricht die Zeit bis zu einer Zeit T2, bei welcher der L-Anschluss zu einem H-Pegel geht, einem Ladezählprozess, entspricht die Zeit von T2–T7 dem Aufwärtszählprozess und entspricht die Zeit ab T7, zu welcher der Anschluss R zu einem H-Pegel geht, dem Speicherzählprozess.
Zuallererst sind der Anschluss U und der Anschluss R auf dem L-Pegel, und wenn der Anschluss b über den Datenbus L1 (siehe 1) auf einen H-Pegel gesetzt bzw. eingestellt worden ist, gelangen dann, wenn durch das Ladezählsignal LD veranlasst wird, dass sich der Anschluss L von einem L-Pegel zu einem H-Pegel ändert, alle Eingangsanschlüsse des UND-Gatters 32 zu dem H-Pegel, was veranlasst, dass der SET-Anschluss des D-F/F 31 (das interne Signal L32) zu einem H-Pegel geht. Demgemäß wird der Q-Anschluss des D-F/F 31 auf einen H-Pegel eingestellt und ist das Zählbit Qi ein H-Pegel. Als Nächstes geht, während der L-Anschluss auf dem Pegel bleibt, wenn durch den Datenbus L1 veranlasst wird, dass sich der b-Anschluss zu einem L-Pegel ändert, das interne Signal L33 zu einem H-Pegel und werden alle Eingangsanschlüsse des UND-Gatters 34 zu einem H-Pegel gemacht, was den RST-Anschluss des D-F/F 31 (das interne Signal L35) zu einem H-Pegel macht (zu dieser Zeit ist der SET-Anschluss auf einem L-Pegel). Demgemäß wird der Q-Anschluss des D-F/F 31 auf einen L-Pegel eingestellt und wird das Zählbit Qi ein L-Pegel. (6!)
Spezifisch stellt der Bitzähler CNTi die zum Anschluss b zugeführten Daten im D-F/F 31 ein, wenn der Anschluss L auf einem H-Pegel ist. Ein im EEPROM 40 gespeichertes Frequenzdatenbit wird somit über den Datenbus L1 zum Anschluss b zugeführt und dann, wenn der Anschluss L zum H-Pegel gemacht ist, kann er entsprechend diesem Frequenzdatenbit in den Bitzähler CNTi geladen werden. Wenn der Binärzähler unter Verwendung von (n + 1) Bitzählern CNT0–CNTn aufgebaut ist, wie bei dem Binärzähler 20 der 2, können Frequenzdaten von (n + 1) Bits durch den zu einem H-Pegel gehenden Anschluss L in diesen Binärzähler geladen werden.
Als Nächstes gibt es, während der U-Anschluss und der R-Anschluss auf dem L-Pegel bleiben, wenn veranlasst wird, dass der L-Anschluss von einem H-Pegel zu einem L-Pegel geändert wird und verhindert wird, dass die oben angegebenen Bitdaten zum Anschluss b zugeführt werden (T2), einen Zustand hoher Impedanz zwischen den Eingangs- und Ausgangsanschlüssen des Gatters mit drei Zuständen 37, was bedeutet, dass der Anschluss b in einem schwebenden Zustand ist, aber das Zählbit Q1 wird durch das D-F/F 31 auf einem L-Pegel gehalten. Aufwärtszählpulse UP werden dann zum Anschluss U zugeführt, und bei der abfallen den Flanke des ersten Pulses (T3) ändert sich der Q-Anschluss des D-F/F 31 von einem L-Pegel zu einem H-Pegel und das Zählbit Qi wird ein H-Pegel. Für die Dauer dieses ersten Pulses bleibt das cy-Signal auf einem L-Pegel. Als Nächstes werden bei der Anstiegsflanke des zweiten UP-Pulses (T4) alle Eingangsanschlüsse des UND-Gatters 36 ein H-Pegel, so dass sich das Überlaufsignal cy von einem L-Pegel zu einem H-Pegel ändert. Bei der Abfallflanke des zweiten UP-Pulses (T5) wird das Zählbit Qi zu einem L-Pegel invertiert und wird auch das Überlaufsignal cy zu einem L-Pegel invertiert. Bei der Abfallflanke des dritten Up-Pulses (T6) wird das Zählbit Qi wieder auf einen H-Pegel eingestellt.
Spezifisch invertiert der Bitzähler CNTi abwechselnd das Zählbit Qi zwischen einem H-Pegel und einem L-Pegel für jede Abfallflanke der vom U-Anschluss eingegebenen Zählpulse und dann, wenn sich das Zählbit Qi von einem H-Pegel zu einem L-Pegel ändert, wird ein Überlaufpuls von cy ausgegeben. Demgemäß ist es dann, wenn die (n + 1) Bitzähler CNT0–CNTn in Kaskade bzw. Reihe geschaltet sind, wie bei dem Binärzähler in 2, möglich, einen (n + 1)-Bit-Binärzähler herzustellen, der um für jede Abfallflanke von Aufwärtszählpulsen UP1 (= 2⁰) aufwärtszählt, die zum Bitzähler CNT0 der ersten Stufe eingegeben werden. Ebenso ist ein ODER-Gatter zwischen den Kaskadenverbindungen des cy-Anschlusses des Bitzählers CNTj und dem U-Anschluss des Bitzählers CNT(j + 1) vorgesehen, wie in 2, und kann der Aufwärtszählpuls UP(j + 1) (ein Signal, das unabhängig von einem zu dem Anfangsstufen-Bitzähler CNT0 eingegebenen Signal UP0 ist) über das ODER-Gatter zum U-Anschluss des Bitzählers CNT(j + 1) eingegeben werden. Auf diese Weise kann der Binärzähler 20 für jede Abfallflanke von Aufwärtszählpulsen UP(j + 1) um einen Wert von 2^j+1 aufwärts zählen. Demgemäß kann ein Binärzähler mit dem oben beschriebenen Aufbau in Aufwärtszählschritten von 2ⁱ unter Verwendung von Aufwärtszählpulsen UPi aufwärtszählen. Es ist nicht nötig, ein ODER-Gatter bei jedem Kaskadenverbindungsabschnitt vorzusehen und sie können beispielsweise bei Kaskadenverbindungsabschnitten entsprechend Zählschrittwerten vorgesehen sein, die oft verwendet werden. Beim Binärzähler 20 der 2 sind ODER-Gatter in den Kaskadenverbindungsabschnitten von CNT1–CNT3 und CNT4–CNT9 vorgesehen. Als Ergebnis zählt der Binärzähler 20 beispielsweise unter Verwendung des Aufwärtszählpulses UP1 um 1 aufwärts und zählt er unter Verwendung des zum Bitzähler CNT8 eingegebenen Aufwärtszählpulses UP6 um 2⁸ aufwärts.
Als Nächstes wird, während der Anschluss L und der Anschluss U auf einem L-Pegel bleiben, wenn durch das Speicherzählsignal RD veranlasst wird, dass sich der Anschluss R von einem L-Pegel zu einem H-Pegel ändert (T7), das Zählbit Qi, das jeweils bei T3, T5 und T6 invertiert worden ist und auf einen H-Pegel eingestellt worden ist, durch das Gatter mit drei Zuständen 37 zum b-Anschluss ausgegeben.
Spezifisch gibt der Bitzähler CNT1 dann, wenn der R-Anschluss zu einem H-Pegel geht, das Zählbit Qi zum Anschluss b aus. Demgemäß wird das Zählbit, das aufwärts gezählt worden ist, über das Datenbit L1 zum EEPROM 40 zugeführt, und kann in den EEPROM 40 geschrieben werden (EEPROM-Frequenzdaten können aktualisiert bzw. einem Updaten unterzogen werden).
Wendet man sich wieder der 1 zu, hat der EEPROM 40 des EEPROM-Zählerabschnitts 12 beispielsweise Speicherzellen s0, s1 ... s16 (nicht gezeigt) für 16 Bits. Die Speicherzelle s0 ist eine Speicherzelle, um mit dem niederwertigsten Bit von Frequenzdaten, nämlich dem Zählbit Q0, beschrieben zu werden, während die Speicherzelle s16 eine Speicherzelle ist, um mit dem höchstwertigen Bit von Frequenzdaten, nämlich dem Zählbit Q16, beschrieben zu werden. Die Speicherzellen s0–s16 sind in 3 Bytes aufgeteilt und ein Wiederbeschreiben von Daten wird in Byte-Einheiten ausgeführt. Die Speicherzellen s0–s7 sind das untere Byte, die Speicherzellen s8–s15 sind das mittlere Byte und die Speicherzelle s16 ist das obere Byte. Hier werden nach einem erneuten Schreiben bzw. Wiederbeschreiben von Daten für das obere Byte einschließlich des höchstwertigen Bits Daten der mittleren und unteren Bytes wiederbeschrieben. Ein erneutes Schreiben von Daten für jedes Byte wird durch Löschen von Daten für alle Speicherzellen innerhalb des Bytes, darauf folgendes Schreiben von Daten zu spezifizierten Zellen innerhalb des Bytes, ausgeführt. Ebenso entspricht der Zustand mit gelöschten Daten einem Frequenzdaten-Bitwert von 1, während der Zustand mit neu geschriebenen Daten einem Wert von 0 entspricht. Wenn die Daten von allen Speicherzellen s0–s16 im wiederbeschriebenen Zustand sind, entspricht dies einem anfänglichen Frequenzdatenblatt (= 0), während dann, wenn die Daten von allen Speicherzellen s0–s16 im gelöschten Zustand sind, es einem maximalen Frequenzdatenwert entspricht.
Die Struktur des Lade-Flags 13 ist vorzugsweise eine Kombination aus 2 NOR-Gattern, beispielsweise gleich der Struktur des in 2 gezeigten Überlauf-Flag-Abschnitts 21. Die Ausgabe des Lade-Flags 13 wird zur Lade-Flag-Ausgabe F1 gemacht. Hier zeigt es dann, wenn die Lade-Flag-Ausgabe F1 ein logischer Pegel "1" ist, an, dass eine Ladezählverarbeitung ausgeführt worden ist, und wenn die Lade-Flag-Ausgabe F1 auf einem logischen Pegel "0" ist, zeigt es an, dass eine Ladezählverarbeitung noch nicht ausgeführt worden ist.
Als Nächstes wird die Frequenzzählverarbeitung des ersten Ausführungsbeispiels der vorliegenden Erfindung beschrieben werden. 5 ist ein Ablaufdiagramm, das die Frequenzzählverarbeitung des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt. 6 ist ein Ablaufdiagramm, das einen Ladezählprozess eines Schritts S1 in 5 detailliert zeigt. 7 ist ein Ablaufdiagramm, das einen Aufwärtszählprozess im Schritt S2 der 5 detailliert zeigt. 8 ist ein Ablaufdiagramm, das einen Speicherzählprozess des Schritts S4 in 5 detailliert zeigt.
In der Beschreibung, die folgt, ist der Frequenzzähler 1 in einer in 1 nicht gezeigten IC-Karte implementiert. Ebenso wird ein jeweiliger der Prozesse des Schritts S1, S2 und S4 in 5 IC-Karten-Befehlsprozess genannt, während alle Frequenzzählprozesse der 5 für eine Steuerung von Vorrichtungen höherer Ordnung sind, die in den Zeichnungen nicht gezeigt sind. Das bedeutet, dass die IC-Karte die drei Befehlsprozesse, nämlich eine Ladezählverarbeitung, eine Aufwärtszählverarbeitung und eine Speicherzählverarbeitung, gemäß Befehlen von Vorrichtungen höherer Ordnung ausführt. Nichtsdestoweniger ist es für die IC-Karte selbst möglich, das Gesamte des Frequenzzählprozesses der 5 zu steuern.
Zuallererst wird der Ablauf des gesamten Frequenzzählprozesses der 5 beschrieben werden. In einem Schritt S1 führt die IC-Karte dann, wenn eine Vorrichtung höherer Ordnung einen Ladezählbefehl zu der IC-Karte zuführt, Steuersignale zum EEPROM-Zählerabschnitt 12 zum Ausgeben von Frequenzdaten zu. Die IC-Karte führt auch ein Ladezählsignal LD zum Binärzählerabschnitt 11 zu und führt ein Steuersignal zum Einstellen eines Flags zum Lade-Flag 13 zu. Der EEPROM-Zählerabschnitt 12 gibt (n + 1)-Bit-Frequenzdaten Na, die im EEPROM 40 gespeichert sind, zum Datenbus L1 aus. Der Binärzählerabschnitt 11 lädt die Frequenzdaten Na vom Datenbus L1 in den Binärzähler 20, löscht den Überlauf-Flag-Abschnitt 21 auf "0" und setzt das Lade-Flag 13 auf "1" (Ladezählverarbeitung). In 2 entspricht die Überlauf-Flag-Ausgabe F2 von "0" einem L-Pegel und entspricht "1" einem H-Pegel.
Die geladenen Frequenzdaten Na verwenden, bevor sie aktualisiert sind, Koeffizienten a₀, a₁, ... a_n von 0 oder 1 und können durch die folgende Gleichung dargestellt werden. Na = a0 × 20 + a1 × 21 ... + an × 2n. (1)
Als Nächstes führt die Ic-Karte in einem Schritt C2, wenn die Vorrichtung höherer Ordnung einen Aufwärtszählbefehl zum Aufwärtszählen der Frequenz Nc1 zur IC-Karte zuführt, einen Aufwärtszählpuls UP zum Binärzählerabschnitt 11 zu und zählt der Binärzählerabschnitt 11 die Frequenz Nc1 aufwärts (Aufwärtszählverarbeitung). Bei dieser Aufwärtszählverarbeitung verwendet ein Aufwärtszahlen wenigstens einen spezifizierten Zählschrittwert unter den Zählschrittwerten 2⁰, 2¹, ... 2ⁿ, und es wird für einen Schrittwert gleichzeitig ausgeführt. In dem Fall, in welchem der Binärzähler 20 des Binärzählerabschnitts 11 überläuft, wird das Überlauf-Flag F2 durch den Überlauf-Flag-Abschnitt 21 auf "1" gesetzt bzw. eingestellt.
Die Zählfrequenz Nc1 verwendet Koeffizienten c₀, c_{0, ...} c_n von 0 oder 1 und kann durch die folgende Gleichung dargestellt werden. Nc1 = c0 × 20 + c1 × 21 ... + cn × 2n. (2)
Wenn die Vorrichtung höherer Ordnung die vor einer Aktualisierung neu zu den Frequenzdaten Na hinzuzufügende Frequenz Nd zuführt, werden Koeffizienten d₀, d₁ ... dⁿ, die 0 oder positive ganze Zahlen sind, verwendet, und wird die Additionsfrequenz Nd erweitert, wie es folgt: Nc1 = d0 × 20 + d1 × 21 ... + dn × 2n. (3)und wird basierend auf dem Koeffizienten d₁ der Additionsfrequenz Nd der Koeffizient c_i der Zählfrequenz Nc1 bestimmt, während ein Aufwärtszahlen eines Zählschrittwerts 2ⁱ einmal ausgeführt wird, wenn c_i = 1. Wenn d_i = 0, gilt c_i = 0, und wenn d_i ≥ 1, gilt c_i = 1. Demgemäß gilt Ncl £ Nd. Andererseits sind in den EEPROM 40 neu zu schreibende Frequenzdaten (aktualisierte Frequenzdaten) Na + Nd. Wenn der Binärzählerabschnitt 11 die Struktur der 2 hat, sind c₀, c₄, c₁₀–c_n und d₀, d₄, d₁₀–d_n immer 0.
Als Nächstes erkennt die Vorrichtung höherer Ordnung in einem Schritt S3, ob Zählfrequenzdaten Nc1 für die Aufwärtszählverarbeitung des Schritts S2 gleich der Additionsfrequenz Nd oder kleiner als Nd ist. Wenn Ncl < Nd, springt die Verarbeitung zurück zum Schritt S2, führt die Vorrichtung höherer Ordnung einen Aufwärtszählbefehl zum Veranlassen, dass die Zählfrequenz Nc2 aufwärts gezählt wird, zum Binärzählerabschnitt 11 zu und wird ein Aufwärtszählen der Frequenz Nc2 ausgeführt.
Die Zählfrequenz Nc2 verwendet Koeffizienten e₀, e₁, ... e_n von 0 oder 1 und kann durch die folgende Gleichung dargestellt werden. Nc2 = e0 × 20 + e1 × 21 ... + en × 2n. (4)
Die IC-Karte entwickelt die bereits aufwärtsgezählte Frequenz Nc1, die aus der Additionsfrequenz Nd, Nd–Nc1, abgeleitet ist, unter Verwendung von Koeffizienten f₀, f₁, ... f_n, die 0 oder positive ganze Zahlen sind, wie es folgt: Nd – Nc1 = f0 × 20 + f1 × 21 ... + fn × 2n. (5)
Der Koeffizient e_i der Zählfrequenz Nc2 wird basierend auf dem Koeffizienten f₁ bestimmt, was gleich der anfänglichen Aufwärtszählverarbeitung ist, und wenn e_i = 1, wird ein Aufwärtszahlen eines Zählschrittwerts 2ⁱ ausgeführt.
Auf diese Weise werden der Schritt S2 und der Schritt S3 wiederholt, bis die Zählfrequenzsumme Nc (= Nc1 + Nc2 + ...) gleich der Additionsfrequenz Nd ist und wenn Nc gleich Nd wird, geht die Verarbeitung weiter zu einem Schritt S4.
Es ist auch möglich, dass im Schritt S2 das Aufwärtszählen eines Zählschrittwerts 2ⁱ nicht einmal ausgeführt wird, sondern dieselbe Anzahl von Malen, wie es der Wert des Koeffizienten d_i der Gleichung (3) ist, ohne die Schritte S2 und S3 zu wiederholen. In diesem Fall ist die Zählfrequenz Nc1 gleich der Additionsfrequenz Nd, so dass folgendes gilt: Nc1 = d0 × 20 + d1 × 21 ... + dn × 2n. (2)'
Als Nächstes untersucht die IC-Karte in einem Schritt S4, wenn die Vorrichtung höherer Ordnung einen Speicherzählbefehl zu der IC-Karte zuführt, die Zustände der Lade-Flag-Ausgabe F1 des Lade-Flags 13 und der Überlauf-Flag-Ausgabe F2 des Überlauf-Flag-Abschnitts 21. Wenn die Lade-Flag-Ausgabe F1 "1" ist und die Überlauf-Flag-Ausgabe F2 "0" ist, führt die IC-Karte ein Speicherzählsignal RD zum Binärzählerabschnitt 11 zu und führt sie ein Steuersignal zum Schreiben von Frequenzdaten zum EEPROM-Zählerabschnitt 12 zu. Der Binärzählerabschnitt 11 gibt aktualisierte Frequenzdaten Na + Nd, die in der Aufwärtszählverarbeitung erzeugt sind, zum Datenbus L1 aus. Der EEPROM-Zählerabschnitt 12 schreibt die oben angegebenen aktualisierten Daten Na + Nd in den EEPROM 40 (Speicherzählverarbeitung). Ebenso beendet die IC-Karte dann, wenn die Lade-Flag-Ausgabe F1 "0" ist oder die Überlauf-Flag-Ausgabe F2 Eins ist, die Verarbeitung der 5, ohne diese Speicherzählverarbeitung auszuführen.
Als Nächstes wird die Ladezählverarbeitung im Schritt S1 der 5 unter Verwendung der 1, der 2 und der 6 detailliert beschrieben werden. Zuallererst gibt der EEPROM-Zählerabschnitt 122 in einem Schritt S10 die unteren 8 Bits a₀–a₇ innerhalb der 17 Bits von aktuellen Frequenzdaten Na = [a₁₆, a₁₅ ... a₀]([] stellt eine binäre Notation dar), die im EEPROM 40 gespeichert sind, in Reaktion auf ein Steuersignal von der IC-Karte zum Datenbus L1 aus. Der Binärzählerabschnitt 11 lädt die oben beschriebenen Bits a₀–a₇ vom Datenbus 11 in die Bitzähler CNT0–CNT7, wenn die Vorrichtung höherer Ordnung veranlasst, dass sich das Ladezählsignal LD0 von einem L-Pegel zu einem H-Pegel ändert. Vor einem Ausführen des Ladens aktueller Frequenzdaten Na = [a₁₆, a₁₅ ... a₀] wird das Lade-Flag 13 in Reaktion auf ein Steuersignal von der IC-Karte auf "0" eingestellt.
Als Nächstes gibt der EEPROM-Zählerabschnitt 12 in einem Schritt S11 die nächsten 8 Bits a₈–a₁₅ der aktuellen Frequenzdaten Na = [a₁₆, a₁₅ ... a₀] auf den Datenbus L1 aus. Dann lädt der Binärzählerabschnitt 11 Bits a₈–a₁₅ in die Bitzähler CNT8–CNT15, wenn die Vorrichtung höherer Ordnung veranlasst, dass sich das Ladezählsignal LD1 zu einem H-Pegel ändert.
Als Nächstes gibt der EEPROM-Zählerabschnitt 12 in einem Schritt S12 das höchstwertige Bit a₁₆ der aktuellen Frequenzdaten Na = [a₁₆, a₁₅ ... a₀] auf den Datenbus L1 aus. Dann lädt der Binärzählerabschnitt 11 das Bit a16 in den Bitzähler CNT16, wenn die Vorrichtung höherer Ordnung veranlasst, dass sich das Ladezählsignal LD2 zu einem H-Pegel ändert, und setzt ein Überlauf-Flag-Abschnitt 21 auf einen logischen Pegel "0" (L-Pegel) zurück.
Schließlich wird in einem Schritt S13 das Lade-Flag 13 in Reaktion auf ein Steuersignal von der IC-Karte auf "1" eingestellt. Diese Lade-Flag 13 wird nur durch die Vorrichtung höherer Ordnung verwendet, um zu bestimmen, ob eine Ladezählverarbeitung zu einer Zeit einer Speicherzählverarbeitung beendet worden ist oder nicht. Damit ist die Ladezählverarbeitung beendet.
Als Nächstes wird die Aufwärtszählverarbeitung des Schritts S5 in 5 unter Verwendung der 1 bis 3 und 7 detailliert beschrieben werden. Wenn die Vorrichtung höherer Ordnung die Additionsfrequenz Nd zuführt, kann dies gemäß der Gleichung (3) erweitert werden.
Nd = d0 × 20 + d2 × 22 + d3 × 23 + d5 × 25 + d6 × 26 + d7 × 27 + d8 × 28 + d9 × 29 (6)
Die Koeffizienten c₀, c₂, c₃, c₅–c₉ der in Gleichung (2) gezeigten Zählfrequenz Ncl können basierend auf den Koeffizienten d₀, d₂, d₃, d₅–d₉ der Gleichung (6) bestimmt werden. Ein Aufwärtszählbefehl zum Aufwärtszählen der Frequenz Nc1 wird dann zur IC-Karte zugeführt und die IC-Karte führt die Aufwärtszählverarbeitung der 7 aus. Zuallererst wird in einem Schritt S20 eine Entscheidung diesbezüglich, ob ein Aufwärtszählen für einen Aufwärtszählwert von 2⁰ auszuführen ist oder nicht, basierend auf dem Wert des Koeffizienten Co der Zählfrequenz Nc1 getroffen. Wenn c₀ = 0, wird ein Aufwärtszählen von 2⁰ nicht ausgeführt, und geht eine Verarbeitung weiter zu einem Schritt S22. Wenn c₀ = 1, wird in einem Schritt S21 ein Aufwärtszählpuls UP0 ausgegeben. Dieser Aufwärtszählpuls UP0 wird zum U-Anschluss des Bitzählers CNT0 zugeführt und der Binärzählerabschnitt 11 führt ein Aufwärtszählen von 2⁰ einmal aus.
Als Nächstes wird in Schritten S22–S23 gleich den Schritten S20–S21 eine Verarbeitung für ein Aufwärtszählen eines Zählwerts von 2² ausgeführt. Spezifisch wird in einem Schritt S22, wenn der Koeffizient c₂ der Zählfrequenz Nc1 = 0, ein Aufwärtszählen von 2² nicht ausgeführt und geht eine Verarbeitung weiter zu einem Schritt S24. Wenn c₂ = 1, wird in einem Schritt S23 ein Aufwärtszählpuls UP1 ausgegeben. Dieser Puls UP1 wird über ein ODER-Gatter 22 zum U-Anschluss des Bitzählers CNT2 zugeführt und der Binärzählerabschnitt 11 führt ein Aufwärtszählen von 2² einmal aus.
Auf gleiche Weise wird eine Verarbeitung zum Aufwärtszählen um einen Zählschrittwert von 2³ in Schritten S24–25 ausgeführt, wird eine Verarbeitung zum Aufwärtszahlen um einen Zählschrittwert von 2⁵ in Schritten S26–S27 ausgeführt, wird eine Verarbeitung zum Aufwärtszählen um einen Zählschrittwert von 2⁶ in Schritten S28–S29 ausgeführt, wird eine Verarbeitung zum Aufwärtszählen um einen Zählschrittwert von 2⁷ in Schritten S30–S31 ausgeführt, wird eine Verarbeitung zum Aufwärtszählen um einen Zählschrittwert von 2⁸ in Schritten S32–S33 ausgeführt und wird eine Verarbeitung zum Aufwärtszahlen um einen Zählschrittwert von 2⁹ in Schritten S34–S35 ausgeführt. Dies beendet die Aufwärtszählverarbeitung der 7.
Bei der oben beschriebenen Aufwärtszählverarbeitung wird dann, wenn ein Überlauf beim Bitzähler CNT16 erzeugt wird und ein Überlaufpuls ausgegeben wird, der Überlauf-Flag-Abschnitt 21 auf "1" (H-Pegel) eingestellt. Die Überlauf-Flag-Ausgabe F2 wird vor der Aufwärtszählverarbeitung durch das Ladesignal LD2 auf "0" (den L-Pegel) gelöscht.
Es ist möglich, dass ein Aufwärtszahlen um einen Zählschrittwert von 2i nicht einmal ausgeführt wird, sondern für dieselbe Anzahl von Malen ausgeführt wird, wie es ein Wert eines Koeffizienten di der Gleichung (3) ist. In diesem Fall kann in den Schritten S21, S23, S25, S29, S31, S33 und S35 eine Anzahl von Aufwärtszählpulsen UP, die dieselbe wie der Wert des Koeffizienten di der Additionsfrequenz Nd ist, zum Bitzähler CNT1 eingegeben werden.
9 ist ein Zeitdiagramm, das ein Beispiel der Aufwärtszählverarbeitung des Binärzählerabschnitts 11 mit der Struktur der 2 zeigt. In 9 sind Wellenformen für Aufwärtszählpulse UP0–UP7 und Zählbits Q0–Q16 gezeigt. In 9 sind aktuelle Frequenzdaten Na, die vom EEPROM 40 geladen sind, 1500 = [0 0000 0101 1101 1100]. Innerhalb der []-Symbole ist der äußerste linke Wert äquivalent dem Zählbit Q16 und ist der äußerste rechte Wert äquivalent dem Zählbit Q0. Demgemäß sind bei der Stufe, nachdem ein Ladezählen beendet worden ist, die Zählbits Q0, Q1, Q5, Q9 und Q11–Q16 des Binärzählers 20 auf einem L-Pegel, während Zählbits Q2–Q4, Q6–Q8 und Q10 auf einem H-Pegel sind. Die Zählfrequenz Nd ist 1000. Dies kann wie folgt erweitert werden. Nd = 1000 = 0 × 20 + 0 × 22 + 1 × 25 + 1 × 26 + 1 × 27 + 1 × 28 + 1 × 29 (7)
Die Koeffizienten der Zählfrequenz Nd sind alle 0 oder 1, was bedeutet, dass die Zählfrequenz Nc1 gleich der Additionsfrequenz Nd ist, was folgendes ergibt: Nc1 = 1 × 23+ 1 × 25+ 1 × 26 + 1 × 27 + 1 × 28 + 1 × 29 (8)
Demgemäß kann dann, wenn die im Schritt S2 der 5 gezeigte Aufwärtszählverarbeitung einmal ausgeführt wird, die Additionsfrequenz Nd aufwärtsgezählt werden und kann ein Aufwärtszählen getrennt für jeden der Zählschrittwerte von 2³, 2⁵, 2⁶, 2⁷, 2⁸ und 2⁹ ausgeführt werden. Spezifisch haben die Aufwärtszählpulse UP2, UP3, UP4, UPS, UP6 und UP7 ihre Zeitgabe gleichzeitig um Eins verschoben und werden dann zum Binärzähler 20 eingegeben. Hier wird eine Überlaufausgabe cy des Bit-Zählers CNTi als CYi beschrieben werden.
Zuallererst wird der Aufwärtszählpuls UP2 über ein ODER-Gatter 23 zum U-Anschluss des Bitzählers CNT3 eingegeben, wird das Zählbit Q3 des Bitzählers CNT3 von H zu L bei der Abfallflanke zu einer Zeit T8 invertiert und wird der Überlaufpuls CY3 ausgegeben. Das Zählbit Q4 des Bitzählers CNT4 wird durch diesen Puls CY3 von H zu L invertiert und ein Überlaufpuls CY4 wird ausgegeben. Das Zählbit Q5 des Bitzählers CNT5 wird durch diesen Puls CY4 von L zu H invertiert. Das bedeutet, dass als Ergebnis des Aufwärtszählpulses UP2 ein Aufwärtszählen um einen Zählschrittwert von 2³ einmal ausgeführt wird, was ein Aufwärtszählen um eine Frequenz von 2³ = 8 ist.
Als Nächstes wird der Aufwärtszählpuls UP3 über ein ODER-Gatter 24 zum U-Anschluss des Bitzählers CNT5 eingegeben und wird das Zählbit Q5 des Bitzählers CNT5 bei der Abfallflanke zu einer Zeit T9 von H zu L invertiert. Die Zählbits Q6–Q8 der Bitzähler CNT6–CNT8 werden jeweils durch Überlaufpulse CY5–CY7 von H zu L invertiert. Das Zählbit Q9 des Bitzählers CNT9 wird durch einen Überlaufpuls CY8 von L zu H invertiert. Das bedeutet, dass als Ergebnis des Aufwärtszählpulses UP3 ein Aufwärtszahlen um einen Zählschrittwert von 2⁵ einmal ausgeführt wird, was ein Aufwärtszahlen um eine Frequenz von 2⁵ = 32 ist.
Als Nächstes wird der Aufwärtszählpuls UP4 über ein ODER-Gatter 25 zum Bitzähler CNT6 eingegeben und wird das Zählbit Q6 des Bitzählers CNT6 bei der Abfallflanke zu einer Zeit T10 von L zu H invertiert. Das bedeutet, dass als Ergebnis des Aufwärtszählpulses UP4 ein Aufwärtszählen um einen Zählschrittwert von 2⁶ einmal ausgeführt wird, was ein Aufwärtszählen um eine Frequenz von 2⁶ = 64 ist.
Als Nächstes wird der Aufwärtszählpuls UP5 über ein ODER-Gatter 26 zum Bitzähler CNT7 eingegeben und wird ein Zählbit Q7 eines Bitzählers CNT7 bei der Abfallflanke zu einer Zeit T11 von L zu H invertiert. Das bedeutet, dass als Ergebnis des Aufwärtszählpulses UP5 ein Aufwärtszählen um einen Zählschrittwert von 2⁷ einmal ausgeführt wird, was ein Aufwärtszählen um eine Frequenz von 2⁷ = 128 ist.
Als Nächstes wird der Aufwärtszählpuls UP6 über ein ODER-Gatter 27 zum Bitzähler CNT8 eingegeben und wird ein Zählbit Q8 des Bitzählers CNT8 bei der Abfallflanke zu einer Zeit T12 von L zu H invertiert. Das bedeutet, dass als Ergebnis des Aufwärtszählpulses UP6 ein Aufwärtszahlen um einen Zählschrittwert von 2⁸ einmal ausgeführt wird, was ein Aufwärtszahlen um eine Frequenz von 2⁸ = 256 ist.
Als Nächstes wird ein Aufwärtszählimpuls UP7 über ein ODER-Gatter 28 zum Bitzähler CNT9 eingegeben und wird ein Zählbit Q9 des Bitzählers CNT9 bei der Abfallflanke zu einer Zeit T13 von H zu L invertiert. Das Zählbit Q10 des Bitzählers CNT10 wird durch den Überlaufpuls CY9 von H zu L invertiert. Das Zählbit Q11 des Bitzählers CNT11 wird durch den Überlaufpuls CY10 von L zu H invertiert. Das bedeutet, dass als Ergebnis des Aufwärtszählpulses UP7 ein Aufwärtszahlen um einen Zählschrittwert von 2⁹ einmal ausgeführt wird, was ein Aufwärtszählen um eine Frequenz von 2⁹ = 512 ist. Auf diese Weise werden in dem Binärzählerabschnitt 11 die aktuellen Frequenzdaten Na = 1500, die von dem EEPROM 40 geladen worden sind, nur um die Additionsfrequenz Nd = 1000 aufwärtsgezählt und werden aktualisierte Frequenzdaten Na + Nd = 2500 = [0 0000 1001 1100 0100] erzeugt.
Als Nächstes wird die Speicherzählverarbeitung des Schritts S4 in 5 unter Verwendung der 1–3 und der 8 detailliert beschrieben werden. In einem Schritt S50 untersucht die IC-Karte die Zustände der Lade-Flag-Ausgabe F1 des Lade-Flags 13 und der Überlauf-Flag-Ausgabe F2 des Überlauf-Flag-Abschnitts 21. Wenn die Lade-Flag-Ausgabe F1 "0" ist und die Überlauf-Flag-Ausgabe F2 "1" ist, führt die IC-Karte die Verarbeitung der Schritte S51–S53 im Frequenzzähler 1 nicht aus und endet die Verarbeitung der 8. Spezifisch stellt die IC-Karte das Speicherzählsignal RD nicht auf einen H-Pegel ein, und als Ergebnis schreibt der Frequenzzähler 1 die Frequenzdaten des Binärzählerabschnitts 11 nicht in den EEPROM-Zählerabschnitt 12. Auf diese Weise werden dann, wenn eine Ladezählverarbeitung nicht ausgeführt wird, die Frequenzdaten des EEPROM-Zählerabschnitts 12 nicht aktualisiert, wenn veranlasst worden ist, dass der Binärzählerabschnitt 11 durch ein Aufwärtszählen überläuft.
Weiterhin führt die IC-Karte, wenn die Lade-Flag-Ausgabe F1 "1" ist und die Überlauf-Flag-Ausgabe F2 "0" ist, die Verarbeitung der Schritte S52 bis S53 aus und schreibt der Frequenzzähler 1 aktualisierte Frequenzdaten Na + Nd, die durch den Binärzählerabschnitt 11 erzeugt worden sind, in den EEPROM-Zählerabschnitt 12.
Zuallererst veranlasst die IC-Karte in einem Schritt S51, dass sich das Speicherzähisignal RD1 zu "H" ändert. Der Bitzähler CNT16 gibt das Zählbit Q16 über das Gatter mit drei Zuständen 37 zur Busleitung b0 des Datenbusses L1 aus. Der EEPROM-Zählerabschnitt 12 schreibt das Zählbit Q16, das das höchstwertige Bit der Aktualisierungsfrequenzdaten Na + Nd bildet, zur Speicherzelle des oberen Bytes s16 des EEPROM 40.
Als Nächstes veranlasst die IC-Karte in einem Schritt S52, dass sich das Speicherzählsignal RD1 zu "H" ändert. Die Bitzähler CNT8–CNT15 geben jeweils die Zählbits Q8–Q15 über Gatter mit drei Zuständen 37 zu den Busleitungen b0–b7 des Datenbusses L1 aus. Der EEPROM-Zählerabschnitt 12 schreibt die Zählbits Q8–Q15, die die mittleren acht Bits der Aktualisierungsfrequenzdaten Na + Nd bilden, zu den Speicherzellen des mittleren Bytes s8–S15 des EEPROM 40.
Schließlich veranlasst die IC-Karte in einem Schritt S53, dass sich das Speicherzählsignal RD0 zu "H" ändert. Die Bitzähler CNT0–CNT7 geben jeweils die Zählbits Q0–Q7 über Gatter mit drei Zuständen 37 zu den Busleitungen b0–b7 des Datenbusses L1 aus. Der EEPROM-Zählerabschnitt 12 schreibt Zählbits Q0–Q7, die die unteren acht Bits der Aktualisierungsfrequenzdaten Na + Nd bilden, in Reaktion auf ein Steuersignal von der IC-Karte zu den Speicherzellen des unteren Bytes s0–s7 des EEPROM 40. Auf die oben beschriebene Weise werden die 17-Bit-Frequenzdaten des EEPROM 40 von Daten vor einer Aktualisierung von Na zu aktualisierten Frequenzdaten Na + Nd neu geschrieben.
Der EEPROM 40 schreibt Daten für jedes Byte neu, wie es oben beschrieben worden ist. Zu diesem Zweck werden alle Speicherzellen innerhalb des Bytes gelöscht und werden spezifizierte Speicherzellen in einen neu geschriebenen bzw. wiederbeschriebenen Zustand versetzt. Wenn Speicherzellen des EEPROM 40 im gelöschten Zustand sind, entspricht es einem Bitwert von 1, und wenn die Speicherzellen im neu geschriebenen Zustand sind, entspricht es einem Bitwert von 0. Demgemäß erfolgt beispielsweise die Prozedur zum erneuten Schreiben der Daten des unteren Bytes zum anfänglichen erneuten Schreiben von allen Speicherzellen s0–s7 zu 1, und ein darauf folgendes Wiederbeschreiben von Speicherzellen entsprechend Zählbits, die einen Bitwert von 0 haben, zu 0. Die Prozedur zum Wiederbeschreiben der Daten des oberen Bytes besteht im anfänglichen Wiederbeschreiben der Speicherzelle s16 zu 1 und dann einem Wiederbeschreiben der Speicherzelle s16 zu 0, wenn das Zählbit Q15 0 ist. Wenn das Byte einschließlich des höchstwertigen Bits von Frequenzdaten (in diesem Fall das obere Byte) anfänglich Wiederbeschreiben wird, wie bei der Speicherzählverarbeitung der 8, werden die Frequenzdaten des EEPROM 40 nicht kleiner als die aktuellen Frequenzdaten Na, und zwar selbst momentan nicht, während der Speicherzählverarbeitung. Demgemäß werden selbst dann, wenn die Energie zu dem Frequenzzähler 1 während der Speicherzählverarbeitung aufgrund einer Entfernung der IC-Karte etc. getrennt wird, die Frequenzdaten nicht retrogressiv aktualisiert werden, d. h. zu einem kleineren Wert als die aktuellen Frequenzdaten Na.
Somit werden gemäß dem ersten Ausführungsbeispiel deshalb, weil der Binärzählerabschnitt 11 und der EEPROM-Zählerabschnitt 12 im Frequenzzähler 1 vorgesehen sind, Frequenzdaten, die im EEPROM 40 des EEPROM-Zählerabschnitts 12 gespeichert sind, in den Binärzähler 20 des Binärzählerabschnitts 11 geladen. Danach führt der Binärzähler 20 ein Aufwärtszählen um eine spezifizierte Frequenz durch und schreibt die aufwärts gezählten Frequenzdaten in den EEPROM 40. Ein Wiederbeschreiben des EEPROM 40 wird einmal in einem Frequenzzählprozess ausgeführt. Dies bedeutet, dass es selbst dann, wenn die Anzahl von Wiederbeschreibungen des EEPROM 40 auf 10.000 mal beschränkt ist, ein Frequenzzählen von 10.000 handhaben kann. Ebenso werden Binärdaten erneut zu dem EEPROM 40 geschrieben, was bedeutet, dass die Anzahl von Speicherzellen im Vergleich mit einem Frequenzzähler des zugehörigen Standes der Technik reduziert werden kann. Dies bedeutet, dass der EEPROM 40 klein gemacht werden kann.
Weiterhin sind das Lade-Flag 13, das anzeigt, ob ein Ladezahlen ausgeführt worden ist oder nicht, und das Überlauf-Flag 21, das anzeigt, ob der Binärzähler 20 überläuft oder nicht, im Frequenzzähler 1 vorgesehen. Dies bedeutet, dass die Frequenzdaten des EEPROM 40 nicht aktualisiert werden, wenn die Ladezählverarbeitung nicht ausgeführt worden ist und wenn der Binärzähler 20 nicht überläuft. Die Frequenzdaten werden nicht retrogressiv aktualisiert (kleiner gemacht). Demgemäß ist es möglich, eine illegale Verwendung einer IC-Karte zu verhindern, die den Frequenzzähler 1 enthält.
Ebenso entspricht der gelöschte Zustand des EEPROM 40 einem Frequenzdaten-Bitwert von 1 und zu der Zeit einer Speicherzählverarbeitung des oberen Bytes des EEPROM 40, wo das höchstwertige Bit der Frequenzdaten zu schreiben ist, wird zuerst aktualisiert. Dies bedeutet, dass selbst dann, wenn die Energieversorgung zur IC-Karte während einer Speicherzählverarbeitung aufgrund dessen unterbrochen wird, dass die Karte entfernt wird, etc., Frequenzdaten des EEPROM 40 nicht zu alten Daten zurückkehren werden. Demgemäß ist es möglich, eine illegale Verwendung einer IC-Karte zu verhindern, die den Frequenzzähler 1 enthält.
Mit der Struktur, bei welcher ein Aufwärtszählpuls zu irgendeinem beliebigen Bitzähler CNTi des Binärzählers 20 über ein ODER-Gatter eingegeben werden kann, ist es möglich, um einen Zählschrittwert von 2ⁱ aufwärts zu zählen. Die Frequenzzählverarbeitungszeit kann kürzer als in dem Fall eines Aufwärtszählens von Eins zu einer Zeit, wie bei dem zugehörigen Stand der Technik, gemacht werden.
Zweites Ausführungsbeispiel
10 ist ein strukturelles Blockdiagramm, das die Konfiguration eines Frequenzzählers 2 des zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt, und Teile, die dieselben wie in 1 sind, haben dieselben Bezugszeichen daran angebracht. Der Frequenzzähler 2 hat ein Nachlade-Flag 14, das im Frequenzzähler der 1 vorgesehen ist, und der Binärzählerabschnitt 11 ist als der Binärzählerabschnitt 15 aufgebaut. Das bedeutet, dass der Frequenzzähler 2 den Binärzählerabschnitt 15, den EEPROM-Zählerabschnitt 12, das Lade-Flag 13 und das Nachlade-Flag 14, den Datenbus L1 und einen Steuerleitungsabschnitt L3 aufweist. Der Binärzählerabschnitt 15 ist im Vergleich mit dem Binärzählerabschnitt 11 in 1 derart konfiguriert, dass er einen Binärzähler 50 anstelle des Binärzählers 20 hat. Das bedeutet, dass der Binärzählerabschnitt 15 den Überlauf-Flag- Abschnitt 21 und den Binärzähler 50 aufweist. Das Nachlade-Flag 14 hat beispielsweise dieselbe Struktur wie das Lade-Flag 13 und die Ausgabe des Nachlade-Flags 14 wird die Ausgabe des Nachlade-Flags F3 genannt. Der Steuerleitungsabschnitt L3 unterscheidet sich vom Steuerleitungsabschnitt L2 in 1 diesbezüglich, dass er mit einer Steuerleitung zum Steuern des Nachlade-Flags 14 und einer Ausgangssignalleitung des Nachlade-Flags 14 versehen ist.
11 ist ein Schaltungsdiagramm des Binärzählerabschnitts 15 und Teile, die dieselben wie Teile in 2 sind, haben dieselben Bezugszeichen daran angebracht. Der Binärzähler 50 und der Binärzähler 20 in 2 unterscheiden sich bezüglich der Bitpositionen, wo ODER-Gatter 22–28 eingegeben werden, aber die übrige Struktur ist dieselbe. Der Binärzähler 50 hat jeweilige ODER-Gatter 22–28 in einem Kaskadenverbindungsabschnitt von Bitzählern CNT0–CNT7 vorgesehen und Aufwärtszählpulse UP0–UP7 werden jeweils zu den U-Anschlüssen (siehe 3) der Bitzähler CNT0–CNT7 eingegeben.
Der Betrieb des Binärzählers 50 ist nahezu derselbe wie der Betrieb des Binärzählers 20 in 2, aber deshalb, weil die Positionen der ODER-Gatter 22–28 unterschiedlich sind, ist die Anzahl, die zu einer Zeit aufwärts gezählt werden kann, (Aufwärtszählwert) etwas unterschiedlich. Beim Binärzähler 50 ist es möglich, gemäß dem angewendeten Aufwärtszählpuls UP um unterschiedliche Werte aufwärts zu zählen. Ein Aufwärtszählwert von 2⁰ (= 1) ist nämlich mit dem Aufwärtszählpuls UP0 möglich, ein Aufwärtszählwert von 2¹ (= 2) ist mit einem Aufwärtszählpuls UP2 möglich, ein Aufwärtszählwert von 2² (= 4) ist mit einem Aufwärtszählpuls UP2 möglich, ein Aufwärtszählwert von 2³ (= 8) ist mit einem Aufwärtszählpuls UP3 möglich, ein Aufwärtszählwert von 2⁴ (= 16) ist mit einem Aufwärtszählpuls UP4 möglich, ein Aufwärtszählwert von 2⁵ (= 32) ist mit einem Aufwärtszählpuls UP5 möglich, ein Aufwärtszählwert von 2⁶ (= 64) ist mit einem Aufwärtszählpuls UP6 möglich und ein Aufwärtszählwert von 2⁷ (= 128) ist mit einem Aufwärtszählpuls UP7 möglich. Alle Zahlen von 2⁰–2⁷ können nämlich zu einer Zeit aufwärts gezählt werden. Demgemäß ist es durch selektives Steuern der Aufwärtszählpulse UP0–UP7 möglich, eine Frequenz von 1–255 in einem in dem Schritt S2 der 5 gezeigten Aufwärtszählprozess frei aufwärts zu zählen. In diesem Fall stellt es den äquivalenten Betrieb zu demjenigen eines 8-Bit-Addierers dar.
Beim zweiten Ausführungsbeispiel der vorliegenden Erfindung ist neben der Frequenzzählverarbeitung eine Nachladeverarbeitung hinzugefügt und können die im EEPROM-Zählerabschnitt 12 des Frequenzzählers 2 gespeicherten Frequenzdaten auf einem beliebigen Wert aktualisiert werden. Auf diese Weise ist es beispielsweise möglich, eine IC-Karte wieder zu verwenden, in welcher der Frequenzzähler 2 verpackt ist. Jedoch wird der Frequenzzählprozess des zweiten Ausführungsbeispiels unter Verwendung des Verarbeitungsablaufs ausgeführt, der in 5 des oben beschriebenen ersten Ausführungsbeispiels gezeigt ist.
Die Nachladeverarbeitung des zweiten Ausführungsbeispiels der vorliegenden Erfindung wird nun nachfolgend beschrieben werden. 12 ist ein Ablaufdiagramm, das den Nachladeprozess des zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt. In der folgenden Beschreibung ist gleich dem ersten Ausführungsbeispiel der Frequenzzähler 2 in einer IC-Karte verpackt. Ebenso wie beim ersten Ausführungsbeispiel werden die Nachladeverarbeitung der 12 und die Aufwärtszählverarbeitung durch eine Vorrichtung höherer Ordnung gesteuert. Die Nachladeverarbeitung der 12 ist eine Befehlsverarbeitung der IC-Karte. Jedoch kann die IC-Karte selbst auch die Nachladeverarbeitung der 12 und die Aufwärtszählverarbeitung steuern.
Das Nachlade-Flag 14 ist eine Schaltung, die eine Zulassung/Nichtzulassung einer Nachladebefehlsausführung gewährt. Hier zeigt ein logischer Pegel "0" an, dass eine Ausführung nicht zugelassen ist, während ein logischer Pegel "1" anzeigt, dass eine Ausführung zugelassen ist. Das Nachlade-Flag 14 wird zu der Zeit einer Aktivierung der IC-Karte (wenn sie zum Einkaufen verwendet wird, wenn Frequenzdaten gespeichert sind und wenn eine Frequenzzählverarbeitung möglich ist) auf "0" gelöscht.
Um die Nachladeverarbeitung auszuführen, gibt es aus Sicherheitsgründen eine Notwendigkeit zum Verarbeiten, um eine Ausführung eines Passwort-Vergleichs und einer Verifizierungsverarbeitung, etc. zuzulassen. Wenn diese Verarbeitung richtig ausgeführt wird, wird das Nachlade-Flag 14 auf "1" eingestellt bzw. gesetzt. Dies dient zum Verhindern, dass der Frequenzzähler illegal nachgeladen wird.
Wenn ein Nachladebefehl von der Vorrichtung höherer Ordnung ausgegeben wird, führt die IC-Karte die Nachladeverarbeitung der 12 aus. Zuallererst untersucht die IC-Karte in einem Schritt S60, ob die Nachlade-Flag-Ausgabe F3 des Nachla de-Flags 14 "1" ist oder nicht. Wenn die Nachlade-Flag-Ausgabe F3 "0" ist, entscheidet die IC-Karte, dass eine Nachladeausführung nicht zugelassen ist, und die Verarbeitung der 12 endet. Wenn die Nachlade-Flag-Ausgabe F3 "1" ist, führt die IC-Karte die Verarbeitung der Schritte S61–S62 aus.
Im Schritt S61 gibt die IC-Karte ein Löschsignal CLR zum Frequenzzähler 2 aus und werden die Zählbits Q0–Q16 der Bitzähler CNT0–CNT16 des Binärzählerabschnitts 15 sowie der Überlauf-Flag-Abschnitt 21 auf "0" (L) gelöscht.
Im Schritt S62 führt die IC-Karte ein Steuersignal zum Einstellen eines Flags zum Lade-Flag 13 zu und wird das Lade-Flag 13 auf "1" gesetzt. Als Ergebnis der Verarbeitung des Schritts S61 und des Schritts S62 kehrt der Zählwert des Binärzählers 50 zum Anfangswert (= 0) zurück. Ebenso wird die Lade-Flag-Ausgabe F1 auf "1" gesetzt, was anzeigt, dass eine Speicherzählverarbeitung zugelassen ist, und wird eine Nachladeverarbeitung beendet.
Als Nächstes werden, wenn eine Speicherzählverarbeitung ausgeführt wird, Anfangswert-Frequenzdaten zum EEPROM-Zählerabschnitt 12 geschrieben und wird der Frequenzzähler 2 nachgeladen bzw. wiederaufgeladen. Wenn jedoch eine Aufwärtszählverarbeitung vor der Speicherzählverarbeitung ausgeführt wird, ist es möglich, den Frequenzzähler 2 auf irgendeinen beliebigen Wert nachzuladen. Es ist auch möglich, eine Verarbeitung bis zu einer Speicherzählverarbeitung innerhalb der Nachladebefehlsverarbeitung auszuführen. Wenn jedoch ein Nachlade auf einen beliebigen Wert in Erwägung gezogen wird, kann die Anzahl von Malen eines erneuten Schreibens zum EEPROM reduziert werden, was bedeutet, dass es besser ist, eine Speicherzählverarbeitung separat auszuführen.
Gemäß dem zweiten Ausführungsbeispiel ist durch Vorsehen des Nachlade-Flags 14, das anzeigt, ob eine Nachladeverarbeitung für den Frequenzzähler 2 zulässig/nicht zulässig ist, ein Nachladen bei einer Beendigung einer Passwortvergleichsverarbeitung, etc. zulässig. Danach kann, wenn das Nachlade-Flag 14 gesetzt worden ist, eine Nachladeverarbeitung ausgeführt werden, um Anfangsdaten (= 0) oder irgendwelche beliebigen Frequenzdaten in den EEPROM 40 zu schreiben. Es ist daher möglich, die IC-Karte wieder zu verwenden.
Der Zähler ist so konfiguriert, dass Aufwärtszählpulse UP0–UP7 zu den U-Anschlüssen der Bitzähler CNT0–CNT7 des Binärzählers 20 eingegeben werden können. Dies bedeutet, dass ein Aufwärtszahlen um einen beliebigen Zählschrittwert von 1–256 möglich ist. Ebenso kann dieselbe Funktion wie diejenige eines 8-Bit-Addierers auf einfache Weise in einem Zähler realisiert werden, was bedeutet, dass die Frequenzzählverarbeitungszeit verkürzt werden kann.
Bei den oben beschriebenen ersten und zweiten Ausführungsbeispielen wird eine Frequenz durch Aufwärtszahlen gezählt, aber es muss nicht gesagt werden, dass eine Frequenz auch durch Abwärtszählen gezählt werden kann.
Weiterhin ist die Anzahl und die Position von ODER-Gatter-Binärzählern zum Durchführen eines Zählens eines Zählschrittwerts von 2ⁱ nicht auf die Art beschränkt, die in 2 und 11 gezeigt ist, sondern sie können beliebig eingestellt werden. Ebenso ist die Polarität des Lade-Flags 13, des Überlauf-Flag-Abschnitts 21 und des Nachlade-Flags 14 nicht auf diejenigen beschränkt, die bei den oben beschriebenen ersten und zweiten Ausführungsbeispielen gezeigt sind.
Bei den oben beschriebenen ersten und zweiten Ausführungsbeispielen ist ein erneutes Schreiben bzw. Wiederbeschreiben von Frequenzdaten des EEPROM 40 ein Byteschreibmode, wo Daten in Byte-Einheiten erneut geschrieben werden, aber es ist auch möglich, alle Bits gleichzeitig neu zu schreiben. In einem Seitenschreibmode sind in Fällen, in welchen die IC-Karte entfernt ist, etc., in einem gelöschten Zustand alle Bitwerte auf "1" eingestellt worden, was bedeutet, dass die IC-Karte verwendet wurde. Dies ist effektiv beim Verhindern, dass die Frequenzdaten retrogressiv aktualisiert werden.
Bei den oben beschriebenen ersten und zweiten Ausführungsbeispielen ist eine Vielzahl von Ziffern in einem einzigen Aufwärtszähl-Befehlsprozess aufwärts gezählt, aber es ist auch möglich, nur eine einzige Ziffer in einem Befehlsprozess aufwärts zu zählen.

Claims

Zählschaltung (1, 2), die Folgendes aufweist: einen wiederbeschreibbaren nichtflüchtigen Speicher (40) zum Speichern von Zähldaten, die aus einer Vielzahl von Bits bestehen; und einen vom nichtflüchtigen Speicher getrennten Zähler (20, 50), der die aus dem nichtflüchtigen Speicher ausgelesenen Zähldaten speichert, wobei der Zähler auf Update-Information, die individuelle Änderungen an einzelnen der Vielzahl von Bits der Zähldaten darstellt, reagiert, um die gespeicherten Zähldaten einem Updaten zu unterziehen, und der die einem Updaten unterzogenen Daten als Zähldaten zum nichtflüchtigen Speicher ausgibt.
Zählschaltung nach Anspruch 1, wobei die Zählschaltung eine erste Anzeigeschaltung hat, die einen ausgelesenen Zustand der ersten Daten anzeigt.
Zählschaltung nach Anspruch 1 oder 2, wobei die Zählschaltung eine zweite Anzeigeschaltung (21) hat, die einen Zählerüberlaufzustand anzeigt.
Zählschaltung nach Anspruch 3, wobei die Zählschaltung eine dritte Anzeigeschaltung hat, die eine Zulässigkeit eines Initialisierens von Daten im Zähler anzeigt.
Zählschaltung nach Anspruch 1, wobei die ersten und die zweiten Daten (n + 1)-Bit-Daten (wobei n eine positive ganze Zahl ist) sind und der Zähler Zählungen in Zählschrittwerten von 2ⁱ (wobei i eine beliebige ganze Zahl von 0 – n ist) ausführt.
Zählschaltung nach Anspruch 5, wobei der Zähler (n + 1) Flip-Flops hat und Zählungen der Zählschrittwerte von 2ⁱ in Reaktion auf Taktsignale ausführt.
Zählerschaltung nach Anspruch 1, wobei die Zählerschaltung in einer IC-Karte angebracht ist.
Zählverfahren unter Verwendung eines wiederbeschreibbaren nichtflüchtigen Speichers, das Folgendes aufweist: einen ersten Schritt zum Auslesen von Zähldaten, die aus einer Vielzahl von Bits bestehen, die im nichtflüchtigen Speicher gespeichert sind; einen zweiten Schritt zum Speichern der aus dem nichtflüchtigen Speicher ausgelesenen Zähldaten in einem Zähler; einen dritten Schritt zum Liefern von Update-Information, die individuelle Änderungen an einzelnen der Vielzahl von Bits der Zähldaten darstellt, zum Zähler, wobei der Zähler auf die Update-Information reagiert, um die gespeicherten Zähldaten im Zähler, einschließlich eines Änderns der Individuellen der Vielzahl von Bits der gespeicherten Zähldaten, basierend auf der jeweiligen Information, die die individuellen Änderungen daran darstellt, einem Updaten zu unterziehen; und einen vierten Schritt zum Schreiben der einem Updaten unterzogenen Daten als Zähldaten zum nichtflüchtigen Speicher.
Zählverfahren nach Anspruch 8, wobei eine Schreiben des dritten Schritts durch Information, die einen ausgelesenen Zustand der ersten Daten anzeigt, und Information, die einen Überlaufzustand des Zählers anzeigt, gesteuert wird.
Zählverfahren nach Anspruch 9, wobei eine Initialisierung des Zählers basierend auf Information gesteuert wird, die eine Zulässigkeit eines Initialisierens von Daten im Zähler anzeigt.
Zählverfahren nach Anspruch 8, wobei die ersten Daten (n + 1)-Bit-Daten (wobei n eine positive ganze Zahl ist) sind und der Zähler Zählungen in Zählschrittwerten von 2ⁱ (wobei i eine beliebige ganze Zahl von 0 – n ist) ausführt.
Zählverfahren nach Anspruch 11, wobei der Zähler ein Zählen einer jeweiligen festen Anzahl von Malen mit wenigstens einem ausgewählten Zählschrittwert ausführt.
Zählverfahren nach Anspruch 8, wobei ein Updaten im zweiten Schritt in Byte-Einheiten ausgeführt wird.
Zählverfahren nach Anspruch 13, wobei ein Updaten im zweiten Schritt ein Updaten ab einem Byte ist, das das höchstwertige Bit der ersten Daten enthält.
Zählverfahren nach Anspruch 8, wobei das Updaten im zweiten Schritt für alle Bits der ersten Daten gleichzeitig ausgeführt wird.