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HINTERGRUND
DER ERFINDUNG
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1. Gebiet
der Erfindung
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Die vorliegende Erfindung bezieht
sich auf einen Datendemodulator und ein Datendemodulationsverfahren,
die fähig
sind zum Demodulieren von n-fach Geschwindigkeitsdaten (wobei n
eine positive ganze Zahl ist), wie etwa Klang, Bild, etc. in der
digitalen Form, die von einer Informationszuführungsquelle, wie etwa einem
CD-ROM-Laufwerk, eingegeben werden, in M·n-fach Geschwindigkeitsdaten (wobei M
eine positive ganze Zahl und M ≥ 2
ist) in Echtzeit und dann Ausgeben von mit M·n-fach Geschwindigkeit modulierten
Daten.
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2. Beschreibung des Stands
der Technik
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In den vergangenen Jahren haben sich
verschiedene informationsreproduzierende Vorrichtungen für eine Reproduktion
digitaler Daten, wie etwa Klang, Bild etc., die auf einem Informationsspeichermedium,
wie etwa einer CD (Compact Disc), CD-ROM, etc. gespeichert werden,
rasch verbreitet.
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Insbesondere wird z. B. in einem CD-ROM-Laufwerk,
das die digitalen Daten abspielen kann, die auf der CD-ROM gespeichert
sind, eine höhere
Datentransfergeschwindigkeit als Reaktion auf die Anforderung, Multimedia,
wie etwa Musik, bewegliche Bilder etc. sanft reibungslos abzuspielen, nach
oben gedrückt.
Diese höhere
Datentransfergeschwindigkeit kann als ein ganzzahliges Vielfaches einer
Standardgeschwindigkeit von 1,50 KByte/sek, die eine Datentransfergeschwindigkeit
eines Musik-CD-Spielers ist, erreicht werden.
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In der obigen Situation, in der eine
derartige höhere
Datentransfergeschwindigkeit täglich
nach oben gedrückt
wird, gab es auf dem Markt verschiedene CD-ROM-Laufwerke, die die
digitalen Daten in gegenseitig verschiedenen Tupel-Geschwindigkeitsmodi,
wie etwa doppelte Geschwindigkeit, dreifache Geschwindigkeit, vierfache
Geschwindigkeit, sechsfache Geschwindigkeit, achtfache Geschwindigkeit, neunfache
Geschwindigkeit etc. gemäß jeweils
vielfachen Standards abspielen können.
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In der obigen Situation jedoch, dass
die CD-ROM-Laufwerke, die in gegenseitig unterschiedlichen Tupel-Geschwindigkeitsmodi
gemäß vielfachen
Standards betrieben werden, auf den Markt gebracht wurden, gab es
einen zu überwindenden Nachteil,
dass es z. B. eine Möglichkeit
gibt, eine derartige Situation hervorzubringen, dass die digitalen Daten,
die in einem Tupel-Geschwindigkeitsmodus reproduziert werden, z.
B. doppelte Geschwindigkeit, dreifache Geschwindigkeit, vierfache
Geschwindigkeit, achtfache Geschwindigkeit etc., die einem bestimmten
CD-ROM-Laufwerk eigen sind, und dann von dort bei einer vorbestimmten
Transfergeschwindigkeit gesendet werden, nicht durch eine Bildreproduktionseinheit
auf der Empfängerseite
empfangen werden können.
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Die obige Situation ist in dem Fall
aufgetreten, dass die Datentransfergeschwindigkeit auf der Empfängerseite
nicht mit der Datentransfergeschwindigkeit auf der Senderseite übereinstimmt. Um
nicht eine derartige Situation herbeizuführen, gab es für den Benutzer
des CD-ROM-Laufwerks bei Erweiterung des Systems des Benutzers einen
derartigen Nachteil, dass der Benutzer nicht nur eine andere empfängerseitige
Vorrichtung vorbereiten muss, die in der Lage ist, die digitalen
Daten bei der Transfergeschwindigkeit entsprechend dem Tupel-Geschwindigkeitsmodus
seines oder ihres eigenen CD-ROM-Laufwerks zu empfangen, sondern
der Benutzer muss auch eine andere senderseitige Vorrichtung mit
einem unterschiedlichen Tupel-Geschwindigkeitsmodus in das System
des Benutzers neu einführen,
nachdem z. B. ein Bildreproduktionssystem durch Kombinieren des
DV-ROM-Laufwerks als die senderseitige Vorrichtung mit der Bildreproduktionseinheit
als die empfängerseitige
Vorrichtung aufgebaut wurde.
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US-A-4,891,808 beschreibt einen selbst
synchronisierenden Multiplexer, der betriebsfähig ist, Daten in parallelen
Eingabekanälen
bei einer Abtastrate, die mindestens die doppelte Datenrate ist,
abzutasten, um die Daten für
jeden Kanal in einer jeweiligen Zeitunterteilung seriell zu senden
und die Daten an einem Empfangsende wiederherzustellen. Der Multiplexer
ist mit einem Bitspeicherregister für aufeinanderfolgende Abtastwerte
in mindestens einem Eingabekanal, um in einem Markierungskanal verwendet
zu werden, versehen. Durch Verwendung eines Markierungskanals wird
die Notwendigkeit für zusätzliche
Zeit, die einer Start-/Stoppsignalisierung gewidmet wird, vermieden.
Das Signal in jeder Eingabeleitung des beschriebenen Multiplexers
wird wiederum abgetastet.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die vorliegende Erfindung wurde angesichts der
obigen Umstände
vorgenommen und es ist ein Ziel der vorliegenden Erfindung, einen
Datengeschwindigkeitsdemodulator und ein Datengeschwindigkeitsdemodulationsverfahren
vorzusehen, die fähig
sind zum Ausgeben von bei M·n-fach
Geschwindigkeit demodulierten Daten sequenziell in Echtzeit von
mehrfachen Schieberegistern mit serieller Eingabe und paralleler
Ausgabe, wenn n-fach Geschwindigkeitsdaten jeweils sequenziell in
die mehrfachen Schieberegister mit serieller Eingabe und paralleler Ausgabe
eingegeben werden, durch Einstellung innerhalb einer Periode eines
M·n-fach
Geschwindigkeitsrahmentakts einer Zeitperiode, die von einem Beginn
einer Eingabe von n-fach Geschwindigkeitsdaten in die Schieberegister
mit serieller Eingabe und paralleler Ausgabe zu einem Ende einer
Ausgabe von M·n-fach
Geschwindigkeitsdaten benötigt
wird.
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Dieses Ziel wird durch den Gegenstand
der unabhängigen
Ansprüche
gelöst.
Vorteilhafte Ausführungsformen
werden in den abhängigen
Ansprüchen
beschrieben.
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Um das obige Ziel zu erreichen, wird
gemäß einem
ersten Aspekt der vorliegenden Erfindung ein Datengeschwindigkeitsdemodulator
vorgesehen, umfassend: Eingangsports zum Eingeben von n-fach Geschwindigkeitsdaten
(wobei n eine positive ganze Zahl ist), die in einer digitalen Form
von einer Informationszuführungsquelle
sequenziell ausgesendet werden; eine Vielzahl von Schieberegistern
mit serieller Eingabe und paralleler Ausgabe zum Eingeben der n-fach
Geschwindigkeitsdaten seriell in Synchronismus mit einem n-fach
Geschwindigkeitsabtasttakt sequenziell über die Eingangsports, um sie
darin zu speichern, und dann paralleles Ausgeben der n-fach Geschwindigkeitsdaten
in jeder Periode eines M·n-fach
Geschwindigkeitsrahmentakts (wobei M eine positive ganze Zahl und
M ≥ 2 ist);
eine Vielzahl von Schieberegistern mit paralleler Eingabe und serieller
Ausgabe für
eine Eingabe der n-fach Geschwindigkeitsdaten, die von der Vielzahl
von Schieberegistern mit serieller Eingabe und paralleler Ausgabe
jeweils parallel ausgegeben werden, und dann Demodulieren der n-fach
Geschwindigkeitsdaten in M·n-fach
Geschwindigkeitsdaten in Synchronismus mit einem M·n-fach
Geschwindigkeitsabtasttakt und serielles Ausgeben der M·n-fach
Geschwindigkeitsdaten; und einen Ausgangsport zum Ausgeben der M·n-fach
Geschwindigkeitsdaten, die jeweils von der Vielzahl von Schieberegistern
mit paralleler Eingabe und serieller Ausgabe ausgegeben wer den;
wobei eine Zeitperiode, die durch die Vielzahl von Schieberegistern
mit serieller Eingabe und paralleler Ausgabe von einem Beginn einer
Eingabe der n-fach Geschwindigkeitsdaten zu einem Ende davon erforderlich
ist, innerhalb einer Periode des M·n-fach Geschwindigkeitsrahmentakts
eingestellt wird.
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Gemäß der vorliegenden Erfindung
kann die Vielzahl von Schieberegistern mit serieller Eingabe und
paralleler Ausgabe die n-fach Geschwindigkeitsdaten seriell in Synchronismus
mit einem n-fach Geschwindigkeitsabtasttakt sequenziell über die
Eingangsports eingeben, um sie darin zu speichern, und dann die
bei n-fach Geschwindigkeit gespeicherten Daten parallel in jeder
Periode eines M·n-fach
Geschwindigkeitsrahmentakts ausgeben. Dann kann eine Vielzahl von
Schieberegistern mit paralleler Eingabe und serieller Ausgabe die
n-fach Geschwindigkeitsdaten, die von der Vielzahl von Schieberegistern mit
serieller Eingabe und paralleler Ausgabe jeweils parallel ausgegeben
werden, eingeben und dann die n-fach Geschwindigkeitsdaten in M·n-fach
Geschwindigkeitsdaten in Synchronismus mit einem M·n-fach
Geschwindigkeitsabtasttakt demodulieren und die M·n-fach
Geschwindigkeitsdaten seriell ausgeben. Da die Zeitperiode, die
durch die Vielzahl von Schieberegistern mit serieller Eingabe und
paralleler Ausgabe von einem Beginn einer Eingabe der n-fach Geschwindigkeitsdaten
zu einem Ende davon benötigt
wird, innerhalb einer Periode des M·n-fach Geschwindigkeitsrahmentakts
eingestellt ist, wenn die n-fach Geschwindigkeitsdaten sequenziell
in die Vielzahl von Schieberegistern mit serieller Eingabe und paralleler
Ausgabe eingegeben werden, können
die bei M·n-fach
Geschwindigkeit demodulierten Daten von der Vielzahl von Schieberegistern
mit paralleler Eingabe und serieller Ausgabe sequenziell ausgegeben
werden. Als eine Folge kann der Demodulationsprozess von Daten in
Echtzeit mit einer einfachen Schaltungskonfiguration und ohne einem
Pufferspeicher mit großer
Kapazität
erreicht werden.
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In der bevorzugten Ausführungsform
der vorliegenden Erfindung wird die Zeitperiode, die durch die Vielzahl
von Schieberegistern mit serieller Eingabe und paralleler Ausgabe
von einem Beginn einer Eingabe der n-fach Geschwindigkeitsdaten
zu einem Ende von ihr benötigt
wird, auf eine Periode des M·n-fach Geschwindigkeitsrahmentakts
eingestellt.
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In der bevorzugten Ausführungsform
der vorliegenden Erfindung ist die Vielzahl von Schieberegistern
mit paralleler Eingabe und serieller Ausgabe gegenseitig seriell
verbunden.
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Um das obige Ziel zu erreichen, wird
gemäß einem
zweiten Aspekt der vorliegenden Erfindung ein Datengeschwindigkeitsdemodulationsverfahren
vorgesehen zum Demodulieren von n-fach Geschwindigkeitsdaten (wobei
n eine positive ganze Zahl ist), die in einer digitalen Form von
einer Informationszuführungsquelle
sequenziell ausgesendet werden, in M·n-fach Geschwindigkeitsdaten
(wobei M eine positive ganze Zahl und M ≥ 2 ist), wobei das Verfahren die
Schritte umfasst: sequenzielles Eingeben der n-fach Geschwindigkeitsdaten
seriell in Synchronismus mit einem n-fach Geschwindigkeitsabtasttakt, um
die n-fach Geschwindigkeitsdaten
innerhalb einer Periode eines M·n-fach Geschwindigkeitsrahmentakts zu
speichern, und dann Ausgeben der n-fach Geschwindigkeitsdaten parallel
in jeder Periode des M·n-fach
Geschwindigkeitsrahmentakts; und paralleles Eingeben der n-fach
Geschwindigkeitsdaten, die jeweils parallel ausgegeben werden, und
dann Demodulieren der n-fach Geschwindigkeitsdaten in M·n-fach
Geschwindigkeitsdaten in Synchronismus mit einem M·n-fach
Geschwindigkeitsabtasttakt und serielles Ausgeben der M·n-fach
Geschwindigkeitsdaten.
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Gemäß der vorliegenden Erfindung
können die
n-fach Geschwindigkeitsdaten seriell in Synchronismus mit einem
n-fach Geschwindigkeitsabtasttakt sequenziell über die Eingangsports eingegeben
werden, um sie darin zu speichern, und dann können die bei n-fach Geschwindigkeit
gespeicherten Daten parallel in jeder Periode eines M·n-fach
Geschwindigkeitsrahmentakts ausgegeben werden. Dann können die
n-fach Geschwindigkeitsdaten, die jeweils von der Vielzahl von Schieberegistern
mit serieller Eingabe und paralleler Ausgabe ausgegeben werden,
parallel eingegeben werden, und die n-fach Geschwindigkeitsdaten
können
dann in M·n-fach
Geschwindigkeitsdaten in Synchronismus mit einem M·n-fach
Geschwindigkeitsabtasttakt demoduliert werden und die M·n-fach
Geschwindigkeitsdaten können
seriell ausgegeben werden. Da die Zeitperiode, die durch die Vielzahl
von Schieberegistern mit serieller Eingabe und paralleler Ausgabe
von einem Beginn einer Eingabe der n-fach Geschwindigkeitsdaten zu einem Ende
von ihr benötigt
wird, innerhalb einer Periode des M·n-fach Geschwindigkeitsrahmentakts
eingestellt ist, wenn die n-fach Geschwindigkeitsdaten sequenziell
in die Vielzahl von Schieberegistern mit serieller Eingabe und paralleler
Ausgabe eingegeben werden, können
die bei M·n-fach
demodulierten Daten sequenziell von der Vielzahl von Schieberegistern
mit paralleler Eingabe und serieller Ausgabe ausgegeben werden.
Als ein Ergebnis kann der Demodulationsprozess von Daten in Echtzeit
mit einer einfachen Schaltungskonfiguration und ohne einem Pufferspeicher
mit großer
Kapazität
erreicht werden.
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Das Wesen, Prinzip und Nützlichkeit
der Erfindung werden aus der folgenden detaillierten Beschreibung
offensichtlicher, wenn in Verbindung mit den begleitenden Zeichnungen
gelesen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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In den begleitenden Zeichnungen:
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1 ist
ein schematisches Blockschaltdiagramm, das eine Konfiguration eines
Datendemodulators gemäß der vorliegenden
Erfindung zeigt;
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2 ist
ein Blockschaltdiagramm, das eine interne Konfiguration des Datendemodulators
gemäß der vorliegenden
Erfindung zeigt; und
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3 ist
ein Zeiteinstellungsdiagramm, das eine Operation des Datendemodulators
gemäß der vorliegenden
Erfindung erläutert.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Es werden ein Datendemodulator und
ein Datendemodulationsverfahren gemäß einer Ausführungsform
der vorliegenden Erfindung mit Bezug auf begleitende Zeichnungen
hierin nachstehend detailliert erläutert.
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Wie in 1 gezeigt,
hat ein Datendemodulator 1 gemäß der vorliegenden Erfindung
ein Paar von ersten und zweiten Eingangsports 2a, 2b zum Eingeben
von Zwei-System-n-fach Geschwindigkeitsdaten (wobei n eine positive
ganze Zahl ist) DATA/Lch, DATA/Rch, die jeweils für Links-/Rechts- (LR-)
Kanäle
getrennt sind, und einen Ausgangsport 4 zum Ausgeben von
M·n-fach
Geschwindigkeitsdaten (wobei M eine positive ganze Zahl und M ≥ 2 ist) DATA/LR,
die alternativ zwei LR-Kanäle
inkludieren. Der Datendemodulator 1 hat eine Funktion zum
Demodulieren von z. B. Zwei-System-Standardgeschwindigkeitsdaten
DATA/Lch, DATA/Rch, die von einem Datenmodulator (nicht gezeigt),
der die M·n-fach
Geschwindigkeitsdaten wie etwa die Daten mit doppelter Geschwindigkeit
in die n-fach Geschwindigkeitsdaten wie etwa die Standardgeschwindigkeitsdaten,
modulieren kann, über
ein Netz sequenziell ausgesendet werden und für Links-/Rechts-Kanäle getrennt
sind, in Echtzeit in Daten doppelter Geschwindigkeit DATA/LR, die
alternativ zwei LR-Kanäle
inkludieren.
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Die Daten doppelter Geschwindigkeit,
die durch den Datendemodulator 1 einer Demodulation unterzogen
wurden, werden zu einer Endgerätevorrichtung
ausgesendet, wie etwa z. B. einer Klangreproduktionsvorrichtung
mit doppeltem Geschwindigkeitsmodus, einem Personalcomputer etc.
In dem Fall, dass die Daten doppelter Geschwindigkeit zu der Klangreproduktionsvorrichtung
gesendet werden, können
sie durch die Klangreproduktionsvorrichtung in der Form von Klang
in Echtzeit reproduziert werden.
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Als nächstes wird eine interne Konfiguration des
Datendemodulators 1 gemäß der vorliegenden Erfindung
mit Bezug auf 2 hierin
nachstehend detailliert erläutert.
In der vorliegenden Ausführungsform
wird, wobei als ein Beispiel der Fall genommen wird, worin die Daten
Zwei-System-Standardgeschwindigkeitsdaten DATA/Lch, DATA-Rch, die
sequenziell von dem Datenmodulator über das Netz ausgesendet werden
und für
jeweilige Links-/Rechts-Kanäle
getrennt sind, in Daten doppelter Geschwindigkeit DATA/LR demoduliert
werden, die sequenziell über
eine digitale Audioschnittstelle ausgesendet werden, standardisiert,
um einen Rahmen von 48 Bits durch Kombinieren von zwei Links-/Rechts-Teilrahmen
miteinander zu bilden, die interne Konfiguration des Datenmodulators 1 hierin nachstehend
erläutert.
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Wie in 2 gezeigt,
umfasst der Datendemodulator 1 gemäß der vorliegenden Erfindung L-seitige/R-seitige
Schieberegistergruppen mit serieller Eingabe und paralleler Ausgabe
(nachstehend als "SP" abgekürzt) 3, 5 mit
z. B. einer Länge
von 48 Bit zum getrennten Eingeben der Zwei-System-Standardgeschwindigkeitsdaten
DATA/Lch, DATA/Rch, die für
jeweilige Links-/Rechts-Kanäle
getrennt sind, in Synchronismus mit einem Standardgeschwindigkeitsabtasttakt
SCK sequenziell unter einer oberen Begrenzung einer Datenmenge,
die einer 1/2-Periode (Halbrahmen) eines Einheitsrahmens eines Standardrahmentakts
FSY entspricht, um dann die Eingabedaten darin zu speichern, und
Ausgeben der bei Standgeschwindigkeit gespeicherten Daten parallel zu
Zeiteinstellungen (später
beschrieben), die beiden Kanälen
gemeinsam sind; und eine Schieberegistergruppe mit paralleler Eingabe
und serieller Ausgabe (hierin nachstehend als "PS" abgekürzt) 7 mit
z. B. einer Länge
von 96 Bit zum Eingeben der Standardgeschwindigkeitsdaten, die jeweils
von den L-seitigen/R-seitigen Schieberegistergruppen mit serieller Eingabe
und paralleler Ausgabe 3, 5 parallel ausgegeben
werden, um sie darin zu speichern, und dann sequenzielles Demodulieren
der bei Standardgeschwindigkeit gespeicherten Daten seriell in Synchronismus
mit einem Doppelgeschwindigkeitsabtasttakt BCK und Ausgeben von
demodulierten Daten.
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Die L-seitige SP-Schieberegistergruppe 3, zu
der die Standardgeschwindigkeitsdaten DATA/Lch für den L-seitigen Kanal eingegeben
werden, ist durch serielle Verbindung eines Paars von ersten und zweiten
SP-Schieberegistern SPa 9, SPb 11 mit z. B. einer
Länge von
24 Bit aufgebaut. Wie die L-seitige SP-Schieberegistergruppe 3 ist
die R-seitige SP-Schieberegistergruppe 5, zu der die Standardgeschwindigkeitsdaten
DATA/Rch für
den R-seitigen Kanal eingegeben werden, durch serielle Verbindung eines
Paars von dritten und vierten SP-Schieberegistern SPc 13,
SPd 15 mit z. B. einer Länge von 24 Bit aufgebaut.
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Die PS-Schieberegistergruppe 7 ist
durch serielle Verbindung von fünften
und siebenten PS-Schieberegistern Psa 17, PSb 21 mit
z. B. einer Länge
von 24 Bit, zu denen die Standardgeschwindigkeitsdaten DATA/Lch
für den
L-seitigen Kanal paral lel von den ersten und zweiten SP-Schieberegistern
SPa 9 bzw. SPb 11 eingegeben werden, und sechsten
und achten PS-Schieberegistern PSc 19, PSd 23 mit
z. B. einer Länge
von 24 Bit, zu denen die Standardgeschwindigkeitsdaten DATA/Rch
für den R-seitigen Kanal parallel
von den dritten und vierten SP-Schieberegistern SPc 13 bzw.
SPd 15 eingegeben werden, aufgebaut.
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Als Nächstes werden gemeinsame Zeiteinstellungen,
die verwendet werden, wenn die ersten bis vierten SP-Schieberegister
SPa 9, SPb 11, SPc 13, SPd 15 ihre
bei Standardgeschwindigkeit gespeicherten Daten DATA/Lch, DATA/Rch
zu der PS-Schieberegistergruppe 7 jeweils parallel ausgeben,
hierin nachstehend mit Bezug auf 3 erläutert. Zuerst
wird ein Zeiteinstellungstakt EXCK generiert, der auf einem hohen
Datenpegel nur für
eine Zeitperiode gehalten wird, die von einer Anstiegszeiteinstellung
oder Führungskante
eines abschließenden
Bits von einem Doppelgeschwindigkeitsabtasttakt BCK in einem bestimmten
Rahmen eines Doppelgeschwindigkeitsrahmentakts BSY zu einer Anstiegszeiteinstellung
oder Führungskante
von einem Startbit des Doppelgeschwindigkeitsabtasttakts BCK in
einem nachfolgenden Rahmen des Doppelgeschwindigkeitsrahmentakts
BSY reicht. Dann kann eine nacheilende Zeiteinstellung von Daten
eines logischen Produkts zwischen dem Zeiteinstellungstakt EXCK
und dem Doppelgeschwindigkeitsabtasttakt BCK, d. h. ein Startpunkt
des Rahmens des Doppelgeschwindigkeitsrahmentakts BSY, als eine
Zeiteinstellung eingestellt werden, die verwendet wird, wenn die
ersten bis vierten SP-Schieberegister SPa 9, SPb 11,
SPc 13, SPd 15 ihre bei Standardgeschwindigkeit gespeicherten
Daten DATA/Lch, DATA/Rch zu der PS-Schieberegistergruppe 7 jeweils
parallel ausgeben. Mit anderen Worten können zu Startpunkten von jeweiligen
Rahmen des Doppelgeschwindigkeitsrahmentakts BSY die ersten bis
vierten SP-Schieberegister SPa 9, SPb 11, SPc 13,
SPd 15 ihre bei Standardgeschwindigkeit gespeicherten Daten
DATA/Lch, DATA/Rch zu der PS-Schieberegistergruppe 7 parallel
ausgeben.
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Verschiedene Abtasttakte, verschiedene Rahmentakte
und verschiedene Zeiteinstellungstakte, die in der obigen Ausführungsform
verwendet werden, können
durch einen Taktgenerator (nicht gezeigt) generiert werden und werden
geeignet zu jeweiligen Abschnitten zugeführt, wie etwa einer Vielzahl
von Schieberegistern.
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Eine Operation des obigen Datendemodulators
gemäß der vorliegenden
Erfindung wird wiederum mit Bezug auf 2 und 3 hierin nachstehend detailliert
erläutert.
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Gemäß dem Datendemodulator 1 gemäß der vorliegenden
Erfindung können
die ersten bis vierten SP-Schieberegister SPa 9, SPb 11,
SPc 13, SPd 15 Zwei-System-Standardgeschwindigkeitsdaten
DATA/Lch, DATA/Rch, die in die Links-/Rechts-Kanäle getrennt sind, zu der PS-Schieberegistergruppe 7 seriell
in Synchronismus mit dem Standardgeschwindigkeitsabtasttakt SCK
jeweils unter der oberen Begrenzung einer Datenmenge, die der 1/2-Periode
eines Einheitsrahmens des Standardrahmentakts FSY entspricht, empfangen
und dann die Standardgeschwindigkeitsdaten darin speichern. Entsprechend
können
zu Endpunkten von jeweiligen Halbrahmen des Standardgeschwindigkeitsrahmentakts
FSY die Standardgeschwindigkeitsdaten, die der 1/2-Periode eines
Einheitsrahmens von dem Standardrahmentakt FSY entsprechen, jeweils
in den ersten bis vierten SP-Schieberegistern SPa 9, SPb 11,
SPc 13, SPd 15 gespeichert werden.
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Dann können zu Startpunktzeiteinstellungen von
jeweiligen Einheitsrahmen des Doppelgeschwindigkeitsrahmentakts
BSY die ersten bis vierten SP-Schieberegister SPa 9, SPb 11,
SPc 13, SPd 15 ihre bei Standardgeschwindigkeit
gespeicherten Daten zu der PS-Schieberegistergruppe 7 jeweils
parallel ausgeben. Deshalb können
die Standardgeschwindigkeitsdaten, die in einer vorbestimmten Sequenz
ausgerichtet sind, in der PS-Schie beregistergruppe 7 in Übereinstimmung
mit Startpunktzeiteinstellungen von jeweiligen Einheitsrahmen in
dem Doppelgeschwindigkeitsrahmentakt BSY gespeichert werden.
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Als Nächstes können die fünften bis achten PS-Schieberegister
Psa 17, PSc 19, PSb 21 und PSd 23,
die die PS-Schieberegistergruppe 7 bilden, die Standardgeschwindigkeitsdaten,
die in einer vorbestimmten Sequenz jeweils ausgerichtet und gespeichert
sind, seriell in Synchronismus mit dem Doppelgeschwindigkeitsabtasttakt
BCK sequenziell ausgeben. Entsprechend können alternativ die Standardgeschwindigkeitsdaten,
die in der PS-Schieberegistergruppe 7 gespeichert sind
und Halbperioden des Standardgeschwindigkeitsrahmentakts FSY in
jeweiligen Links-/Rechts-Kanälen
entsprechen, in die Daten doppelter Geschwindigkeit demoduliert
werden, die die LR-Kanäle
entsprechend einer Rahmenperiode des Doppelgeschwindigkeitsrahmentakts
BSY inkludieren, und dann über
den Ausgangsport 4 in Synchronismus mit dem Doppelgeschwindigkeitsabtasttakt
BCK ausgegeben werden.
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Eine Zeitperiode, die von einem Zeitpunkt, wenn
die ersten bis vierten SP-Schieberegister SPa 9, SPb 11,
SPc 13, SPd 15 beginnen, die Standardgeschwindigkeitsdaten
einzugeben, bis zu einem Zeitpunkt, wenn die Standardgeschwindigkeitsdaten in
die Daten doppelter Geschwindigkeit DATA/LR in den fünften bis
achten PS-Schieberegistern Psa 17, PSc 19, PSb 21,
PSd 23 demoduliert und von dort ausgegeben sind, erforderlich
ist, wird eingestellt, nicht die Halbperiode des Standardgeschwindigkeitsrahmentakts
FSY zu überschreiten,
d. h. wird in diesem Fall z. B. auf gerade eine Periode des Doppelgeschwindigkeitsrahmentakts
BSY eingestellt. Zu dem Zeitpunkt, wenn die Standardgeschwindigkeitsdaten DATA/Lch,
DATA/Rch für
LR-Kanäle
jeweils sequenziell in die ersten bis vierten SP-Schieberegister
SPa 9, SPb 11, SPc 13, SPd 15 eingegeben
werden, können
deshalb die ersten bis vierten SP-Schieberegister SPa 9, SPb 11,
SPc 13, SPd 15 ihre Eingabeoperationen innerhalb
einer Zeit abschließen,
um jeweils die Halbperiode des Standardgeschwindigkeitsrahmentakts
FSY nicht zu überschreiten.
Aus diesem Grund können
zu der Startpunktzeiteinstellung von jeweiligen Einheitsrahmen des
Doppelgeschwindigkeitsrahmentakts BSY die Standardgeschwindigkeitsdaten,
die in den ersten bis vierten SP-Schieberegistern SPa 9,
SPb 11, SPc 13, SPd 15 gespeichert sind,
gemeinsam parallel zu der PS-Schieberegistergruppe 7 ausgegeben
werden. Dann kann die PS-Schieberegistergruppe 7 die Daten
doppelter Geschwindigkeit seriell sequenziell ausgeben, während die
Standardgeschwindigkeitsdaten, die jeweils in der vorbestimmten
Sequenz ausgerichtet und darin gespeichert sind, in die Daten doppelter
Geschwindigkeit demoduliert werden. Als ein Ergebnis kann gemäß dem Datendemodulator 1 gemäß der vorliegenden
Erfindung der Demodulationsprozess von Daten in Echtzeit mit einer
einfachen Schaltungskonfiguration und ohne einem Pufferspeicher
mit großer Kapazität erreicht
werden.
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Obwohl oben detailliert erläutert, ist
die vorliegende Erfindung nicht auf die oben beschriebene Ausführungsform
begrenzt, sondern es können
andere Ausführungsformen
der vorliegenden Erfindung implementiert werden, indem geeignete
Modifikationen an der obigen Ausführungsform vorgenommen werden.
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Spezieller wurde in der vorliegenden
Ausführungsform
als das Beispiel der Fall erläutert,
wo die Daten doppelter Geschwindigkeit, die von dem Datenmodulator
sequenziell über
die digitale Audioschnittstelle ausgesendet werden, standardisiert, einen
Rahmen von 48 Bit durch Kombinieren zweier Links-/Rechts-Teilrahmen
miteinander zu bilden, jeweils in zwei Links-/Rechts-Kanäle getrennt
sind und dann in Zwei-System-Standardgeschwindigkeitsdaten moduliert
werden, aber die vorliegende Erfindung ist nicht auf diesen Fall
begrenzt. Die vorliegende Erfindung kann angewendet werden, um die
n-fach Geschwindigkeitsdaten in die M·n-fach Geschwindigkeitsdaten
zu demodulieren, z. B. um die Standardgeschwindigkeitsdaten in die
Daten dreifacher oder vierfacher Geschwindigkeit zu demodulieren,
durch Einstellung der Anzahl der Schieberegister und der Datenbitlänge, der
Anzahl der Zeiteinstellungstakte, die verwendet werden, wenn die
SP-Schieberegister die Standardgeschwindigkeitsdaten und das Tastverhältnis ausgeben,
der Anzahl der Zeiteinstellungstakte, die verwendet werden, wenn
die Schieberegister die modulierten Daten und das Tastverhältnis ausgeben,
etc. auf jeweils geeignete Werte.
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In dem Fall, wo die Standardgeschwindigkeitsdaten
in Daten dreifacher Geschwindigkeit demoduliert werden, kann vorzugsweise
eine andere Ausführungsform,
die mit drei Eingangsports zum Eingeben der Daten dreifacher Geschwindigkeit
und einem Ausgangsport zum Ausgeben der Standardgeschwindigkeitsdaten
ausgerüstet
ist, als eine Konfiguration des Datendemodulators gemäß der vorliegenden
Erfindung eingesetzt werden.
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In der vorliegenden Ausführungsform
wurden die Daten doppelter Geschwindigkeit, die über die digitale Audioschnittstelle
ausgesendet werden, standardisiert, einen Rahmen von 48 Bit durch
Kombination zweier Links-Rechts-Teilrahmen miteinander zu bilden,
erläutert,
aber die vorliegende Erfindung ist nicht auf dieses Beispiel begrenzt.
Die Daten doppelter Geschwindigkeit, in denen die Bitanzahl, die
in einem Rahmen inkludiert ist, auf einen geeigneten Wert modifiziert
ist, z. B. die Daten doppelter Geschwindigkeit, in denen sich ein
Rahmen aus 32 Bit oder 64 Bit zusammensetzt, können als das Format demodulierter
Daten ausgewählt
werden.
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Schließlich wurden in der vorliegenden
Ausführungsform
die Daten doppelter Geschwindigkeit, die über die digitale Audioschnittstelle
ausgesendet werden, standardisiert, einen Rah men durch Kombinieren
eines Paars von Links-/Rechts-Teilrahmen miteinander zu bilden,
als das Format demodulierter Daten erläutert, aber die vorliegende
Erfindung ist nicht auf dieses Beispiel begrenzt. Zusätzlich zu
den obigen Daten doppelter Geschwindigkeit, die über die digitale Audioschnittstelle
ausgesendet werden, die wie oben standardisiert ist, können z.
B. monoaurale digitale Daten oder digitale Doppeldaten jeder Art,
die gemäß jedem
Standard formatiert sind, als dass Demodulationsobjekt ausgewählt werden.