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Die Erfindung betrifft statische
Speicherzellen und näherhin
Speicherzellen, deren Zustand durch die Kollision eines schweren
Ions mit einer empfindlichen Zone der Zelle nicht modifiziert wird.
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Elektronische Ausrüstungen
können
unter bestimmten Bedingungen, insbesondere in der Raumfahrt, Teilchenbombardements,
insbesondere schwerer Ionen, ausgesetzt sein. Wird der Drain-Anschluss eines in
bestimmter Weise vorgespannten MOS-Transistors von einem schweren
Ion durchsetzt, so erzeugt der MOS-Transistor einen parasitären Impuls
an seinem Drain-Anschluss. Ein derartiges Störphänomen, das üblicherweise als ,Upset'-Phänomen
(destabilisierendes Störphänomen) bezeichnet
wird, kann störende
Wirkungen nach sich ziehen, insbesondere den Zustand der Speicherzelle als
Folgewirkung des parasitären
Impulses auf verschiedene Transistoren der Zelle verändern.
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Die Internationale Patentanmeldung
WO 94/22144 veranschaulicht auf S. 1, Z. 15, bis S. 3, Z. 26, 1A und 1B, eine herkömmliche statische Speicherzelle.
Sie umfasst MOS-Transistoren, welche zwei antiparallel (,head-to-tail') angeordnete Inverter
bilden. Diese Transistoren gestatten die Speicherung eines logischen
Binärzustands
und seines komplementären
Zustands. Die Zelle umfasst des weiteren zwei Zugriffsleitungen
zum Lesen oder Schreiben aus der bzw. in die Zelle. Die Inverter
werden mit einem hohen Speisepotential Vdd und einem niedrigen Speisepotential
Vss gespeist. Jeder Inverter wird durch einen P-Kanal-Transistor
und einen N-Kanal-Transistor gebildet, die in Reihe geschaltet sind.
Die Source-Anschlüsse
der P-Kanal- und N-Kanal-Transistoren erhalten das Potential Vdd
bzw. das Potential Vss zugeführt.
Ihre Drain-Anschlüsse
sind miteinander verbunden und bilden den Ausgang des Inverters.
Ihre Steuer-Gates sind miteinander verbunden und bilden den Eingang
des Inverters. Ein als ,1' bezeichneter
hoher logischer Zustand entspricht einem Potential im wesentlichen
gleich dem hohen Speisepotential Vdd. Ein als ,0' bezeichneter niedriger logischer Zustand
entspricht einem Potential im wesentlichen gleich dem niedrigen
Speisepotential Vss.
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Die empfindlichen Transistoren sind
allgemein gesprochen die N-Kanal-Transistoren im Sperrzustand, deren
Drain-Anschluss sich auf einem Potential nahe dem hohen Speisepotential
Vdd befindet, und die P-Kanal-Transistoren im Sperrzustand, deren
Drain-Anschluss sich auf einem Potential nahe dem niedrigen Speisepotential
Vss befindet. Im Falle eines N-Kanal-Transistors wird, wenn ein
schweres Ion die dem Drain-Anschluss benachbarte Verarmungszone
durchsetzt, ein negativer Impuls erzeugt und das Potential des Drain-Anschlusses
momentan in Richtung zu dem Potential Vss gezogen. Umgekehrt wird
im Falle eines P-Kanal-Transistors ein parasitärer positiver Impuls an seinem
Drain-Anschluss erzeugt und das Potential dieses Drain-Anschlusses momentan
vorübergehend
in Richtung auf das Potential Vdd gezogen. Es besteht dann die Gefahr
einer Veränderung
der Zustände
der die Speicherzelle bildenden Transistoren und einer Zustandsänderung des
in dieser Zelle gespeicherten Datums. Um diese Gefahr einer Modifizierung
weitestmöglich
zu verringern, hat man sogenannte gehärtete Speicherzellen herzustellen
versucht, die unempfindlich für
die Strahlungen sind.
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Eine erste Lösung ist technologischer Art und
zielt auf die Schaffung von von Haus aus auf die Strahlungseffekte
unempfindlichen Transistoren. Ein Nachteil, der sich bei diesem
Typ von Lösung
ergibt, besteht darin, dass sie allgemein gesprochen schwierig zu
verwirklichen ist. Sie ist auch kostspielig, da spezielle Technologien
entwickelt und in die Praxis umgesetzt werden müssen.
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Eine in der Amerikanischen Patentschrift
5 111 429 vorgeschlagene zweite Lösung besteht in der Verwendung
redundanter Speicher. Diese Lösung
weist zwei bedeutsame Nachteile auf. Sie zieht, bei gleicher Speicherkapazität, eine
bedeutsame Erhöhung
der erforderlichen Siliziumoberfläche nach sich. Außerdem bringt
sie auch einen erheblichen Leistungsbedarf mit sich.
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Eine beispielsweise in der Patentanmeldung WO
94/22144 vorgeschlagene dritte Lösung
besteht in einer Veränderung
der Architektur der Speicherzellen, um die Gefahr von Veränderungen
der gespeicherten Zustände
zu verringern. Typischerweise besteht die Änderung der Architektur in
der Zufügung zusätzlicher
Transistoren (im Falle der Patentanmeldung WO 94/22144 sechs zusätzliche
Transistoren). Diese dritte Lösung
weist daher allgemein gesprochen einen Nachteil hinsichtlich des
Bedarfs an Siliziumoberfläche
und an Strombedarf auf.
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Ein Ziel der Erfindung ist die Schaffung
einer gehärteten
Speicherzelle, welche im Falle von Bombardements mit schweren Ionen
nur eine geringe Wahrscheinlichkeit einer Korruption bzw. Verstümmelung
aufweist.
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Ein weiteres Ziel der Erfindung ist
die Schaffung einer Zelle, die einen verhältnismäßig geringen Aufwand an Siliziumoberfläche besitzt.
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Ein weiteres Ziel der Erfindung ist
die Schaffung einer Zelle mit geringem Leistungsverbrauch.
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Hierzu wird gemäß der Erfindung eine Modifizierung
der herkömmlichen
Speicherzellenarchitektur vorgeschlagen durch Hinzufügung von
nur vier N-Kanal-Transistoren. Die Erfindung stellt sich so als eine
Verbesserung der dritten Lösung
dar.
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Somit wird gemäß der Erfindung vorgeschlagen
eine statische Speicherzelle zum Speichern in differentieller Form
eines auf wenigstens einer Datenleitung vorliegenden Datums. Das
Datum wird in differentieller Form in zwei Aggregaten an zwei den Aggregaten
zugeordneten komplementären
Speicherknotenpunkten gespeichert. Auf dieses Datum kann über zwei
den Aggregaten zugeordnete komplementäre Eingangs-/Ausgangs-Knotenpunkte
zugegriffen werden. Wenigstens einer dieser Eingangs-/Ausgangs-Knotenpunkte
ist von der Datenleitung her zum Lesen und/oder Schreiben des Datums zugänglich.
Die beiden Aggregate umfassen jeweils erste und zweite Transistoren,
die in Reihe zwischen ersten und zweiten Speisepotentialen geschaltet sind.
Der erste Transistor und der zweite Transistor sind von verschiedenem
Typ. Die beiden Speicherknotenpunkte werden durch die Verbindungspunkte zwischen
den ersten und zweiten Transistoren der beiden Aggregate gebildet.
Der Ausgangsknotenpunkt jedes Aggregats wird jeweils durch eine
Steuerelektrode des zweiten Transistors des anderen Aggregats gebildet.
Der Speicherknotenpunkt jedes Aggregats ist jeweils mit einer Steuerelektrode
des ersten Transistors des anderen Aggregats verbunden. Die beiden
Aggregate weisen jeweils einen dritten Transistor vom gleichen Typ
wie der zweite Transistor auf. Der dritte Transistor ist zwischen
dem ersten Speisepotential und einer Steuerelektrode des zweiten
Transistors des betreffenden Aggregats angeschlossen. Eine Steuerelektrode dieses
dritten Transistors ist mit dem Speicherknotenpunkt des anderen Aggregats
verbunden. Die beiden Aggregate weisen jeweils einen vierten Transistor
vom gleichen Typ wie der zweite Transistor auf. Der vierte Transistor
jedes Aggregats ist jeweils zwischen dem zweiten Speisepotential
und einer Steuerelektrode des zweiten Transistors des betreffenden
Aggregats geschaltet. Eine Steuerelektrode dieses vierten Transistors
ist mit dem Ausgangsknotenpunkt des Aggregats verbunden.
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Gemäß einer Ausführungsform
der Erfindung weist die Speicherzelle einen Zugriffstransistor auf,
der zwischen der Datenleitung und dem Eingangs-/Ausgangs-Knotenpunkt
eines der Aggregate angeschlossen ist. Einer Steuerelektrode dieses
Zugriffstransistors wird ein Lese-/Schreib-Signal zugeführt.
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Gemäß einer Ausführungsform
weist die Speicherzelle zwei Zugriffstransistoren auf, die einerseits
mit der Datenleitung und einer komplementären Datenleitung und andererseits
mit den Eingangs-/Ausgangs-Knotenpunkten der Aggregate verbunden
sind. Einer Steuerelektrode dieser Zugriffstransistoren wird ein
Lese-/Schreib-Signal zugeführt.
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Gemäß einer Ausführungsform
ist vorgesehen, dass der erste Transistor jedes Aggregats jeweils
vom P-Kanal-MOS-Typ ist und dass die zweiten, dritten und vierten
Transistoren jedes Aggregats jeweils N-Kanal-MOS-Transistoren sind.
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Weitere Vorteile und spezielle Merkmale
ergeben sich aus der Lektüre
der folgenden Beschreibung eines Ausführungsbeispiels der Erfindung,
in Verbindung mit 1 der
Zeichnung, welche ein Beispiel einer Speicherzelle gemäß der Erfindung
zeigt.
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1 – Aufbau der Speicherzelle
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1 zeigt
ein Beispiel einer Speicherzelle gemäß der Erfindung, in Ausführung gemäß MOS-Technologie.
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Die Zelle umfasst ein erstes und
ein zweites Aggregat. Jedes Aggregat umfasst seinerseits jeweils
einen ersten und einen zweiten Transistor vom MOS-Typ, und zwar
vom P-Kanal- und vom N-Kanal-Typ, die jeweils in Reihe zwischen
einem hohen Speisepotential Vdd und einem niedrigen Speisepotential
Vss geschaltet sind.
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Zwei jeweils den Aggregaten zugeordnete komplementäre Speicherknoten
Q und Qb gestatten die Speicherung in differentieller Form eines
binären Datums
D. Dieses Datum D wird in differentieller Form gespeichert. Der
Knoten Q speichert den Zustand des Datums D. Der Knoten Qb speichert
den Zustand eines komplementären
Datums Db, wobei dieser Zustand das Inverse des Zustands des Datums
D ist. Ein mit ,1' bezeichneter
hoher logischer Zustand entspricht einem Potential im wesentlichen gleich
dem hohen Speisepotential Vdd. Ein als ,0' bezeichneter niedriger logischer Zustand
entspricht einem Potential im wesentlichen gleich dem niedrigen Speisepotential
Vss.
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Zwei jeweils dem ersten bzw. dem
zweiten Aggregat zugeordnete komplementäre Eingangs-/Ausgangs-Knoten
B bzw. A gestatten das Schreiben und Lesen der in der Zelle gespeicherten Daten
D bzw. Db. Der Eingangs-/Ausgangs-Knoten A gestattet das Schreiben
und Lesen des Zustands des Datums D. Der Eingangs-/Ausgangs-Knoten
B gestattet das Schreiben und Lesen des Zustands des komplementären Datums
Db. Im gezeigten Beispielsfall werden diese Daten den Eingangs-/Ausgangs-Knoten über eine
Datenleitung BL und eine komplementäre Datenleitung BLb zuge führt (bzw. beim
Lesen empfangen bzw. entnommen). Diese Datenleitungen sind mit den
Knoten B bzw. A verbunden. Mit Hilfe der Datenleitungen BL und BLb
können die
Daten D bzw. Db zugeführt
oder entnommen (empfangen) werden. Wie im weiteren ersichtlich, kann
man nur eine einzige Datenleitung zum Zugriff zu der Speicherzelle
verwenden, was eine Begrenzung des von dieser Zelle und den zugeordneten
Lese- und Schreibvorrichtungen eingenommenen Platzbedarfs gestattet.
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Das erste Aggregat weist einen ersten
Transistor MP1, einen P-Kanal-Transistor,
und einen zweiten Transistor MN1, einen N-Kanal-Transistor, auf. Der Source-Anschluss
des Transistors MP1 erhält
das hohe Speisepotential Vdd zugeführt. Der Drain-Anschluss des Transistors
MP1 ist mit dem Drain-Anschluss des Transistors MN1 verbunden. Dem
Source-Anschluss des Transistors MN1 wird das niedrige Speisepotential
Vss zugeführt.
Der Speicherknoten Q ist der Verbindungspunkt der Transistoren MP1
und MN1, der den Drain-Anschlüssen dieser
Transistoren entspricht.
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Das zweite Aggregat umfasst einen
ersten Transistor MP2, einen P-Kanal-Transistor, und einen zweiten
Transistor MN2, einen N-Kanal-Transistor. Dem
Source-Anschluss des Transistors MP2 wird das hohe Speisepotential
Vdd zugeführt.
Der Drain-Anschluss
des Transistors MP2 ist mit dem Drain-Anschluss des Transistors
MN2 verbunden. Dem Source-Anschluss des Transistors MN2 wird das
niedrige Speisepotential Vss zugeführt. Der Speicherknoten Qb
ist der Verbindungspunkt der Transistoren MP2 und MN2, wobei dieser
Verbindungspunkt den Drain-Anschlüssen dieser Transistoren entspricht.
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Wie weiter unten noch ersichtlich
wird, ist es wichtig, dass die Konduktanz der Transistoren MN1 und
MN2 größer als
die der Transistoren MP1 und MP2 ist. Man wird daher die Verhältnisse von
Kanalbreite zu Kanallänge
entsprechend wählen.
Dieses Verhältnis
kann beispielsweise für
alle vier Transistoren dasselbe sein, unter Berücksichtigung der Tatsache,
dass N-Kanal-Transistoren
bei gleicher Abmessung die größere Konduktanz
besitzen. Im übrigen
wird man, um eine Symmetrie der Aggregate zu gewährleisten, Transistoren MP1
und MP2 einerseits und MN1 und MN2 andererseits wählen, die
vergleichbare Kenngrößen und
Charakteristiken besitzen.
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Das erste Aggregat umfasst auch dritte
und vierte Transistoren MN4 und MN5, und zwar N-Kanal-Transistoren,
die in Reihe zwischen dem hohen Speisepotential Vdd und dem niedrigen
Speisepotential Vss geschaltet sind. Der Transistor MN4 erhält das Potential
Vdd an seinem Drain-Anschluss zugeführt. Der Drain-Anschluss des Transistors
MN4 ist mit dem Drain-Anschluss des Transistors MN5 verbunden sowie
mit der Steuerelektrode (die auch Steuergitter genannt wird) des
Transistors MN1. Die Steuerelektrode des Transistors MN4 ist einerseits mit
der Steuerelektrode des Transistors MP1 und andererseits mit dem
Speicherknoten Qb des zweiten Aggregats verbunden. Die Steuerelektrode
des Transistors MN5 ist mit der Steuerelektrode des Transistors
MN2 verbunden. Der Eingangs-/Ausgangs-Knoten A des zweiten Aggregats
wird durch den Source-Anschluss und den Drain-Anschluss der Transistoren
MN4 und MN5 gebildet.
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Das zweite Aggregat umfasst ebenfalls
dritte und vierte Transistoren MN6 und MN7, und zwar N-Kanal-Transistoren,
die in Reihe zwischen dem hohen Speisepotential Vdd und dem niedrigen
Speisepotential Vss geschaltet sind. Dem Transistor MN6 wird das
Potential Vdd an seinem Drain-Anschluss zugeführt. Der Source-Anschluss des
Transistors MN6 ist mit dem Drain-Anschluss des Transistors MN7
und mit der Steuerelektrode des Transistors MN2 verbunden. Die Steuerelektrode
des Transistors MN6 ist einerseits mit der Steuerelektrode des Transistors
MP2 und andererseits mit dem Speicherknoten Q verbunden. Die Steuerelektrode
des Transistors MN7 ist mit der Steuerelektrode des Transistors MN1
verbunden. Der Eingangs-/Ausgangs-Knoten B wird durch den Knotenpunkt
des Source-Anschlusses und des Drain-Anschlusses der Transistoren MN6
und MN7 gebildet.
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Bezeichnet man mit 2W/L das Verhältnis von Kanalbreite
zu Kanallänge
der Transistoren MN1 und MN2, kann man Transistoren MN5 und MN7
mit dem Verhältnis
2W/L und Transistoren MN4 und MN6 mit einem kleineren Wert des Verhältnisses
(beispielsweise das Verhältnis
W/L = 1/2*2W/L) wählen.
In anderen Worten ist die Konduktanz der Transistoren MN4 und MN6
kleiner als die der Transistoren MN5 und MN7. Ebenso wie für die Transistorpaare
(MP1, MP2) und (MN1, MN2) wählt
man die Transistoren MN4 und MN6 einerseits und MN5 und MN7 andererseits
derart, dass sie gleiche oder ähnliche
Kenngrößen besitzen.
Man gewährleistet
so eine Symmetrie der die Speicherzelle bildenden Aggregate.
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Im Vergleich zu einer herkömmlichen
Speicherzelle sind die Steuerungen der Transistoren, die in einer
herkömmlichen
Zelle die antiparallel angeordneten Inverter bilden, unterschiedlich.
In einer herkömmlichen
Zelle fallen die Speicherknoten und die Eingangs-/Ausgangs-Knoten
zusammen.
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In der Zelle gemäß der Erfindung sind die Drain-Anschlüsse der
Transistoren MP1 und MP2 mit den Knotenpunkten Q und Qb verbunden,
die als Speicherknoten der gespeicherten Daten D und Db wirken.
Die Transistoren MN1 und MN2 werden durch die Knotenpunkte A und
B gesteuert, die als Eingangs-/Ausgangs-Knotenpunkte wirken. Somit werden die
Speicherknotenpunkte und die Eingangs-/Ausgangs-Knotenpunkte unterschieden.
Wie im folgenden noch gezeigt wird, steuert der Speicherknoten,
der sich im hohen Zustand befindet, die Aufrechterhaltung des hohen
Zustands des entsprechenden Eingangs-/Ausgangs-Knotenpunkts. Dieser letztgenannte
steuert die Aufrechterhaltung des niedrigen Zustands für den anderen
Eingangs-/Ausgangs-Knotenpunkt und den anderen Speicherknoten. Dieser
zweite Speicherknotenpunkt ist an der Aufrechterhaltung des hohen
Zustands des ersten Speicherknotenpunkts beteiligt.
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Die Speicherzelle umfasst schließlich zwei Zugangs-
bzw. Zugriffstransistoren MN8 und MN9. Diesen Transistoren wird
an ihren Steuerelektroden ein Lese-/Schreib-Signal RW zugeführt, durch
das sie in den leitenden oder den gesperrten Zustand versetzt werden
können.
Im dargestellten Beispiel sind die Transistoren MN8 und MN9 N-Kanal-Transistoren.
Demzufolge sind sie leitend, wenn das Signal RW sich im hohen Zustand
befindet, und gesperrt im anderen Fall. Gegebenenfalls können P-Kanal-Transistoren
als Zugriffstransistoren verwendet werden.
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Der Kanal des Zugriffstransistors
MN8 ist zwischen dem Eingangs-/Ausgangs-Knotenpunkt B und der Datenleitung
BL geschaltet. Der Kanal des Zugriffstransistors MN9 ist zwischen
dem Eingangs-/Ausgangs-Knotenpunkt A und der komplementären Datenleitung
BLb geschaltet.
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2 – Lesen des Datums D
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2.1 – Lesen einer ,0'
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Es sei angenommen, dass man ein in
der Speicherzelle gespeichertes Datum lesen will, wobei dieses Datum
durch Q = 0 und Qb = 1 gekennzeichnet ist.
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Da Q = 0, ist der Transistor MP2
leitend, wodurch Qb auf 1 gehalten wird. Der Transistor MP1 ist somit
gesperrt. Der Transistor MN6 ist ebenfalls gesperrt.
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Der Transistor MN4 ist leitend. Der
Knotenpunkt A befindet sich auf dem Potential Vdd – Vt, worin
Vt die Schwellspannung des Transistors MN4 ist. Die Transistoren
MN1 und MN7 sind somit leitend (selbstverständlich vorausgesetzt, dass
Vdd – Vt
größer als
die Schwellspannungen der Transistoren MN1 und MN7 ist). Da der
Transistor MN7 leitend ist, ist das Potential des Eingangs-/Ausgangs-Knotenpunkts
B im wesentlichen gleich dem Potential Vss. Die Transistoren MN2
und MN5 sind daher gesperrt.
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Um die in der Speicherzelle gespeicherten komplementären Daten
D und Db zu lesen, macht man die Zugriffstransistoren leitend, indem
das Signal RW in seinen hohen Zustand gebracht wird.
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Dadurch werden dann die Datenleitungen
BL und BLb mit den Eingangs-/Ausgangs-Knoten B und A verbunden,
deren Potentiale die Zustände
von D und Db wiedergeben. Tatsächlich
sind, unter Vernachlässigung
der durch die Transistoren der Speicherzelle eingeführten Verluste,
die Potentiale der Knotenpunkte Q und B im wesentlichen gleich,
ebenso die Potentiale Qb und A. Somit wird die Leitung BL auf das
Potential Vss und die Leitung BLb auf das Potential Vdd – Vt gebracht.
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2.2 – Lesen einer ,1'
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Dieses Beispiel wird nicht im einzelnen
beschrieben. Es genügt,
sich auf das vorhergehende Beispiel zu beziehen, unter der Berücksichtigung, dass
die gesperrten Transistoren dann leitend sind, und umgekehrt.
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3 – Schreiben des Datums D
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Nunmehr soll das Schreiben in die
Speicherzelle behandelt werden.
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Wie sich aus dem weiteren ergibt,
sind es vor allem die Transistoren MN1 und MN2, die zur Modifizierung
des gespeicherten differentiellen Datums verwendet werden.
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3.1 – Schreiben einer ,0'
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Es sei angenommen, dass man D = 0
in der Speicherzelle speichern möchte
(man hat dann Db = 1).
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Falls das zuvor vorliegende Datum
eine ,0' war, gibt
es in der Zelle keine Modifizierung, die Knotenpunkte bleiben dann
auf dem Potential, das sie vor dem Schreiben einnahmen.
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Es wird nun angenommen, dass das
zuvor gespeicherte Datum eine ,1' war.
Man hat dann Q = 1 und Qb = 0. Das Potential des Knotenpunkts A
ist gleich Vss und das Potential des Knotenpunkts B liegt nahe bei
Vdd. Die Transistoren MP1, MN6, MN2 und MN5 sind leitend. Die Transistoren
MP2, MN4, MN1 und MN7 sind gesperrt.
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Um den Zustand der Knotenpunkte Q
und Qb zu ändern,
müssen
die Transistoren MN1 und MP2 leitend gemacht und die Transistoren
MP1 und MN2 gesperrt werden. Hierzu bringt man die Leitung BL auf
das Potential Vss und die Leitung BLb auf das Potential Vdd. Dann
werden die Zugriffstransistoren leitend gemacht.
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Sobald der Transistor MN8 leitend
wird, tendiert das Potential des Knotenpunkts B durch die Vorspannung
des Zugriffstransistors MN8 das Potential Vss anzunehmen. Hingegen
sucht der Transistor MN6 das Potential des Knotenpunkts B auf Vdd – Vt zu
halten. Typischerweise sind die Datenleitungen mit Transistoren
verbunden, mittels welchen der Zustand ,1' oder der Zustand ,0' auf diesen Leitungen eingeprägt werden
kann, falls man ein Datum in die Zelle einschreiben will. Hierzu
kann man beispielsweise die Datenleitungen mit herkömmlichen CMOS-Invertern
verbinden, die durch einen P-Kanal-Transistor und einen N-Kanal-Transistor
gebildet werden. Falls das zuvor beim Schreiben gespeicherte Datum
das Inverse des zu schreibenden Datums ist, wird das Potential eines
der Eingangs-/Ausgangs-Knotenpunkte
der Zelle auf einen Wert nahe Vss gebracht. Unter der Annahme, dass
die mit diesem Knotenpunkt verbundene Datenleitung durch die Vorspannung
eines N-Kanal-Transistors mit Vss verbunden ist, lässt sich
zeigen, dass es, um die in der Zelle gespeicherten Zustände verändern zu
können,
ausreicht, dass die Verhältnisse
von Kanalbreite zu Kanallänge
dieses N-Kanal-Transistors
und des dieser Leitung entsprechenden Zugriffstransistors gleich
dem des diesem Knotenpunkt entsprechenden Transistors MN4 oder MN6
sind.
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Der Transistor MN5 geht in den gesperrten Zustand über, wenn
seine Steuerelektrode ein unter seiner Schwellspannung liegendes
Potential erhält.
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Das Potential des Knotenpunkts A
kann dann über
die Vorspannung durch den Transistor MN4 ansteigen und der Transistor
MN1 wird leitend. Das Potential des Knotenpunkts Q ist dann bestrebt, abzunehmen.
Der Transistor MP1 wirkt dem Transistor MN1 entgegen. Da jedoch
die Konduktanz des Transistors MN1 größer ist, wird das Potential
des Knotenpunkts Q auf den Pegel Vss gebracht. Somit wird der Transistor
MP2 leitend, während
der Transistor MN6 im Gegenteil in den Sperrzustand übergeht.
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Parallel zu dem Transistor MN1 wird
der Transistor MN7 leitend gemacht. Da der Transistor MN7 eine größere Konduktanz
als der Transistor MN6 hat, wird dieser Transistor das Potential
des Knotenpunkts 8 auf den Pegel Vss bringen, was den Transistor
MN2 sperrt. Da der Transistor MN2 nicht mehr dem Transistor MP2
entgegenwirken kann, wird das Potential von Qb bis zum Erreichen
von Vdd zunehmen. Der Transistor MP1 geht daher in den Sperrzustand über und
parallel bringt der Transistor MN4 das Potential des Knotenpunkts
A auf Vdd – Vt.
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Der Transistor MN4 wird den Zustand
des Knotenpunkts A aufrechterhalten, wenn der Transistor MN9 im
weiteren Verlauf gesperrt wird, zu Ende des Schreibvorgangs. Der
Transistor MN7 wird den Zustand des Knotenpunkts B aufrechterhalten,
wenn der Transistor MN8 im weiteren gesperrt wird, zu Ende des Schreibvorgangs.
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3.2 – Schreiben einer ,1'
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Wie zuvor gibt es, wenn das gespeicherte Datum
schon eine ,1' war,
keine Modifikation in der Speicherzelle.
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Falls das gespeicherte Datum eine
,0' war, braucht
man sich nur auf das vorhergehende Beispiel zu beziehen, unter Invertierung
der Zustände
der Transistoren und der Knotenpunkte.
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4 – Störung der Zelle
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Im folgenden soll nun das Verhalten
der Speicherzelle bei einer Störung
behandelt werden, unter spezieller Bezugnahme auf die Knotenpunkte Q
und A. Da die Struktur der Zelle symmetrisch ist, lassen sich die
beschriebenen Beispiele ohne Mühe auf
den Fall von Störungen
an den Knotenpunkten Qb und B erweitern.
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4.1 – Positiver Impuls an dem Knotenpunkt
Q
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Es sei angenommen, dass man die Zustände Q =
0 und Qb = 1 hat und dass an dem Speicherknotenpunkt Q eine positive
Störung
auftritt. Diese Störung
wird sich in einen parasitären
positiven Impuls an diesem Knotenpunkt übersetzen, d. h. durch einen brüsken Anstieg
des Potentials an dem Drain-Anschluss des Transistors MP1.
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Der Transistor MP2 geht in den Sperrzustand über. Der
Knotenpunkt Qb ist dann flottierend und hält den Zustand ,1' durch kapazitive
Wirkung aufrecht. Parallel wird der Transistor MN6 vorübergehend
leitend und das Potential des Knotenpunkts B nimmt leicht zu. In
dem Maße
wie die Konduktanz des Transistors MN7 größer als die des Transistors MN6
ist, ist diese Zunahme des Potentials in dem Knotenpunkt B unzureichend,
um die Leitungsschwelle des Transistors MN2 zu erreichen, und zwar unabhängig von
der Dauer oder der Amplitude des positiven Impulses. Das Potential
des Knotenpunkts Qb wird somit nicht geändert, sobald der Impuls durch
Entladung des Knotenpunkts Q über
den Transistor MN1 verschwunden ist.
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Da der Transistor MN7 während des
Impulses leitend ist, wirkt er dem Potentialanstieg in dem Knotenpunkt
B entgegen. Er kann im übrigen
um so mehr leitend sein, als die Amplitude des parasitären Impulses
größer als
Vdd ist. Tatsächlich
ist in diesem Fall das Potential an dem Drain-Anschluss des Transi stors
MP1 größer als
das Potential an seiner Steuerelektrode. Das Potential Vdd tendiert
daher zu einem Ansteigen, und zwar durch Entladung des Knotenpunkts
Q über
den Transistor MP1. Infolgedessen wird das Potential des Knotenpunkts
A gleichfalls zunehmen, was eine Zunahme der Konduktanz des Transistors
MN7 herbeiführen
kann, wenn diese Konduktanz nicht schon maximal ist.
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4.2 – Negativer Impuls an dem Knotenpunkt
Q
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Es sei angenommen, dass Q = 1 und
Qb = 0, und dass eine negative Störung an dem Knotenpunkt Q auftritt.
Diese Störung übersetzt
sich in einen parasitären
negativen Impuls an diesem Knotenpunkt, d. h. als eine brüske Verringerung
des Potentials an dem Drain-Anschluss des Transistors MN1. Dieses Potential
kann gegebenenfalls kleiner als das Potential Vss werden.
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Der Transistor MP2 wird leitend und
der Transistor MN6 geht in den Sperrzustand über. Das Potential des Knotenpunkts
Qb zeigt dann eine Tendenz zur Zunahme. Das Potential des Knotenpunkts B
wird durch kapazitive Wirkung aufrechterhalten, der Transistor MN2
bleibt leitend. Da die Konduktanz des Transistors MN2 größer als
die des Transistors MP2 ist, wird der Knotenpunkt Qb auf einem Potential nahe
dem Potential Vss gehalten, wenn der Transistor MP2 leitend ist.
Der Transistor MP1 bleibt daher leitend, wodurch der Knotenpunkt
Q auf sein Anfangspotential zurückkehren
kann.
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Wie zuvor kann es zu einer Verringerung
des Potentials Vss kommen, wenn das Potential an dem Drain-Anschluss
des Transistors MN1 kleiner als das Potential seiner Steuerelektrode
wird. Es kommt dann zu einer zeitweiligen Inversion der Drainund Source-Anschlüsse des
Transistors MN1.
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4.3 – Negativer Impuls im Knotenpunkt
A
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Es sei angenommen, dass Q = 0 und
Qb = A = 1, und dass an dem Knotenpunkt A eine-negative Störung auftritt.
Diese Störung
wird sich als ein parasitärer
negativer Impuls in diesem Knotenpunkt übersetzen, d. h. als eine brüske plötzliche
Verringerung des Potentials an dem Drain-Anschluss des Transistors
MN5. Dieses Potential kann schließlich kleiner als das Potential
Vss werden.
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Die Transistoren MN7 und MN1 gehen
in den Sperrzustand über.
Die Knotenpunkte Q und B flottieren dann und halten ihren vorhergehenden
Zustand durch kapazitiven Effekt aufrecht. Anders ausgedrückt: Die
Transistoren MP2 und MN2 bleiben leitend bzw. gesperrt. Demgegenüber erfährt das
Potential des Knotenpunkts Qb keine Veränderung und der Transistor
MN4 wird im leitenden Zustand gehalten. Es kommt somit zu einer
Wiederherstellung des Potentials im Knotenpunkt A, durch die Vorspannwirkung über diesen
Transistor MN4.
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Der hypothetische Fall eines positiven
Impulses an einem Eingangs-/Ausgangs-Knotenpunkt wird nicht untersucht.
Tatsächlich
kann, da die dritten und vierten Transistoren der Aggregate vom
N-Kanal-Typ sind, eine Kollision mit einem schweren Ion kein derartiges
Phänomen
herbeiführen.
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Die abschließende Schlussfolgerung lautet somit,
dass die Zelle gemäß der Erfindung,
in welcher die Speicherknoten und die Eingangs-/Ausgangs-Knoten
voneinander unterschieden sind, eine sehr gute Beständigkeit
gegenüber
Ionenbombardement aufweist. Die Gefahr einer Veränderung des Inhalts der Zelle
könnte
sich allenfalls stellen, wenn zwei schwere Ionen gleichzeitig zwei
empfindliche Knotenpunkte der Zelle treffen. Jedoch ist die Wahrscheinlichkeit
für das
Auftreten eines derartigen Ereignisses minimal.
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Des weiteren ist festzuhalten, dass
die Zelle besonders vorteilhaft hinsichtlich der eingenommenen Oberfläche und
des Leistungsverbrauchs ist. Was die Oberfläche der Zelle betrifft, werden
lediglich vier Transistoren zum Schutz gegen die Auswirkungen von
Teilchenbombardements hinzugefügt.
was den Leistungsverbrauch betrifft, tritt er lediglich in vorübergehender
Weise auf, beim Schreiben in die Zelle oder beim Auftreten einer
Störung.
Die Zelle verursacht keinen statischen Leistungsverbrauch.
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5 – Zelle mit nur einem Eingangs-/Ausgangs-Knotenpunkt
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Selbstverständlich kann die beschriebene spezielle
Struktur abgewandelt werden, ohne dass hierdurch der Rahmen der
Erfindung verlassen wird, insbesondere hinsichtlich der Polaritäten und
der Abmessungen der Transistoren.
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Eine Variante der beschriebenen Zelle
ist beispielsweise die Verwendung eines Aufbaues wie beschrieben,
jedoch unter Verwendung nur einer einzigen Datenleitung. Dies läuft darauf
hinaus, dass die komplementäre
Datenleitung und der entsprechende Zugriffstransistor fortgelassen
und durch einen Inverter ersetzt werden. Man kann so über eine
Speicherzelle mit weniger Platzbedarf verfügen. Vor allem können Speicher
oder Register von geringerem Platzbedarf geschaffen werden, da sich
die Zahl der Datenleitungen und der den Datenleitungen zugeordneten
Lese-/Schreib-Vorrichtungen um die Hälfte verringert.
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Beispielsweise sei angenommen, dass
man nur die Datenleitung BL und den Zugriffstransistor MN8 anwendet.
Die Steuerelektrode des Transistors MN7 und der Knotenpunkt A werden
dann mit dem Ausgang eines Inverters verbunden, dessen Eingang mit
dem Knotenpunkt B verbunden ist.
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Hinsichtlich dem Lesebetrieb ist
dann keinerlei nennenswerter Unterschied zu dem zuvor in Verbindung
mit 1 Beschriebenen
festzustellen.
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Was den Schreibbetrieb betrifft,
wird auf die Dimensionierung der Transistoren zu achten sein. Tatsächlich haben
bei der Zelle von 1 die
Zugriffstransistoren einen N-Kanal. Die Datenleitung, die in erster
Linie das Kippen der Potentiale der Knotenpunkte triggert, ist somit
die Leitung, welche der Zelle ein ,0' zuführt.
Wenn man nur über
eine einzige Datenleitung verfügt,
bildet das Schreiben einer ,0' daher
kein besonderes Problem. Wenn man hingegen eine ,1' schreiben will,
muss gewährleistet
werden, dass die Vorrichtung, welche diese ,1' zuführt (typischerweise
wird es sich um einen P-Kanal-Transistor
handeln), eine ausreichende Konduktanz relativ bezüglich dem
Transistor MN7 besitzt, der bestrebt ist, das Potential des Knotenpunkts
B auf einem Wert nahe Vss zu halten. Tatsächlich reicht es aus, dass
man eine Sperrung des Transistors MN5 gewährleisten kann, wenn man den
genannten Transistor MN7 sperren können will.
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Im übrigen führt man bei Verwendung eines herkömmlichen
CMOS-Inverters einen
zusätzlichen empfindlichen
Knotenpunkt in die Zelle ein, und zwar am Drain-Anschluss des P-Kanal-MOS-Transistors dieses
Inverters. Da die eventuellen parasitären Impulse an diesem Knotenpunkt
vom positiven Typ sind, sollten die Abmessungen der Transistoren
MP1 und MN1 entsprechend angepasst werden, um zu vermeiden, dass
ein parasitärer
Impuls eine Änderung
der gespeicherten Zustände
herbeiführen
könnte.
In der Praxis reicht es aus, die Konduktanz des Transistors MN1
zu verringern.
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Selbstverständlich kann man verschiedene Abwandlungen
und Modifizierungen der beschriebenen Zelle vornehmen, ohne hierdurch
den Rahmen der Erfindung zu verlassen. Beispielsweise kann man die
Knotenpunkte A und B nur als Eingänge verwenden und mit den Knotenpunkten
Q und Qb verbundene Datenausgangsleitungen verwenden, um den Inhalt
der Zelle zu lesen. Ebenso kann man nur einen der Knotenpunkte Q
oder Qb als Ausgangsknoten verwenden, wenn man beispielsweise nur eine
Eingangsleitung verwendet, wie weiter oben erwähnt.