DE69800791T2

DE69800791T2 - Burstlängediskriminationsschaltung für einen synchronen Halbleiterspeicher mit einem bestimmten Anfangszustand des Einschaltens

Info

Publication number: DE69800791T2
Application number: DE69800791T
Authority: DE
Inventors: Kazuhisa Saho
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1997-12-10
Filing date: 1998-12-09
Publication date: 2002-04-18
Anticipated expiration: 2018-12-10
Also published as: EP0923080B1; EP0923080A2; EP0923080A3; CN1130728C; JPH11176157A; DE69800791D1; US20020004879A1; KR19990062967A; US6347356B2; CN1219739A; JP3204384B2; KR100288994B1

Description

Hintergrund der Erfindung

Erfindungsgebiet

Die vorliegende Erfindung betrifft einen Halbleiterspeicher und insbesondere eine Burstlängendiskriminationsschaltung zur Verwendung in einem synchronen Halbleiterspeicher, der einen vorbestimmten initialisierten Zustand des Hochladens hat.

Beschreibung des Standes der Technik

Beim Stand der Technik ist eine synchrone Halbleiterspeicherschaltung mit einem Burstmodus bekannt.
Bei der Halbleiterspeicherschaltung gemäß dem Stand der Technik, die den Burstmodus hat, wie in der Fig. 4 gezeigt, empfängt eine Modusdiskriminationsschaltung 100 verschiedene Steuersignale, die wenigstens ein Zeilenadreßfreigabesignal RAS, ein Spaltenadreßfreigabesignal CAS und eine interne Adresse (von der in der Fig. 4 nur ein Adreßsignal IA11 gezeigt ist) umfassen, und die verschiedene Modussignale ausgibt, welche als "Modusmarken" angegeben sind. Die Modusdiskriminationsschaltung 100 wird durch ein Netz-EIN- Rücksetzsignal PON initialisiert, das einem Rücksetzeingang der Modusdiskriminationsschaltung 100 zugeführt wird.
Die eingegebenen Signale werden während einer Hochpegelperiode eines internen Taktes CLK, der während einer vorbestimmten Zeitspanne, angehend vom Ansteigen eines externen Taktes, auf einen hohen Pegel gebracht worden ist, in D- Haltekreisen (nicht dargestellt) gehalten. D-Haltekreise beziehen sich sowohl auf Flipflops vom D-Typ als auch auf Haltekreise. Die Ausgänge der D-Haltekreise (nicht dargestellt) sind mit einem Decoder (nicht dargestellt) verbunden, so daß die Ausgänge der D-Haltekreise durch die Wirkung des Decoders in Modussignale in Übereinstimmung mit einer Kombination aus den eingegebenen Signalen umgewandelt werden. Jedes Modussignal wird so bis zum Ansteigen des nächsten internen Taktes CLK in einem D-Haltekreis gehalten.
Bezugnehmend auf Fig. 5 zeigt diese ein logisches Schaltbild einer Burstlängendiskriminationsschaltung, die in der Halbleiterspeicherschaltung mit dem Burstmodus gemäß dem Stand der Technik enthalten ist. Fig. 6 ist eine Wahrheitstabelle einer Decodersektion der Burstlängendiskriminationsschaltung und Fig. 7 ist eine Wahrheitstabelle der Burstlängendiskriminationsschaltung.
Die gezeigte Burstlängendiskriminationsschaltung gemäß dem Stand der Technik hat drei D-Haltekreise (D-Flipflops) 1, 2 und 3 und einen Decoder 20, der aus einem NOR-Gate 4 mit zwei Eingängen, einem NAND-Gate 5 mit zwei Eingängen, einem NOR-Gate 6 mit drei Eingängen, einem NAND-Gate 7 mit drei Eingängen und vier Invertern 9, 10, 11 und 12, wie dargestellt, geschaltet ist. Die D-Haltekreise (D-Flipflops) 1, 2, und 3 halten die drei am wenigstens signifikanten Adreßbits "IA0", "IA1" und "IA2" der Adresse synchron mit dem Ansteigen des internen Taktes CLK in einem Modusregister- Setzzyklus und Halten die gehaltenen Adreßbits "IA0", "IA1" und "IA2" bis zum Anstieg des nächsten internen Taktes CLK.
Der Decoder 20 aktiviert selektiv ein Burstlängendiskriminationssignal auf der Basis der logischen Kombination aus den Adreßbits "IA0", "IA1" und "IA2". Die Beziehung zwischen den Burstlängen und den Adreßsignalen entsprechend der Schlüsseladreßsignale ist im Joined Electron Device Engineering Counsel - ("JEDEC") - Format, wie in der Fig. 7 gezeigt, definiert. Wenn daher alle Adreßbits "IA0", "IA1" und "IA2" auf einem hohen Pegel sind, zeigt das Burstlängendiskriminationssignal MDBLF an, daß der Ganzseitenburst aktiviert ist. Um die in der Fig. 7 gezeigte Wahrheitstabelle zu realisieren, ist der Decoder 20 so konfiguriert, daß die in der Fig. 6 gezeigte Wahrheitstabelle realisiert wird. Die Wahrheitstabelle der Burstlängendiskriminationsschaltung ist nämlich die gleiche wie diejenige des Decoders, der in der Burstlängendiskriminationsschaltung enthalten ist, und daher speisen die Haltekreise, die in der Burstlängendiskriminationsschaltung enthalten sind, den Decoder mit den Adreßsignalen, die die gleiche Polarität haben wie jene, die der Burstlängendiskriminationsschaltung zugeführt werden.
Zum Zeitpunkt des Netzeinschaltens sind die Anfangsbedingungen der D-Haltekreise und der sequentiellen Schaltungen (nicht dargestellt) unbestimmt. Daher werden die D-Haltekreise und die sequentiellen Schaltungen durch das Netz- EIN-Rücksetzsignal PON (internes Initialisierungssignal) zum Zeitpunkt der Netzeinschaltung initialisiert, so daß die Halbleiterspeicherschaltung einen erwarteten, vorbestimmten internen Zustand erlangt.
Im allgemeinen fließt in einem System, wie beispielsweise einem PC oder einer Workstation, bei Anlegen einer Spannung an den Eingangs-/Ausgangspin der Halbleiterspeicherschaltung ein winziger Strom in eine Eingangsschutzschaltung, die in dem Eingangs-/Ausgangspin vorgesehen ist. Durch die Verwendung dieses Merkmals wird direkt nach dem Netzeinschalten eine Busüberprüfung, um zu überprüfen, ob eine Halbleiterspeicherschaltung am Speicherbus existiert oder nicht, durchgeführt, indem ein winziger Strom überwacht wird, der fließt, wenn an den Speicherbus eine Spannung angelegt ist.
In dem System mit der Halbleiterspeicherschaltung gemäß dem Stand der Technik, die den Burstmodus hat, wird andererseits, wenn das Netz-EIN-Rücksetzsignal zum Zeitpunkt des Netzeinschaltens aus irgendeinem Grund nicht erzeugt worden ist, der interne Zustand nicht initialisiert und das System kann nicht zu einem Normalzustand zurückkehren. Als ein Ergebnis fließt ein großer Strom, wenn der Eingangs- /Ausgangspin der Halbleiterspeicherschaltung in einem Zustand des Ausgebens von Daten ist, und die Busüberprüfung kann daher nicht durchgeführt werden.
Da die Anfangsbedingungen der D-Haltekreise und sequentiellen Schaltungen zum Zeitpunkt des Netzeinschaltens unbestimmt sind, werden speziell verschiedene interne Knoten, die zum Zeitpunkt der Netzeinschaltung auf Massepegel sind, mit dem Ansteigen der Netzversorgungsspannung ansteigen, wobei jeder der verschiedenen internen Knoten schließlich wegen der Variation eines individuellen Schaltungselementes bei einem Herstellungsvorgang entweder den niedrigen Pegel oder den hohen Pegel erlangt, auf den der interne Knoten geschoben werden kann. Als ein Ergebnis erhält die Halbleiterspeicherschaltung einen unerwarteten internen Zustand. Selbst wenn die Initialisierung zu einem Ausfall führt, werden die Eingangs-/Ausgangspins in einen Hochimpedanzzustand gebracht, wenn ein Modus, der irrtümlicherweise durch den Modusdiskriminator gewählt worden ist, ein Modusregistersetzmodus, ein Wiederauffrischmodus oder ein Einschreibmodus war, und daher fließt bei Überprüfung des Bussystems kein nachteilig großer Strom.
Selbst wenn der irrtümlicherweise gewählte Modus ein Lesemodus war, wenn die Burstlänge, welche von der Burstlängendiskriminationsschaltung gewählt worden ist, irgendeine der Burstlängen "1", "2", "4" und "8" war, nachdem die Daten entsprechend der bezeichneten Burstlänge synchron mit einem externen Takt ausgegeben worden sind, werden zusätzlich die Eingangs-/Ausgangspins in den Hochimpedanzzustand gebracht. Daher tritt kein wesentliches Problem auf.
Wenn jedoch der fehlerhaft gewählte Modus der Lesemodus ist und wenn die Burstlänge, die von der Burstlängendiskriminationsschaltung gewählt worden ist, die ganze Seite ist (Ganzseiten-Burst-Lesemodus), werden die Eingangs- /Ausgangspins solange in den Datenausgabezustand gebracht, bis ein Burst-Stop-Befehl ein Vorladebefehl oder ein Einschreibbefehl (ausgenommen der Fall, daß eine CAS-Latenz "3" ist) eingegeben wird. Da nämlich die Daten weiter synchron mit dem externen Takt ausgegeben werden, fließt nachteiligerweise ein großer Strom bei der Überprüfung des Bussystems.
Hierbei wird davon ausgegangen, daß bei der Burstlängendiskriminationsschaltung alle D-Haltekreise, die in der Burstlängendiskriminationsschaltung enthalten sind, die gleiche Schaltungskonstruktion haben und mit dem gleichen Maskenmuster gebildet sind. Daher sind zum Zeitpunkt des Netzeinschaltens die Ausgänge aller D-Haltekreise, die in der Burstlängendiskriminationsschaltung enthalten sind, in der Lage, den gleichen logischen Pegel zu erlangen, der entweder ein hoher Pegel oder ein niedriger Pegel ist.
Da die Eingangs-/Ausgangsrelation des Decoders bewirken muß, daß die Burstlängendiskriminationsschaltung die Beziehung zwischen den Schlüsseladreßsignalen und den Burstlängen, die in JEDEC definiert sind, wie in der Fig. 7 gezeigt, wie in der Fig. 6 gezeigt ist, wenn alle Eingänge des Decoders auf dem hohen Pegel ist, wird die ganze Seite als die Burstlänge gewählt.
Zusätzlich wird in einem System, wie beispielsweise einem PC oder einer Workstation, direkt nach dem Netzeinschalten eine Speicherüberprüfung durchgeführt, um zu überprüfen, ob der Halbleiterspeicher, der am Speicherbus existiert, normal arbeitet oder nicht, indem ein Lesen und Einschreiben von Daten durchgeführt wird. Bei einem Hochleistungssystem mit einer Anzahl von Halbleiterspeichern, die den Burstmodus haben, die parallel zueinander an den Speicherbus angeschlossen sind, wird die Anzahl von Halbleiterspeichern einer nach dem anderen der Reihe nach überprüft. In diesem Fall sind nicht nur die Ausgangspins des zu überprüfenden Halbleiterspeichers, sondern auch die Ausgangspins der nicht zu überprüfenden Halbleiterspeicher mit demselben Speicherbus verbunden. Wenn daher die Ausgangspins von wenigstens einem der Halbleiterspeicher, die nicht überprüft worden sind, in dem Datenausgangszustand sind (nämlich im Ganzseiten-Burst-Lesemodus) (weil der Halbleiterspeicher zum Zeitpunkt der Netzeinschaltung nicht sauber initialisiert worden war), werden die Daten, die vom System zugeführt werden, zerstört, und daher werden die Daten, die vom System zugeführt worden sind, nicht sauber in den zu überprüfenden Halbleiterspeicher eingeschrieben, mit dem Ergebnis, daß das Ergebnis der Speicherüberprüfung fehlerhaft wird.

Zusammenfassung der Erfindung

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, eine Burstlängendiskriminationsschaltung zur Verwendung in einem synchronen Halbleiterspeicher mit einem Burstmodus zu schaffen, bei der die vorstehend beschriebenen herkömmlichen Defekte überwunden sind.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Burstlängendiskriminationsschaltung zur Verwendung in einem synchronen Halbleiterspeicher mit einem Burstmodus zu schaffen, die nicht die Burstlänge der ganzen Seite wählt, wenn der Halbleiterspeicher beim Netzeinschalten nicht sauber initialisiert worden ist.
Die vorstehenden und weitere Aufgaben der vorliegenden Erfindung werden gemäß der vorliegenden Erfindung gelöst durch eine Burstlängendiskriminationsschaltung zur Verwendung in einem synchronen Halbleiterspeicher mit einem Burstmodus, mit:
einer Vielzahl von Haltemitteln zum Sperren und Halten einer entsprechenden Anzahl von Adreßsignalen;
wenigstens einer Invertervorrichtung, die ein Adreßsignal von diesen Adreßsignalen empfängt, zum Zuführen eines invertierten Adreßsignales zu entsprechenden Haltemitteln der Vielzahl von Haltemitteln; und
eine Decodiervorrichtung, die Ausgänge der Vielzahl von Haltemitteln empfängt, um selektiv eines der Vielzahl von Burstlängendiskriminationssignalen zu aktivieren, bestimmt durch eine Kombination aus logischen Werten der Adreßsignale, wobei die Decodiervorrichtung ein Burstlängendiskriminationssignal aktiviert, das eine andere Burstlänge als eine volle Seite anzeigt, wenn die Ausgänge aller der Vielzahl von Haltemitteln auf dem gleichen logischen Pegel sind.
In einer Ausführungsform der Burstlängendiskriminationsschaltung halten die Vielzahl von Haltemitteln jeweils Adreßsignale synchron mit einem Taktsignal. Im einzelnen hat jedes der Vielzahl von Haltemitteln ein Flipflop vom D- Typ, dessen Dateneingang so geschaltet ist, daß er ein entsprechendes Eingangssignal empfängt, und dessen Takteingang so geschaltet ist, daß er das Taktsignal empfängt.
Weiterhin hat die Decodiervorrichtung eine Anzahl von Logikschaltungen, die so geschaltet sind, daß sie selektiv das Burstlängendiskriminationssignal aktivieren, welches durch die Kombination der Logikwerte dieser Adreßsignale bestimmt ist, und ein Burstlängendiskriminationssignal aktiviert, das eine andere Burstlänge als die der vollen Seite angibt, wenn die Ausgänge aller der Vielzahl von Haltemitteln auf dem gleichen Logikpegel sind.
In einer bevorzugten Ausführungsform empfängt die Burstlängendiskriminationsschaltung die drei niedrigstwertigen Adreßsignale einer Adresse und die Vielzahl von Haltemitteln haben drei Haltemittel zum jeweiligen Empfangen der drei niedrigstwertigen Adreßsignale, wobei wenigstens eine Invertiervorrichtung eines der drei niedrigstwertigen Adreßsignale empfängt, um ein invertiertes Adreßsignal an ein entsprechendes Haltemittel auszugeben. Die Haltemittel empfangen die Ausgänge der drei Haltemittel und aktivieren ein Burstlängendiskriminationssignal, welches eine Burstlänge von 8 Bits anzeigt, wenn alle Ausgänge der drei Haltemittel zum Zeitpunkt des Netzeinschaltens auf dem gleichen logischen Pegel sind. Wenigstens eine Invertiervorrichtung empfängt das signifikanteste Adreßsignal der drei niedrigstwertigen Adreßsignale, um ein invertiertes Adreßsignal an das entsprechende Haltemittel der drei Haltemittel auszugeben.
In einer spezifischen bevorzugten Ausführungsform hat wenigstens eine Invertiervorrichtung einen Inverter, der das signifikanteste Adreßsignal der drei niedrigstwertigen Adreßsignale empfängt, um das invertierte Adreßsignal auszugeben. Die drei Haltemittel weisen auf ein erstes Flipflop vom D-Typ, dessen Dateneingang so geschaltet ist, daß das niedrigstwertige Adreßsignal der drei niedrigstwertigen Adreßsignale in Antwort auf ein Taktsignal gesperrt und gehalten wird, ein zweites Flipflop vom D-Typ, dessen Dateneingang so geschaltet ist, daß das zweite niedrigstwertige Adreßsignal der drei niedrigstwertigen Adreßsignale in Antwort auf das Taktsignal gesperrt und gehalten wird, und ein drittes Flipflop vom D-Typ, dessen Dateneingang so geschaltet ist, daß das invertierte Adreßsignal in Antwort auf das Taktsignal gesperrt und gehalten wird. Die Decodiervorrichtung hat eine NOR-Schaltung mit zwei Eingängen, die einen Ausgang des ersten Flipflops vom D-Typ und einen Ausgang des zweiten Flipflops vom D-Typ empfängt, und ein erste Burstlängendiskriminationssignal ausgibt, eine UND- Schaltung mit drei Eingängen, die ein invertiertes Signal des Ausgangs des ersten Flipflops vom D-Typ und den Ausgang des zweiten Flipflops vom D-Typ empfängt, und ein zweites Burstlängendiskriminationssignal ausgibt, eine UND-Schaltung mit drei Eingängen, die den Ausgang des ersten Flipflops vom D-Typ, den Ausgang vom zweiten Flipflop vom D-Typ und einen Ausgang des dritten Flipflops vom D-Typ empfängt und ein drittes Burstlängendiskriminationssignal ausgibt, und eine NOR-Schaltung mit drei Eingängen, die das invertierte Signal des Ausgangs des ersten Flipflops vom D- Typ, ein invertiertes Signal des Ausgangs des zweiten Flipflops vom D-Typ und einen Ausgang des dritten Flipflops vom D-Typ empfängt und ein viertes Burstlängendiskriminationssignal ausgibt, welches die ganze Seite anzeigt.
Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die begleitenden Figuren hervor.

Kurze Beschreibung der Figuren

Fig. 1 zeigt ein logisches Schaltbild der Burstlängendiskriminationsschaltung einer Ausführungsform einer Halbleiterspeicherschaltung mit einem Burstmodus gemäß der vorliegenden Erfindung;
Fig. 2 zeigt eine Wahrheitstabelle einer Decodersektion der Burstlängendiskriminationsschaltung gemäß Fig. 1;
Fig. 3 zeigt eine Wahrheitstabelle der Burstlängendiskriminationsschaltung gemäß Fig. 1;
Fig. 4 zeigt die Eingänge und Ausgänge der Modusdiskriminationsschaltung in einer Halbleiterspeicherschaltung gemäß dem Stand der Technik mit einem Burstmodus;
Fig. 5 zeigt ein logisches Schaltbild der Burstlängendiskriminationsschaltung in der Halbleiterspeicherschaltung mit dem Burstmodus gemäß dem Stand der Technik;
Fig. 6 zeigt eine Wahrheitstabelle einer Decodersektion der Burstlängendiskriminationsschaltung gemäß Fig. 5; und
Fig. 7 zeigt eine Wahrheitstabelle der Burstlängendiskriminationsschaltung gemäß Fig. 5.

Beschreibung der bevorzugten Ausführungsformen

Bezugnehmend auf Fig. 1 zeigt diese ein logisches Schaltbild der Burstlängendiskriminationsschaltung gemäß einer Ausführungsform der Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung mit einer Ganzseiten-Burst-Einschreib-/Lesefunktion. In der Fig. 1 sind Elemente entsprechend jenen in der Fig. 5 gezeigten mit den gleichen Bezugsziffern bezeichnet worden.
Die gezeigte Burstlängendiskriminationsschaltung hat drei D-Haltekreise (Flipflop vom D-Typ) 1, 2 und 3, einen Inverter 8 und einen Decoder 20, der aus einem NOR-Gate 4 mit zwei Eingängen, einem NAND-Gate 5 mit zwei Eingängen, einem NOR-Gate 6 mit drei Eingängen, einem NAND-Gate 7 mit drei Eingängen und vier Invertern 9, 10, 11 und 12 gebildet ist, die, wie dargestellt, geschaltet sind. Wie aus einem Vergleich zwischen den Fig. 1 und 5 zu ersehen ist, hat die Burstlängendiskriminationsschaltung den gleichen Schaltungsaufbau wie die Burstlängendiskriminationsschaltung gemäß dem Stand der Technik, die in der Fig. 5 gezeigt ist, mit Ausnahme, daß der Inverter 8 vor den Eingang des Haltekreises 3 eingesetzt ist, der das Schlüsseladreßsignal IA2 empfängt.
Genauer gesagt, empfängt die gezeigte Burstlängendiskriminationsschaltung die internen Adreßsignale "IA0", "IA1" und "IA2" entsprechend der drei am niedrigstwertigen Bits "A0", "A1" bzw. "A2" einer externen Adresse (nicht dargestellt). Daher sind die internen Adreßsignale "IA0", "IA1" und "IA2" Schlüsseladreßsignale für die Burstlängendiskriminationsschaltung und werden einem Dateneingang "D" des D-Haltekreises 1, einem Dateneingang "D" des D-Haltekreises 2 bzw. dem Eingang des Inverters 8 zugeführt. Ein Ausgang des Inverters 8 ist an den Dateneingang "D" des D-Haltekreises 3 angeschlossen. Ein Takteingang "D" jedes der drei D-Haltekreise 1, 2 und 3 ist so geschaltet, daß er einen internen Takt CLK in Phase mit einem externen Takt (nicht dargestellt) empfängt, so daß jeder der D-Haltekreise 1, 2 und 3 das entsprechende Eingangsadreßsignal in Antwort auf das Ansteigen des internen Taktsignals CLK in einem Modusregister-Setzzyklus sperrt und die gesperrten Adreßsignale hält, bis der nächste interne Takt CLK ansteigt. Die drei D-Haltekreise 1, 2 und 3 haben den gleichen Schaltungsaufbau und sind mit dem gleichen Maskenmuster konstruiert.
Die Ausgänge der drei D-Haltekreise 1, 2 und 3 werden dem Decoder 20 zugeführt. Im einzelnen ist ein Ausgang "IA0Q" des D-Haltekreises 1 an einen ersten Eingang des NOR-Gates 4 mit zwei Eingängen, einen Eingang des Inverters 9 und an den ersten Eingang des NAND-Gates 7 mit drei Eingängen angeschlossen. Ein Ausgang "IA1Q" des D-Haltekreises 2 ist an den zweiten Eingang des NOR-Gates 4 mit zwei Eingängen, an den ersten Eingang des NAND-Gates 5 mit zwei Eingängen, an den Eingang des Inverters 10 und einen zweiten Eingang des NAND-Gates 7 mit drei Eingängen angeschlossen. Der Ausgang "IA2Q" des D-Haltekreises 3 ist an einen ersten Eingang des NOR-Gates 6 mit drei Eingängen und den dritten Eingang des NAND-Gates 7 mit drei Eingängen angeschlossen. Ein Ausgang des Inverters 9 ist an den zweiten Eingang des NAND-Gates 5 mit zwei Eingängen und an den zweiten Eingang des NOR-Gates 6 mit drei Eingängen angeschlossen. Ein Ausgang des Inverters 10 ist mit einem dritten Eingang des NOR-Gates 6 mit drei Eingängen verbunden.
Ein Ausgang des NOR-Gates 4 mit zwei Eingängen gibt ein erstes Burstlängendiskriminationssignal "MDBL1" aus, welches auf einen hohen Pegel gebracht ist, wenn die Burstlänge 1 Bit ist. Ein Ausgang des NAND-Gates 5 mit zwei Eingängen ist an einen Eingang des Inverters 11 angeschlossen und ein Ausgang des Inverters 11 gibt ein zweites Burstlängendiskriminationssignal "MDBL4" aus, welches auf einen hohen Pegel gebracht ist, wenn die Burstlänge 4 Bits ist. Ein Ausgang des NAND-Gates 7 mit drei Eingängen ist an einen Eingang des Inverters 12 angeschlossen und ein Ausgang des Inverters 12 gibt das dritte Burstlängendiskriminationssignal "MDBL8" aus, welches auf einen hohen Pegel gebracht ist, wenn die Burstlänge 8 Bits beträgt. Ein Ausgang des NOR-Gates 6 mit drei Eingängen gibt ein viertes Buretlängendiskriminationssignal "MDBLF" aus, welches auf einen hohen Pegel gebracht ist, wenn die Burstlänge die ganze Seite ist. Bei der vorstehenden Konstruktion ist eine UND-Schaltung mit zwei Eingängen aus einem NAND-Gate 5 mit zwei Eingängen und dem Inverter 11 gebildet, und eine UND-Gate-Schaltung mit drei Eingängen ist aus dem NAND-Gate 7 mit drei Eingängen und dem Inverter 12 gebildet.
In Fig. 2 ist eine Wahrheitstabelle des Decoders 20 gezeigt, der die Ausgänge "IA0Q", "IA1Q" und "IA2Q" der drei D-Haltekreise 1, 2 und 3 empfängt.
Wie aus der Wahrheitstabelle gemäß Fig. 2 zu ersehen ist, wird, selbst wenn alle Ausgänge der D-Haltekreise 1, 2 und 3 zum Zeitpunkt des Netzeinschaltens auf dem hohen Pegel sind, nur das Burstlängendiskriminationssignal "MDBL8" aktiviert, so daß die Burstlänge von 8 Bits gewählt ist. Daher werden, selbst wenn der Speicher zum Zeitpunkt des Netzeinschaltens in einen Lesemodus gebracht ist, da eine andere Burstlänge als die ganze Seite gewählt ist, nachdem die Daten der Menge entsprechend der gewählten Burstlänge synchron mit dem externen Takt ausgegeben worden sind, die Ausgangspins in einen Hochimpedanzzustand gebracht, so daß die Halbleiterspeicherschaltung in einen Bereitschaftszustand für das Empfangen eines Eingangs gebracht ist. Auf diese Art und Weise ist der Nachteil, der bei dem Stand der Technik aufgetreten ist, verhindert, da die Burstlänge der ganzen Seite auf keinen Fall zum Zeitpunkt des Netzeinschaltens gewählt ist.
Fig. 3 zeigt eine Wahrheitstabelle der in der Fig. 1 gezeigten Burstlängendiskriminationsschaltung. Wie aus einem Vergleich zwischen der Fig. 3 und der Fig. 7 zu ersehen ist, ist die Wahrheitstabelle der Burstlängendiskriminationsschaltung, die in Fig. 3 gezeigt ist, die gleiche wie die Wahrheitstabelle der Burstlängendiskriminationsschaltung gemäß Fig. 7, die bei der Halbleiterspeicherschaltung mit dem Burstmodus gemäß dem Stand der Technik geschaffen worden ist. Daher arbeitet in einer Situation mit Ausnahme des Zeitpunktes des Netzeinschaltens die Burstlängendiskriminationsschaltung gemäß Fig. 1 ähnliche wie die Burstlängendiskriminationsschaltung, die in der Halbleiterspeicherschaltung mit dem Burstmodus gemäß dem Stand der Technik vorgesehen ist.
Wie aus dem Vorstehenden zu ersehen ist, ist die gezeigte Ausführungsform der Burstlängendiskriminationsschaltung der Halbleiterspeicherschaltung mit dem Burstmodus dadurch gekennzeichnet, daß wenigstens einer der D-Haltekreise, der die Schlüsseladreßsignale, welche der Burstlängendiskriminationsschaltung zugeführt werden, so geschaltet ist, daß er über einen Inverter das entsprechende Schlüsseladreßsignal empfängt, und zwar im Gegensatz zu dem normalen Gebrauch beim Stand der Technik, bei dem der Haltekreis (Flipflop) so geschaltet ist, daß ein internes Signal ausgegeben wird, welches die gleiche Polarität wie dasjenige eines externen Signals hat, welches von außen dem Haltekreis zugeführt wird. Hierbei können selbstverständlich zwei oder mehr Schlüsseladreßsignale, die der Burstlängendiskriminationsschaltung zugeführt werden, über Inverter zu den entsprechenden Haltekreisen zugeführt werden, wenn alle der Schlüsseladreßsignale, die der Burstlängendiskriminationsschaltung zugeführt werden, nicht über Inverter zugeführt sind. Da wenigstens eines der Schlüsseladreßsignale, das der Burstlängendiskriminationsschaltung zugeführt wird, über einen Inverter zum entsprechenden Haltekreis geleitet wird, ist andererseits der Decoder, welcher den Ausgang der Haltekreise empfängt, so modifiziert, daß er einen logischen Aufbau hat, der niemals die logische Beziehung zwischen dem Schlüsseladreßsignal und dem Ausgang der Burstlängendiskriminationsschaltung ändert. Bei der gezeigten Ausführungsform hat jedoch der in der Fig. 1 gezeigte Decoder den gleichen logischen Schaltkreisaufbau wie derjenige des Decoders der Burstlängendiskriminationsschaltung gemäß dem Stand der Technik, aber das Burstlängendiskriminationssignal "MDBL8" und das Burstlängendiskriminationssignal "MDBLF" sind ausgetauscht. Daher kann die gezeigte Ausführungsform vorteilhafterweise die vorliegende Erfindung mit einem Minimum an Modifikation der Schaltung gemäß dem Stand der Technik realisieren.
Somit ist, selbst wenn alle Haltekreise, die die Schlüsseladreßsignale in der Burstlängendiskriminationsschaltung empfangen, zum Zeitpunkt des Netzeinschaltens das Hochpegelsignal oder das Niedrigpegelsignal ausgeben, eine andere Burstlänge als die ganze Seite gewählt. Demgemäß ist, selbst wenn die Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung, welche den Burstmodus hat, zum Zeitpunkt des Netzeinschaltens im Lesemodus ist, eine andere Burstlänge als die ganze Seite gewählt, so daß, nachdem Information entsprechend der Burstlänge (8 Bit maximal) synchron mit dem externen Takt ausgegeben worden ist, die Ausgangspins in den Hochimpedanzzustand gebracht sind, und daher ist die Halbleiterspeicherschaltung in einem Zustand gebracht, der für das Empfangen eines Eingangssignals bereit ist. Somit tritt bei einem PC oder einer Workstation nicht der Nachteil einer Speicherprüfzeit oder einer Busprüfzeit auf.
Wie aus dem Vorstehenden zu ersehen ist, ist die synchrone Halbleiterspeicherschaltung gemäß der vorliegenden Erfindung mit dem Burstmodus mit einem solchen Merkmal versehen, daß die Burstlängendiskriminationsschaltung eine Vielzahl von Haltekreisen zum Sperren und Halten einer entsprechenden Anzahl von Schlüsseladreßsignalen hat, wobei wenigstens ein Inverter ein Schlüsseladreßsignal der Schlüsseladreßsignale empfängt, um ein invertiertes Schlüsseladreßsignal zu dem entsprechenden Haltekreis der Vielzahl von Haltekreisen zuzuführen, und ein Decoder empfängt die Ausgänge der Vielzahl von Haltekreisen zum selektiven Aktivieren eines der Vielzahl von Burstlängendiskriminationssignalen, so daß, wenn alle Eingänge des Decoders auf dem hohen Pegel oder auf dem niedrigen Pegel sind, der Decoder dasjenige Burstlängendiskriminationssignal aktiviert, welches eine andere Burstlänge als die ganze Seite anzeigt.
Bei dieser Anordnung wird, selbst wenn zum Zeitpunkt des Netzeinschaltens irrtümlicherweise ein Lesemodus gewählt ist, eine andere Burstlänge als die ganze Seite gewählt. Demgemäß werden, nachdem Information entsprechend der Burstlänge synchron mit dem externen Takt, der nach dem Netzeinschalten zugeführt worden ist, ausgegeben worden sind, die Ausgangspins in einen Hochimpedanzzustand gebracht, bis die Busüberprüfung durchgeführt ist. Daher fließen keine großen Ströme, selbst wenn von dem System eine Spannung zugeführt wird, da die Ausgangspins in dem Hochimpedanzzustand sind. Somit wird bei der Busüberprüfung direkt nach dem Netzeinschalten im System in einem derartigen PC oder in einer derartigen Workstation nicht der Nachteil auftreten, daß ein großer Strom fließt, wenn die Ausgangspins in einem Zustand fortgesetzten Ausgebens von Daten sind.
Da die Ausgangspins in dem Hochimpedanzzustand sind, werden weiterhin Einschreibdaten, die vom System zugeführt werden, niemals zerstört. Daher werden in einem Hochleistungssystem, wie beispielsweise in einem PC oder einer Workstation, die eine Vielzahl von synchronen Halbleiterspeicherschaltungen mit dem Burstmodus hat, die an einen gemeinsamen Speicherbus parallel oder hintereinander angeschlossen sind, die Einschreibdaten, welche vom System zur Halbleiterspeicherschaltung unter Testbedingung zugeführt werden, niemals durch Ausgangsdaten von einer anderen Halbleiterspeicherschaltung zerstört, die mit dem Speicherbus verbunden ist, mit welchem die unter Testbedingung befindliche Halbleiterspeicherschaltung angeschlossen ist. Demgemäß ist der Nachteil des Speicherüberprüfens verhindert.
Die Erfindung ist somit unter Bezugnahme auf die spezifischen Ausführungsformen gezeigt und beschrieben worden. Es ist jedoch anzumerken, daß die vorliegende Erfindung in keiner Weise auf die Details der dargestellten Strukturen begrenzt ist, sondern daß Änderungen und Modifikationen innerhalb des Schutzumfanges der anhängenden Patentansprüche durchgeführt werden können.

Claims

1. Burstlängediskriminationsschaltung für die Verwendung in einem synchronen Halbleiterspeicher mit einem Burst-Modus, mit:

einer Vielzahl von Haltemitteln zum Sperren und Halten einer entsprechenden Anzahl von Adreßsignalen;

wenigstens einer Invertervorrichtung, die ein Adreßsignal von diesen Adreßsignalen empfängt, zum Zuführen eines invertierten Adreßsignales zu entsprechenden Haltemitteln der Vielzahl von Haltemitteln; und

eine Dekodiervorrichtung, die Ausgänge der Vielzahl von Haltemitteln empfängt, um selektiv eines der Vielzahl von Burstlängediskriminationssignalen zu aktivieren, bestimmt durch eine Kombination aus logischen Werten dieser Adreßsignale, wobei die Dekodiervorrichtung ein Burstlängediskriminationssignal aktiviert, das eine andere Burstlänge als eine volle Seite anzeigt, wenn die Ausgänge aller der Vielzahl von Haltemitteln auf dem gleichen logischen Pegel sind.

2. Burstlängediskriminationsschaltung nach Anspruch 1, wobei die Vielzahl von Haltemitteln jeweilige Adreßsignale synchron mit einem Taktsignal hält.

3. Burstlängediskriminationsschaltung nach Anspruch 2, wobei jedes der Vielzahl von Haltemitteln ein Flip-Flop vom D-Typ aufweist, dessen Dateneingang so geschaltet ist, daß er ein entsprechendes Eingangssignal empfängt und dessen Takteingang so geschaltet ist, daß er das Taktsignal empfängt.

4. Burstlängediskriminationsschaltung nach Anspruch 1, wobei die Dekodiervorrichtung eine Anzahl von Logikschaltungen enthält, die so geschaltet sind, daß sie selektiv das Burstlängediskriminationssignal aktivieren, welches durch die Kombination der Logikwerte dieser Adreßsignale bestimmt ist, und ein Burstlängediskriminationssignal aktiviert, das eine andere Burstlänge als die der vollen Seite angibt, wenn die Ausgänge aller der Vielzahl von Haltemitteln auf dem gleichen Logikpegel sind.

5. Burstlängediskriminationsschaltung nach Anspruch 1, wobei die Burstlängediskriminationsschaltung die drei niedrigstwertigen Adreßsignale einer Adresse empfängt, und die Vielzahl von Haltemitteln drei Haltemittel zum jeweiligen Empfangen der drei niedrigstwertigen Adreßsignale aufweist, und die wenigstens eine Invertiervorrichtung eines der drei niedrigstwertigen Adreßsignale empfängt, um ein invertiertes Adreßsignal an ein entsprechendes eines Haltemittel der drei Haltemittel auszugeben.

6. Burstlängediskriminationsschaltung nach Anspruch 5, wobei die Dekodiervorrichtung Ausgänge der drei Haltemittel empfängt, und ein Burstlängediskriminationssignal aktiviert, welches die Burstlänge von 8 Bits anzeigt, wenn alle Ausgänge der drei Haltemittel zum eingeschalteten Zeitpunkt auf dem gleichen logischen Pegel sind.

7. Burstlängediskriminationsschaltung nach Anspruch 6, wobei die wenigstens eine Invertiervorrichtung das signifikanteste Adreßsignal der drei niedrigstwertigen Adreßsignale empfängt, um ein invertiertes Adreßsignal an die entsprechenden Haltemittel der drei Haltemittel auszugeben.

8. Burstlängediskriminationsschaltung nach Anspruch 5, wobei die wenigstens eine Invertiervorrichtung einen Inverter enthält, der das signifikanteste Adreßsignal der drei niedrigstwertigen Adreßsignale empfängt, um ein invertiertes Adreßsignal auszugeben;

wobei die drei Haltemittel aufweisen ein erstes Flip- Flop vom D-Typ, dessen Dateneingang so geschaltet ist, daß das niedrigstwertige Adreßsignal der drei niedrigstwertigen Adreßsignale in Antwort auf ein Taktsignal gesperrt und gehalten wird, ein zweites Flip-Flop vom D-Typ, dessen Dateneingang so geschaltet ist, daß das zweite niedrigstwertige Adreßsignal der drei niedrigstwertigen Adreßsignale in Antwort auf das Taktsignal gesperrt und gehalten wird, und ein drittes Flip-Flop vom D-Typ, dessen Dateneingang so geschaltet ist, daß das invertierte Adreßsignal in Antwort auf das Taktsignal gesperrt und gehalten wird; und

wobei die Dekodiervorrichtung eine NOR-Schaltung mit zwei Eingängen aufweist, die einen Ausgang des ersten Flip- Flops vom D-Typ und einen Ausgang des zweiten Flip-Flops vom D-Typ empfängt, um ein erstes Burstlängediskriminationssignal auszugeben, eine UND-Schaltung mit zwei Eingängen, die ein invertiertes Signal des Ausgangs vom ersten Flip-Flop vom D-Typ und den Ausgang vom zweiten Flip-Flop vom D-Typ empfängt, um ein zweites Burstlängediskriminationssignal auszugeben, eine UND-Schaltung mit drei Eingängen, die den Ausgang des ersten Flip-Flops vom D-Typ, den Ausgang des zweiten Flip-Flops vom D-Typ und den Ausgang des dritten Flip-Flops vom D-Typ empfängt, um ein drittes Burstlängediskriminationssignal auszugeben, und eine NOR- Schaltung mit drei Eingängen, die das invertierte Signal des Ausgangs des ersten Flip-Flops vom D-Typ, das invertierte Signal des Ausgangs vom zweiten Flip-Flop vom D-Typ und einen Ausgang des dritten Flip-Flops vom D-Typ empfängt, um ein viertes Burstlängediskriminationssignal auszugeben, das die volle Seite anzeigt.