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Eine digitale Phasenregelschleife
und ein Verfahren zu ihrer Steuerung sowie ein Verfahren und eine
Empfängerschaltung
zur Desynchronisation in einem digitalen Übertragungssystem
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Die Erfindung betrifft eine digitale
Phasenregelschleife, umfassend einen numerisch gesteuerten Oszillator,
der so angepasst ist, dass er ein Taktsignal erzeugt, indem er eine
Systemtaktfrequenz durch einen Faktor, der durch ein Steuerwort
bestimmt ist, dividiert, und einen Phasendiskriminator, der so angepasst
ist, dass er das Steuerwort ansprechend auf einen Phasenunterschied
zwischen dem Taktsignal und einem externen Bezugssignal erzeugt,
so dass das Steuerwort einen Nennwert annimmt, wenn der Phasenunterschied
zahlenmäßig kleiner
ist als ein im voraus gegebener Wert, und einen oder mehrere andere
Werte annehmen kann, wenn der Phasenunterschied zahlenmäßig größer ist
als der gegebene Wert. Die Erfindung betrifft auch ein Verfahren
zur Steuerung einer solchen digitalen Phasenregelschleife.
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Schließlich betrifft die Erfindung
ein Verfahren zur Desynchronisation in einem Empfänger in
einem digitalen Übertragungssystem,
bei dem nach Bedarf ein Stopfen durch Hinzufügen oder Entfernen von einem
oder mehreren Bits im übertragenen
Bitstrom auf der Übertragungsseite
ausgeführt
wird, wenn z. B. Telefonanrufe in dem Übertragungssystem platziert
werden, und bei dem die Auswirkung der hinzugefügten oder entfernten Bits im.
Empfänger
bei der Desynchronisation geglättet
wird, und bei dem eine digitale Phasenregelschleife verwendet wird,
sowie eine Empfängerschaltung
zum Gebrauch in diesem Zusammenhang.
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Heutzutage werden digitale Phasenregelschleifen
in großen
Anzahlen in digitalen Schaltungen verwendet. Ein Beispiel für die Verwendung
liegt in Zusammenhang mit Pointeranpassungen in digital aufgebauten
Telekommunikationsnetzwerken vor, wie z. B. SDH-Netzwerken (Synchrondigitalhierarchie).
Dieser Typ von Netzwerk basiert auf einem oder mehreren äußerst stabilen
Taktsignalen. Obgleich das Netzwerk außerordentlich stabile Bezüge umfasst,
können
Unterschiede zwischen Phase und Frequenz der Bezüge, z. B. als Folge von Temperatureffekten
auf den Übertragungskanälen zwischen den
Knoten des Netzwerks entstehen. Die Netzwerkelemente in einem solchen
Datenübertragungsnetzwerk
müssen
diese Variationen in Phase und Frequenz tolerieren können, ohne
dass Daten in Form von Datenübertragungssignalen
verlorengehen. Dies kann sichergestellt werden, indem man Pointeranpassungen
vornimmt, die ein Hinzufügen
oder Entfernen einer Anzahl von Bits oder Bytes im Datenstrom umfassen.
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Es wird bei Übertragung von Daten eine Rahmenstruktur
verwendet, so dass Daten in Form von z. B. Telefonanrufen eine spezielle
Position im Rahmen aufweisen, während
Signale zum Steuern und Überwachen
der Datenübertragung
eine andere Position im Rahmen aufweisen. Diese Signale werden Overheadsignale
genannt. Die Struktur dieser Overheadsignale reserviert eine Mehrzahl
von Bytes, z. B. drei Bytes, die in Zusammenhang mit Pointeranpassungen
verwendet werden können
und deshalb keinerlei andere Information enthalten. Es ist möglich, einige
von diesen Bytes mit eigentlichen Daten in einem Sender im Netzwerk
zu füllen,
wenn zusätzliche
Daten hinzuzufügen
sind (negative Pointeranpassung), oder einen oder mehrere leere
Bytes unter die eigentlichen Daten einzufügen, wenn Daten zu entfernen
sind (positive Pointeranpassung), um die erwähnten Abweichungen in Phase
und Frequenz in Bezug zu den anderen Elementen im Netzwerk zu kompensieren.
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Wenn diese Form einer Kompensation
verwendet wird, erhält
das übertragene
Signal Jitter. Jitter bedeutet, dass ein digitales Signal kurz von
seiner korrekten Position in der Zeit abweicht, oder, mit anderen
Worten, ihm ein Phasensprung erteilt wird.
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Pointeranpassungen können auch
in SDH-Netzwerkelementen auftreten, wenn ein PDH-System (Plesiochrondigitalhierarchie)
in die SDH-Rahmenstruktur einzufügen
ist. Eine Rahmenstruktur, die häufig
zum Transport zwischen den Netzwerkelementen in einem SDH-System
verwendet wird, ist ein STM-1-Rahmen, der eine Bitfrequenz von 155
Mbit/sec aufweist und 63 TU-12-Signale transportieren
kann, wobei jedes eine Bitfrequenz von 2 Mbit/sec aufweist. Die
STM-1-Rahmen werden mit 8 kHz übertragen.
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In den Netzwerkelementen, wo diese
kompensierten (pointerangepassten) Datenübertragungssignale empfangen
werden, z. B. in Demultiplexern, wird versucht, die Auswirkung von
diesen Anpassungen zu neutralisieren, indem man die Phasensprünge tiefpassfiltert,
die sie verursacht haben. Dies kann durchgeführt werden, z. B. indem man
die ankommenden Daten in einen Puffer mit einem (Jitter) Taktsignal
eingibt, das von dem Datensignal abgeleitet ist, und sie dann wieder
mit einem stabilisierten Taktsignal ausgibt, das durch Zuführen des
Jittertaktsignals durch eine Phasenregelschleife gebildet worden
ist. Dies entspricht einer Tiefpassfilterung des Jittereffekts,
wobei die Phasenvariationen zwischen dem ankommenden und dem stabilisierten
Taktsignal in der Phasenregelschleife tiefpassgefiltert sind.
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Heutzutage wird eine solche Schaltung
typischerweise auf einer speziellen kundenspezifischen integrierten
Schaltung, z. B. einer ASIC-Schaltung, implementiert. Dies bedeutet,
dass, so weit wie möglich,
alle Subschaltungen ohne die Verwendung von analogen Bauelementen
verwirklicht sein müssen., und
die Phasenregelschleife wird deshalb vorzugsweise als digitale Phasenregelschleife
(DPLL) implementiert. Eine digitale Phasenregelschleife basiert normalerweise
auf einem numerisch gesteuerten Oszillator (NCO) und weist den Nachteil
in Bezug zu einer analogen Phasenregelschleife auf, dass die Frequenz
des emittierten Taktsignals nicht kontinuierlich variieren kann,
sondern nur zwischen einer Mehrzahl von diskreten Werten schalten
kann, da das Taktsignal für
die kundenspezifische Schaltung typischerweise durch Division einer
internen Taktfrequenz in diskreten Stufen erzeugt wird.
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Dies bedeutet, dass, wenn sich die
Phasenregelschleife einstellt, z. B., um eine Pointeranpassung kompensieren
zu können,
die Frequenz des NCO auf einen anderen diskreten Wert geändert wird,
der dann verwendet wird, bis die Auswirkung kompensiert worden ist,
woran anschließend
der NCO zu seiner ursprünglichen
Frequenz zurückkehrt.
Diese Frequenzsprünge
sind für
die folgenden Schaltungen ungünstig,
und es würde
deshalb wünschenswert
sein, wenn die Größe der Frequenzsprünge verringert
werden könnte,
während
dann mehr Zeit zur Kompensation der Auswirkung einer Pointeranpassung
aufgewendet wird.
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Eine solche Schaltung, in der Jitter
mittels einer digitalen Phasenregelschleife kompensiert wird, ist
aus der
US 5 479 457 bekannt.
Die Frequenz des numerisch gesteuerten Oszillators kann auch hier nur
zwischen einer Anzahl von diskreten Werten schalten, und auch diese
Schaltung verhindert deshalb die unerwünschten Frequenzsprünge nicht.
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Es ist aus dem US-Patent 5 245 636
bekannt, durch Pointeranpassungen verursachten Jitter zu reduzieren,
indem man jeden Phasensprung in eine Mehrzahl von kleineren Phasensprüngen unterteilt,
die dann separat geglättet
werden. Obwohl diese Lösung
eine gewisse Verringerung der Auswirkung des tatsächlichen
Phasensprungs ergibt, ändert sie
nicht die Tatsache, dass, wenn eine digitale Phasenregelschleife
verwendet wird, ein Sprung zwischen diskreten Frequenzen auftritt.
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In einem unterschiedlichen Zusammenhang (d.
h. Erzeugung eines Taktsignals, das mit einem Signal synchronisiert
ist, das durch ASK moduliert ist) ist es aus der
US 4 947 407 bekannt, einen NCO in einer
teilweise digitalen Phasenregelschleife zwischen zwei diskreten
Frequenzen schalten zu lassen, gesteuert durch ein Impulssignal,
dessen Tastgrad mittels einer analoge Rückkopplungsschaltung geregelt
wird. Diese bekannte Schaltung kann die ausgegebene Frequenz im
Wesentlichen kontinuierlich regeln. Jedoch kann dieses Prinzip nicht
in einer rein digitalen Phasenregelschleife verwendet werden, in
der der numerisch gesteuerte Oszillator durch ein Steuerwort gesteuert
wird, wie es in der vorliegenden Erfindung der Fall ist.
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Demgemäß ist es ein Ziel der Erfindung,
eine digitale Phasenregelschleife des im einführenden Abschnitt definierten
Typs bereitzustellen, wo die Größe der Frequenzsprünge beträchtlich
reduziert sein kann und wo die Schleife gleichzeitig unter ausschließlicher
Verwendung von digitalen Bauelementen implementiert sein kann.
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Dies wird gemäß der Erfindung dadurch erreicht,
dass die Schleife Einrichtungen umfasst, die, wenn der Phasenunterschied
zahlenmäßig größer ist als
der gegebene Wert, das Steuerwort modulieren können, so dass das Wort einen
von dem einen oder mehreren anderen Werten in Subperioden annimmt, während es
den Nennwert in Zwischenperioden annimmt.
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Indem bloß das Steuerwort emittiert
wird, was bedeutet, dass der numerisch gesteuerte Oszillator für einen
Bruchteil der Zeit mit einer anderen Frequenz betrieben werden soll,
als der nominellen, benutzt folglich der Oszillator für einen
Bruchteil der Zeit bloß die
höhere
oder niedrigere Frequenz, während
er für
den Rest der Zeit noch die Nennfrequenz verwendet. Dies bedeutet
in der Praxis, dass der Oszillator eine Frequenz emittiert, die
sich signifikant weniger von der Nennfrequenz unterscheidet, als
der Unterschied zwischen zwei diskreten benachbarten Frequenzen.
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Wie in Anspruch 2 angegeben, kann
das Steuerwort zusätzlich
zum Nennwert zweckmäßigerweise
mindestens einen anderen Wert annehmen, wenn der Phasenunterschied
anzeigt, dass die Taktsignalfrequenz niedriger ist als die Bezugssignalfrequenz,
und mindestens einen anderen Wert, wenn die Taktsignalfrequenz höher ist
als die Bezugssignalfrequenz.
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Eine besonders zweckmäßige Ausführungsform
wird erhalten, wenn, wie in Anspruch 3 angegeben, das Steuerwort
zwei Werte (+1, +2) annehmen kann, wenn der Phasenunterschied anzeigt,
dass die Taktsignalfrequenz niedriger ist als die Bezugssignalfrequenz,
und zwei Werte (–1, –2), wenn
die Taktsignalfrequenz höher
ist als die Bezugssignalfrequenz, und wenn die Modulationseinrichtungen
so angepasst sind, dass sie das Steuerwort nur modulieren, wenn
es die Werte (+1, –1)
annimmt, die dem zahlenmäßig kleinsten
Phasenunterschied entsprechen. Dies bedeutet, dass kleinere Abweichungen
langsam geglättet
werden können,
während
große
Phasenunterschiede, die bloß sehr
selten auftreten, schnell geglättet
werden können,
da sonst z. B. Daten dazu neigen würden, verloren zu gehen .
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Wenn wie in Anspruch 4, die Modulationseinrichtungen
so angepasst sind, dass sie das Steuerwort mit einem Impulssignal
modulieren, das eine feste Zykluszeit und eine variable Impulsbreite
aufweist, wird eine sehr flexible Steuerung erzielt. Weiter kann,
wie in Anspruch 5 angegeben, die digitale Phasenregelschleife Einrichtungen
zum Steuern der Impulsbreite ansprechend auf den Phasenunterschied umfassen.
Dies ermöglicht,
dass die Größe der resultierenden
Frequenzsprünge
ansprechend auf den Phasenunterschied gesteuert wird, so dass ein
etwas größerer Phasenunterschied
verhältnismäßig schneller
eingestellt werden kann, als ein kleinerer.
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Wie erwähnt, betrifft die Erfindung
auch ein Verfahren zum Steuern einer solchen Phasenregelschleife,
bei dem das Steuerwort moduliert wird, wie vorstehend beschrieben.
Bei dem Verfahren führt dies
auch in der Praxis zur Erzeugung einer Frequenz, die sich beträchtlich
weniger von der Nennfrequenz als der Unterschied zwischen zwei diskreten benachbarten
Frequenzen unterscheidet. Dieses Verfahren ist in Anspruch 6 definiert.
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Die Erfindung betrifft außerdem ein
Verfahren zur Desynchronisation in einem Empfänger in einem digitalen Übertragungssystem,
bei dem das Steuerwort in einer digitalen Phasenregelschleife moduliert
wird, wie vorstehend beschrieben, und. eine entsprechende Empfängerschaltung.
Das Verfahren ist in Anspruch 7 definiert und die Empfängerschaltung
in Anspruch 8. Wenn in diesem Zusammenhang das Steuerwort moduliert
wird, wie vorstehend beschrieben, ist es sichergestellt, dass Pointeranpassungen
in z. B. einem SDH-System ohne die großen Frequenzsprünge geglättet werden
können, die
eine digitale Phasenregelschleife sonst beinhalten würde und
die einen Verlust von Daten verursachen könnten.
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In einer zweckmäßigen Ausführungsform, die in Anspruch
9 definiert ist, umfasst die Empfängerschaltung eine Pufferschaltung,
die so angepasst ist, so dass die empfangenen Datensignale in die Pufferschaltung
mittels des Bezugstaktsignals eingegeben und mittels des Taktsignals
wieder ausgegeben werden können.
Der Phasendiskriminator der digitalen Phasenregelschleife ist durch
die Pufferschaltung gebildet, und die Anzahl von Datensignalen,
die in die Pufferschaltung eingegeben aber noch nicht aus ihr ausgegeben
sind, wird als Anzeige des Phasenunterschieds zwischen dem Taktsignal
und dem Bezugstaktsignal verwendet. Dies macht die Notwendigkeit
für einen
eigentlichen Phasendiskriminator zur Vergleichung der zwei Taktsignale überflüssig.
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In Zusammenhang mit einem SDH-System kann
die Pufferschaltung als Ringpuffer konstruiert sein und so angepasst
sein, dass sie 12 Bytes speichert, wie in Anspruch 10 angegeben.
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Die Ansprüche 11–14 definieren zweckmäßige Ausführungsformen,
die denjenigen entsprechen, die vorstehend für die digitale Phasenregelschleife beschrieben
worden sind.
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Wie in Anspruch 15 angegeben, kann
die Empfängerschaltung
Einrichtungen umfassen, um das Steuerwort ansprechend auf einen
höchsten Wert
der Anzahl von Datensignalen, die in die Pufferschaltung eingegeben
aber nicht aus ihr ausgegeben sind, zu erzeugen, gemessen über eine
Zeitspanne. Dies stellt eine stabile Steuerung sicher, da Fluktuationen,
die durch kurzdauernde Änderungen
im Füllgrad
des Puffers hervorgerufen werden, vorgebeugt wird.
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Wie in Anspruch 16 angegeben, kann
zur Verwendung in einem SDF-System der numerisch gesteuerte Oszillator
zweckmäßigerweise
so angepasst sein, dass er ein Taktsignal erzeugt, dessen Nennfrequenz
2,112 MHz beträgt.
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Die Erfindung wird nun vollständiger nachstehend
mit Bezug auf die Zeichnung beschrieben.
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1 stellt
eine Schaltung dar, in der die Erfindung angewandt werden kann,
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2 stellt
eine alternative Ausführungsform der
Schaltung von 1 dar,
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3 stellt
dar, wie ein Filter konstruiert sein kann, gemäß der Erfindung, und
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4 stellt
ein Beispiel für
eine Struktur einer Detektorschaltung zur Verwendung in Zusammenhang
mit der Erfindung dar.
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1 stellt
eine Schaltung dar, in der die Erfindung in Zusammenhang mit Entpacken
und Desynchronisation von Datensignalen in einem SDH-System angewandt
werden kann. Die Schaltung empfängt
Datensignale, die z. B. sogenannte TU-12-Signale sein können. In
einer Ent-Digitalhierarchieumsetzungsschaltung 1 werden
die TU-12-Signale zu VC-12-Signalen entpackt, bei gleichzeitiger Trennung
von Overheadsignalen von den eigentlichen Datensignalen. Weiter
wird in der Schaltung 1 aus den ankommenden Daten ein Taktsignal
erzeugt, wobei ein Taktimpuls im Prinzip für jedes Datenbyte in den entpackten
VC-12-Signalen erzeugt wird. Wenn Pointeranpassungen auf der Sendeseite
gemacht worden sind, ist dies aus den Overheadsignalen ersichtlich,
und abhängig
davon kann deshalb die Schaltung 1 Taktimpulse im erzeugten
Taktsignal hinzufügen
oder entfernen, das deshalb unregelmäßig wird, da die Taktfrequenz
im Einklang mit der Hinzufügung
oder Entfernung von Taktimpulsen variiert. Diese Frequenzvariation
wird Jitter genannt. Wie nachstehend beschrieben wird, kann die
Schaltung 1 auch so angepasst sein, dass sie ein Mehrrahmenbezugssignal
von 2 kHz erzeugt .
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Die entpackten VC-12-Signale werden
mittels der in der Schaltung 1 erzeugten Taktsignale über einen
Datenbus in einen Puffer 2 eingegeben und sind möglicherweise
durch Jitter beeinträchtigt, so
dass die Eingabe mit einer ungleichförmigen Rate stattfindet, abhängig von
Pointeranpassungen, falls vorhanden. Der Datenpuffer 2 kann
als Ringpuffer konstruiert sein und kann z. B. aus 12 Bytes bestehen.
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Um die ungleichförmige Rate zu glätten, wird das
Jittertaktsignal durch eine Phasenregelschleife hindurchgeschickt,
die, wie in 1 dargestellt,
aus einem Phasendiskriminator 3, einem Filter 4 und
einem numerisch gesteuerten Oszillator 5 bestehen kann.
Infolgedessen erscheint ein neues Taktsignal auf dem Ausgang des
numerisch gesteuerten Oszillators 5, das eine ungefähr konstante
Frequenz aufweist, die der mittleren Frequenz des Jittertaktsignals entspricht,
und es steht in Zusammenhang mit der Erzeugung dieses geglätteten Taktsignals,
dass die Erfindung angewandt werden kann.
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Ein Glätten der ungleichförmigen Rate
der Datensignale findet dann insofern statt, als die in den Puffer 2 eingegebenen
Daten aus dem Puffer wieder mittels des geglätteten Taktsignals ausgegeben
werden. Im Fall von VC-12-Signalen weist das geglättete Taktsignal
typischerweise eine Frequenz von 264 kHz auf; aber da die Signale
normalerweise anschließend
bitweise verarbeitet werden, weist das Ausgangssignal aus dem numerisch
gesteuerten Oszillator 5 eine Frequenz auf, die achtmal
so groß ist,
d. h. 2,112 MHz, die dann bloß durch
einen Faktor 8 dividiert wird, bevor es zur Ausgabe von
Daten aus dem Puffer 2 verwendet wird. Dann können, wie
erwähnt, die
Datensignale in anschließenden
Schaltungen weiter verarbeitet werden; aber dies ist für diese
Erfindung nicht von Bedeutung und wird deshalb nicht vollständiger beschrieben.
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Der Phasendiskriminator 3 misst
den Phasenunterschied zwischen dem Jittertaktsignal und dem geglätteten Taktsignal,
woran anschließend
ein Steuerwort, das den numerisch gesteuerten Oszillator 5 steuert, über das
Filter 4 erzeugt wird. Der Oszillator 5 kann als
programmierbarer Teiler implementiert sein, der, ansprechend auf
das Steuerwort, ein Systemtaktsignal, das eine höhere Frequenz aufweist, durch
einen Faktor dividieren kann, der durch das Steuerwort bestimmt
ist. Das Steuerwort kann z. B. die drei Werte {–1, 0, +1} annehmen. Wenn ein Systemtaktsignal
von 19,44 MHz verwendet wird, kann der Oszillator so angepasst sein,
dass er durch einen Faktor 9,204545 dividiert, entsprechend der gewünschten
Frequenz von 2,112 MHz, wenn das Steuerwort 0 ist. Wenn das Steuerwort –1 ist,
weil der Phasendiskriminator 3 detektiert hat, dass die
geglättete
Taktfrequenz größer ist
als die mittlere Frequenz des Jittertaktsignals, kann der Oszillator
durch einen Faktor 9,204611 dividieren, entsprechend einer Frequenz
von 2,111985 MHz. Wenn das Steuerwort +1 ist, kann der Oszillator
entsprechend durch einen Faktor 9,204482 dividieren, entsprechend
einer Frequenz von 2,112015 MHz.
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Alternativ kann das Steuerwort die
Werte {–2, –1, 0, +1,
+2} annehmen, wobei die Werte –2
und +2 Frequenzen geben, die sich mehr von der Nennfrequenz unterscheiden,
und verwendet werden, wenn der Phasendiskriminator größere Abweichungen
von der mittleren Frequenz des Jittertaktsignals detektiert. Dies
kann auftreten, z. B. wenn wegen Fehlern im System häufige und große Pointeranpassungen
gemacht sind.
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Wie vorstehend erwähnt, kann
der Puffer 2 z. B. aus 12 Speicherstellen oder Bytes bestehen,
wovon jedes die Größe von 8
Bit aufweist und durch eine Adresse indiziert ist. Der Unterschied
zwischen der Adresse, an der eine Eingabe ausgeführt wird, und der Adresse,
von der eine Ausgabe ausgeführt wird,
zeigt den Füllgrad
des Puffers an. Dieser Wert des Füllgrads ist eine Anzeige des
Phasenunterschieds zwischen den zwei Taktsignalen und, statt dass
man diese im Phasendiskriminator 3 vergleicht, reicht es
deshalb aus, ein Signal, das den Füllgrad des Puffers 2 anzeigt,
vom Puffer zum Filter 4 zuzuführen. Es kann folglich gesagt
werden, dass der Phasendiskriminator der Phasenregelschleife durch den
Puffer 2 gebildet wird. Dies ist in 2 dargestellt, die 1 in anderen Hinsichten entspricht.
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Wie zuvor erwähnt, kann es wünschenswert sein,
die Frequenz des numerisch gesteuerten Oszillators 5 in
beträchtlich
kleineren Sprüngen
einstellen zu können,
als es mit den vorstehend erwähnten
Frequenzen möglich
ist. Dies ist möglich,
wenn das Filter 4 wie in 3 gebildet
ist.
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Der den Füllgrad des Puffers 2 anzeigende Wert
wird einer Detektorschaltung 6 zugeführt. Da der Puffer 12 Bytes
enthält,
kann der Füllgrad
die Werte 0–12
annehmen. Der Wert 12 zeigt an, dass der Puffer vollständig gefüllt ist,
während
der Wert 0 entsprechend anzeigt, dass der Puffer leer ist. Es wird
angestrebt, dass sich der Füllgrad
in der Mitte des Bereichs befindet, und die Werte 5–7 werden deshalb
als die normalen betrachtet. An diesen Werten gibt die Detektorschaltung 6 das
Steuerwort 0 aus, um anzuzeigen, dass der Oszillator 5 mit
einer Frequenz von 2,112 MHz fortfahren kann.
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Der Füllgrad des Puffers ändert sich
typischerweise, wenn Pointeranpassungen auftreten, und der Wert
wird um 1 für
jede Anpassung von einem Byte geändert.
Wenn der Puffer nahezu gefüllt ist,
entsprechend den Werten 10–12,
oder nahezu leer ist, entsprechend den Werten 0–2, muss eine schnelle Anpassung
ausgeführt
werden, und die Detektorschaltung 6 gibt die Steuerwörter –2 oder
+2 aus, was anzeigt, dass der numerisch gesteuerte Oszillator 5 entweder
eine kleinste oder eine gräßte Frequenz
aufweisen sollte, um den Füllgrad
des Puffers möglichst
schnell zurück
auf ein Niveau um einen mittleren Füllgrad zu bringen. In diesem
Fall muss ein großer
Frequenzsprung angenommen werden, da sonst aufgrund eines Überlaufs
im Puffer Daten verlorengehen. So starke Pointeranpassungen treten bloß sehr selten
auf.
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Normalerweise auftretende Pointeranpassungen
bewirken jedoch maximal, dass der Füllgrad die Werte 3, 4 oder 8, 9 annimmt,
und es gibt folglich keine unmittelbare Gefahr eines Über-laufs im Puffer 2,
aus welchem Grund eine sehr schnelle Anpassung des Füllgrads
nicht benötigt
wird. Das durch die Detektorschaltung 6 emittierte Steuerwort
ist in diesem Fall –1
oder +1; aber anstatt dass es direkt vorwärts zum Oszillator 5 zugeführt wird,
wie zuvor beschrieben, wird es zu einem Modulator 7 geschickt,
in dem es mit einem Rechteckwellensignal von einem Impulsgenerator 8 moduliert
werden kann. Der Impulsgenerator 8 wird von einem Prozessor 9 gesteuert. Das
Rechteckwellensignal weist eine feste Zykluszeit von z. B. 256 msec
auf, wohingegen die Impulsbreite in Schritten von z. B. 1 msec variabel
ist. Das Rechteckwellensignal vom Impulsgenerator 8 wird
an den Modulationseingang des Modulators angelegt und bestimmt folglich
das emittierte Steuerwort. Wenn das Rechteckwellensignal hoch ist,
wird das Steuerwort –1
oder +1 emittiert, während
das Steuerwort 0 stattdessen in den Pausen zwischen den
Impulsen emittiert wird. Dies bedeutet, dass das Steuerwort –1 oder
+1 bloß für einen
Bruchteil der Zeit emittiert wird, und der Oszillator 5 verwendet
deshalb die höhere oder
niedrigere Frequenz auch bloß für einen
Bruchteil der Zeit, während
er für
den Rest der Zeit fortfährt, die
Nennfrequenz zu verwenden.
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Dies bedeutet in der Praxis, dass
der Oszillator eine Frequenz emittiert, die sich beträchtlich
weniger von der Nennfrequenz unterscheidet, als der zuvor erwähnte Unterschied
zwischen zwei benachbarten Frequenzen. Z. B. kann die Frequenz beim Steuerwort
+1 hier in Sprüngen
von 1/256 des Unterschieds zwischen 2,111985 MHz und 2,112000 MHz ausgewählt werden.
Wenn sich die resultierende Frequenz um weniger von der nominellen
unterscheidet als zuvor, braucht das Glätten einer Pointeranpassung
natürlich
eine längere
Zeit als zuvor; aber da Pointeranpassungen normalerweise nicht sehr
häufig
auftreten, ist dies tatsächlich
ziemlich zweckdienlich. Wenn nichtsdestoweniger mehrere Anpassungen
unmittelbar nacheinander stattfinden sollten, emittiert die Detektorschaltung 6 das
Steuerwort –2 oder
+2, wie zuvor beschrieben, und sorgt deshalb für eine schnelle Anpassung,
wodurch einem Überlauf
des Puffers vorgebeugt wird.
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Die Impulsbreite des Rechteckwellensignals, das
durch den Impulsgenerator 8 emittiert wird, wird von einem
Prozessor 9 gesteuert, wie erwähnt. Der Prozessor kann bloß so angepasst
sein, dass er eine spezielle Impulsbreite für jeden Füllgrad wählt. Z. B. kann die Impulsbreite
mit 1 msec bei dem Füllgrad 4 oder 8 ausgewählt sein,
um sicherzustellen, dass die Kompensation über die größtmögliche Zeitspanne ausgedehnt
wird, während
eine etwas größerere Impulsbreite
bei dem Füllgrad 3 oder 9 ausgewählt werden
kann, wodurch eine etwas schnellere Anpassung in Richtung auf die
Mittelwerte geliefert wird. Jedoch kann der Prozessor 9 auch
die Overheadsignale empfangen, die in der Ent-Digitalhierarchieumsetzungsschaltung 1 entpackt
werden, und dadurch eine zweckmäßige Impulsbreite
in jeder einzelnen Situation auf Grundlage von diesen Signalen sowie dem
Füllgrad
auswählen.
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4 stellt
ein Beispiel dafür
dar, wie die Detektorschaltung 6 konstruiert sein kann.
Sie besteht aus einem Spitzenwertdetektor 10 und einer
Abtast-Halte-Schaltung 11. Der Spitzenwertdetektor 10 empfängt das
Signal, das den Füllgrad des
Puffers 2 anzeigt, und er empfängt außerdem ein Mehrrahmenbezugssignal
von der Ent-Digitalhierarchieumsetzungsschaltung 1. Der
Detektor 10 detektiert den höchsten Wert des Füllgrads über eine
Zeitdauer des Mehrrahmenbezugssignals, und dieser Wert wird in der
Abtast-Halte-Schaltung 11 durch das Mehrrahmenbezugssignal
abgetastet. Der Spitzenwertdetektor 10 wird rückgesetzt,
während
die Abtast-Halte-Schaltung 11 den Spitzenwert liest. Das
durch die Schaltung 6 emittierte Steuerwort wird folglich
in jeder Periode für
das Mehrrahmenbezugssignal durch den höchsten Füllgrad bestimmt. Dies sorgt
für eine stabilere
Anpassung.
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Obwohl eine bevorzugte Ausführungsform der
vorliegenden Erfindung beschrieben und dargestellt worden ist, ist
die Erfindung nicht darauf beschränkt, sondern kann auch auf
andere Weisen im Bereich des Gegenstandes, der in den angefügten Ansprüchen definiert
ist, verwirklicht werden.