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TECHNISCHES GEBIET
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Die vorliegende Erfindung bezieht
sich auf digitale Steuerungssysteme für die Steuerung von dynamischen
Systemen. Spezieller bezieht sich die vorliegende Erfindung auf
eine Implementierung einer Haltefunktion nullter Ordnung zum Realisieren
einer Digital-Analog-Umwandlung in einem Abtast-Datensystem.
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HINTERGRUND DER ERFINDUNG
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Computerfestplattenlaufwerke sind
in vielen verschiedenen Konfigurationen verfügbar, die einen breiten Bereich
an Speicherkapazitäten
für Informationen
ermöglichen,
die auf einer Platte oder Scheibe gespeichert sind. Für Anwendungen,
die nur eine minimale Datenspeicherung erfordern, erweist sich eine
einzelne Magnetfestplatte als geeignet. Für Anwendungen, die beträchtlich
mehr Speicherkapazität erfordern,
sind Mehrfachfestplatten wünschenswerter.
Ungeachtet der Festplattenkonfiguration ist sowohl die obere als
auch die untere Oberfläche
von jeder Platte typischerweise konfiguriert, um Spuren von Informationen
durch Aufzeichnen von magnetischen Übergängen in dem magnetischen Medium, das
auf der Oberfläche
der Platte vorgesehen ist, zu speichern. Allgemein bewegt ein drehbarer
Trägerarm
eine Mehrzahl von Wandlern (Köpfen),
wobei jeder Kopf an dem Trägerarm
durch einen Betätigungsgliedarm
angebracht ist, über
die Bahnen von jeder Plattenoberfläche, um die Daten zwischen
den Köpfen
und den Spuren auf jeder Plattenoberfläche zu lesen und zu schreiben.
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Die verfügbaren Konfigurationen von
Computerfestplatten, die Lese-/Schreibköpfe mit gewünschten Datenbahnen auf einer
Festplatte ausrichten können,
können
allgemein in zwei Kategorien eingeteilt sein: zweckreservierte Servoplattenlaufwerke
und eingebettete Servoplattenlaufwerke.
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Die zweckgebundenen Servoplattenlaufwerke
weisen eine oder mehrere gestapelte magnetisierte Festplatten auf,
bei denen eine gesamte Oberfläche
(Servooberfläche)
von einer Platte einem Speichern von Servopositionsinformationen
(die während der
Herstellung aufgezeichnet werden) zugeordnet ist, die durch einen
Nur-Lese-Kopf (Servokopf) gelesen werden, um die Positionen der
Lese-/Schreibköpfe über ihren
zugeordneten Plattenoberflächen einzustellen.
Im Gegensatz dazu weisen eingebettete Servoplattenlaufwerke eine
oder mehrere Magnetplatten auf, von denen jede Stöße von Servopositionsinformationen
(die während
der Herstellung aufgezeichnet werden) speichert, die in regelmäßigen Intervallen
zwischen den Datenbahnen auf der Plattenoberfläche eingebettet sind, so daß diese Platte
dünne „tortenförmige" Scheiben
(Servosektoren) aufweist, die für
die Servopositionsinformationen reserviert sind, die zwischen größeren „tortenförmigen"
Bereichen (Datensektoren) zur Datenspeicherung eingestreut sind.
Für jede
der Lese-/Schreibkopfausrichtungstechniken werden die Servopositionsinformationen
verwendet, um die Lese-/Schreibköpfe über einer
Datenbahn zu positionieren.
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In einem zweckgebundenen Servoplattenlaufwerk
positioniert der Betätigungsgliedarm,
der den Servokopf trägt,
den gesamten Trägerarm,
indem die Positionierung des Servokopfs über einer gewünschten
Servodatenbahn auf der Servooberfläche gesteuert wird. Jeder der
Betätigungsgliedarme ist
konfiguriert, so daß sie
im wesentlichen parallel zueinander sind. Infolgedessen richtet
der Trägerarm gleichzeitig
jeden der Lese-/Schreibköpfe über der Datenbahn
auf der Plattenoberfläche,
die dem Lese-/Schreibkopf zugeordnet ist, entsprechend der Servobahn
aus. Auf diese Weise wird der Servokopf genutzt, um den ganzen Trägerarm und
jeden der Lese-/Schreibköpfe
in einer positionsmäßigen Beziehung
zu den Bahnen von Informationen auf den Oberflächen, die jedem der Köpfe zugeordnet
sind, zu positionieren.
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In einem eingebetteten Servoplattenlaufwerk wird
jeder Lese-/Schreibkopf verwendet, um sich selbst über der
Daten bahn, wo der Kopf unter Verwendung der eingebetteten Servoinformationen
positioniert ist, zu positionieren. Die Stöße von Servopositionsinformationen,
die zwischen den Datensektoren positioniert sind, enthalten Servopositionsdaten, die
zum Positionieren des Lese-/Schreibkopfs über einer Datenbahn verwendet
werden. Wie im Falle eines zweckgebundenen Servoplattenlaufwerks
ist jeder der Betätigungsgliedarme
so konfiguriert, daß sie im
wesentlichen parallel zueinander sind. Die Positionierung über einer
Datenbahn auf einer Oberfläche wird
jedoch durch Positionierung des Trägerarms unter Verwendung des
Lese-/Schreibkopfs, der dieser Oberfläche zugeordnet ist, erreicht.
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Bei herkömmlichen Plattenlaufwerken
verwendet ein Servosteuerungssystem eine negative Rückkopplung,
um die Position der Lese-/Schreibköpfe über den Datenbahnen, die auf
Oberflächen von
jeder Platte gespeichert sind, zu regulieren. Das Servosteuerungssystem
aktiviert einen Drehbetätigungsgliedmotor,
der die Position des Trägerarms steuert,
wodurch die Position der Lese-/Schreibköpfe gesteuert wird. Das Servosteuerungssystem
empfängt
Eingangssignale vom Servokopf oder dem Lese-/Schreibkopf abhängig davon,
ob das Plattenlaufwerk den zweckgebundenen Servo oder den eingebetteten
Servo verwendet, wobei die Position des Kopfs in Relation zu den
Servopositionsinformationen angezeigt wird. Das Servosteuerungssystem spricht
auf diese Eingangssignale an, um zu versuchen, die Versetzung zwischen
dem Lese-/Schreibkopf und dem Datenbahnzentrum durch Liefern eines Korrektursignals
an den Drehbetätigungsgliedmotor zu
minimieren. Um die Position der Lese-/Schreibköpfe über den Datenbahnen auf den
Plattenoberflächen
exakt zu steuern, sollte das Servosteuerungssystem ein stabiles
und gesteuertes Dauerzustands-Fehlersignal exakt erzeugen können, das
die Positionierung des Servokopfs im Hinblick auf eine gewünschte Bahn
von Servoinformationen anzeigt, wodurch eine reibungslose und exakte
Drehsteuerung des Servomotors in dynamischer Weise ermöglicht wird,
während von
den Oberflächen
von einer Platte gelesen und geschrieben wird.
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Das Servosteuerungssystem muß auch in der
Lage sein, den Versatz zwischen dem Lese-/Schreibkopf und der Datenbahn
bei Vorliegen von Störungen
zu minimieren, die den Versatz zwischen dem Lese-/Schreibkopf und
der Datenbahn tendenziell erhöhen.
Diese Störungen
entstehen aus einer Vielfalt von Quellen, wie z. B.: Azirkularirät der beim
Hersteller aufgezeichneten Servopositionsinformationen, Defekte
der beim Hersteller aufgezeichneten Servopositionsinformationen,
mechanische Vibrationen, thermische Effekte und elektrisches Rauschen
im Meßkanal.
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Vor der kommerziellen Verfügbarkeit
einer digitalen Signalverarbeitungshardware mit einer ausreichenden
Rechenfähigkeit
und zu ausreichend geringen Kosten, wurden Plattenlaufwerks-Servosteuerungssysteme
unter Verwendung von analogen Steuerungstechniken implementiert.
Bei Servosteuerungssystemen, die analoge Steuerungstechniken verwenden,
wird ein Positionsfehlersignal, das anhand der Demodulierung der
Phasen von Servopositionsinformationen erzeugt wird, auf das Servosteuerungssystem
angewendet. Das Servosteuerungssystem unterzieht das Positionsfehlersignal
dem verwendeten Steuerungsgesetz, z. B. einem PID-Steuerungsgesetz,
und einem Kompensations- und Sperrfiltern, um die gewünschten
Verhaltenscharakteristika und eine Stabilitätsspanne für das Positionierungssystem
zu erreichen. Das Ausgangssignal des Servosteuerungssystems ist
die Eingabe in einen Leistungsverstärker, der als ein Betätigungsgliedtreiber
bezeichnet wird, der den Drehbetätigungsgliedmotor
antreibt, um die Versetzung des Lese-/Schreibkopfs von der Bahnmitte zu minimieren.
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Der Begriff „Abtast-Datensystem" bezieht sich
auf ein System, das sowohl diskrete als auch kontinuierliche Signale
zum Erreichen dieses Zweckes einsetzt. Der Begriff „digitales
Steuerungssystem" bezieht sich auf ein System, das ein digitales
Signalverarbeitungselement, wie z. B. einen Mikroprozessor oder
einen spezialisierten Digitalsignalprozessor, verwendet, um die
Steuerung eines Prozessors oder einer Vorrichtung zu erreichen.
Der Begriff „digitales
"Servosteuerungssystem" bezieht sich auf ein System, das ein digitales
Signalverarbeitungselement verwendet, um die Steuerung einer mechanischen
Vorrichtung zu realisieren. Ein digitales Steuerungssystem ist ein
Typ eines Abtast-Datensystems, und
ein digitales Servosteuerungssystem ist ein Typ eines digitalen
Steuerungssystems. Der Begriff „Servosteuerungssystem" bezieht
sich auf ein Abtast-Daten- oder
ein analoges System, das zum Steuern einer mechanischen Vorrichtung
verwendet wird.
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Digitale Servosteuerungssysteme werden nun
allgemein unter Verwendung von digitalen Signalverarbeitungstechniken
implementiert. Bei digitalen Servosteuerungssystemen wird eine Analog-Digital-Umwandlung
ausgeführt,
nachdem das Positionsfehlersignal von der Demodulation der Phasen
von Servopositionsinformationen erzeugt worden ist. Die digitale
Signalverarbeitung wird auf Daten hin ausgeführt, die von der Analog-Digital-Umwandlung
resultieren, um das gewünschte
Steuerungsgesetz anzuwenden und um ein Kompensations- und Sperrfiltern zu
implementieren. Die Digital-Analog-Umwandlung wird
auf die digital gefilterten Daten hin ausgeführt. Dieses analoge Ausgangssignal
des Servosteuerungssystems ist die Eingabe in den Betätigungsgliedtreiber,
der den Drehbetätigungsgliedmotor
aktiviert, um die Verschiebung des Lese-/Schreibkopfs von der Bahnmitte
zu minimieren. Weitere Informationen über digitale Steuerungssysteme
sind in dem Text „Digitale
Steuerung von dynamischen Systemen" von Gene F. Franklin u. a.,
1990, Addison-Wesley, erhältlich.
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Eine wichtige Überlegung bezüglich der
Stabilität
in einem beliebigen Servosteuerungssystem ist der Betrag der Phasenverschiebung,
die durch das System auftritt, die durch das Servosteuerungssystem
und den Prozeß oder
die Vorrichtung, die durch das Steuerungssystem gesteuert werden
sollen, die als die „Anlage"
bezeichnet werden, bei der Frequenz gemessen wird, die als die Durchtrittsfrequenz bekannt
ist, bei der die Verstärkung
durch das Servosteuerungssystem und die Anlage eins ist. Die Elemente
in dem Servosteuerungssystem oder der Anlage, die zu einer Phasenverzögerung bei
oder unter der Durchtrittsfrequenz beitragen, sind hier von Belang.
Der Unterschied zwischen dieser Phasenverzögerung und einer Phasenverzögerung von –180° bei der
Durchtrittsfrequenz liefert eine Messung der Stabilität des Systems,
die als der Phasenrand bekannt ist. Eine nacheilende Phasenverschiebung
des Betrags von 180° oder
mehr bei der Einheitsverstärkungsfrequenz
zeigt an, daß das
System instabil ist. Ebenfalls von Bedeutung ist der Betrag der
Verstärkung,
der durch das Servosteuerungssystem und die Anlage bei der Frequenz
gemessen wird, die als die Phasenschnittfrequenz bekannt ist, bei
der die Phasenverschiebung durch das Servosteuerungssystem und die
Anlage –180° erreicht.
Die Elemente im Servosteuerungssystem oder der Anlage, die zu einer Phasenverzögerung bei
oder unter der Phasenschnittfrequenz beitragen, sind von Belang.
Der Unterschied zwischen dem Betrag der Verstärkung bei der Phasenschnittfrequenz
und Einheitsverstärkungsfrequenz
ermöglicht
eine Messung der Stabilität
des Systems, die als der Verstärkungsspielraum bekannt
ist.
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Die Frequenzantwortcharakteristika
der Anlage können
zur Phasenverzögerung
des Systems beitragen und zumindest einen Abschnitt des maximalen
Betrags der Phasenverzögerung,
der gemäß dem gewünschten
Phasenrand zulässig
ist, verbrauchen. Ein Sperrfiltern wird im Servosteuerungssystem
implementiert, um den Effekt der mechanischen Resonanzen zu dämpfen, die,
wenn sie ungedämpft bleiben,
zu einer Instabilität
des Servosteuerungssystems führen.
Ein unerwünschter
Nebeneffekt des Sperrfilterns ist, daß es zu einer Phasenverzögerung unter
der Durchtrittsfrequenz und der Phasenschnittfrequenz der Anlage
und des Servosteuerungssystems beiträgt. Bei digitalen Servosteuerungssystemen
trägt der Digital-Analog-Umwandlungsprozeß, der am
häufigsten
durch einen Digital-Analog-Wandler implementiert wird, unter Verwendung
einer Haltetechnik nullter Ordnung, zusätzlich zu einer Phasenverzögerung bei.
Bei dieser Gelegenheit werden Vorhaltnetzwerke eingesetzt, um den
Effekt der Phasenverzögerung
zu versetzen, der durch die Elemente des Servosteuerungssystems
und der Anlage beigetragen wurde. Die resultierende Verringerung
der geringen Frequenzverstärkung
des Servosteuerungssystems ist jedoch unerwünscht.
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Die WO 9300622 A bezieht sich auf
ein Steuerungssystem, das eine sogenannte Früh-Aus-Haltefunktion verwendet.
Gemäß diesem
System wird eine Haltefunktion in einer solchen Weise implementiert,
daß der
Betrag der Verzögerung
oder der Phasenverzögerung,
der in das System eingebracht wird, reduziert wird, wobei, anstatt
einen Wert für
die Dauer einer Abtastperiode konstant zu halten, der Wert für einen
gewissen Bruchteil der Abtastperiode konstant gehalten wird und
dann „abschaltet"
oder die Ausgabe des Haltegeräts
für den
Rest der Abtastperiode verändert.
In der WO 9300622 A wird in groben Zügen dargestellt, daß die Implementierung
des Abtastens und des Früh-Aus-Haltens
zu einer Verstärkungsverringerung
führt,
die zu kompensieren ist. Somit wird gelehrt, die Verstärkung von
irgendeinem anderen Element in der Schleife zu erhöhen, was
die Gesamtschleifenverstärkung
erhöht,
wodurch die Betragsantwort des Steuerungssystems angehoben wird,
ohne daß die
Phase beeinflußt
wird.
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Es ist die Aufgabe der vorliegenden
Erfindung, ein Verfahren und Betriebselemente zum Reduzieren einer
Phasenverzögerung,
die durch ein Digital-Analog-Umwandlungselement erzeugt wird, zu schaffen,
die ohne weiteres implementiert werden können.
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Diese Aufgabe wird durch ein Verfahren
gemäß Anspruch
1 und eine Vorrichtung gemäß Anspruch
4 oder 5 gelöst.
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Diese Erfindung bezieht sich auf
eine Implementierung einer Haltefunktion nullter Ordnung in einem
Abtast-Datensystem. Diese Implementierung der Haltefunktion nullter
Ordnung weist eine Phasenantwort auf, die zu einer geringeren Phasenverzögerung über einem
gegebenen Frequenzbereich, die durch den Digital-Analog-Umwandlungsprozeß gebildet
wird, als eine herkömmliche
Haltefunktion nullter Ordnung führt.
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In einem Abtast-Datensystem, das
nacheinander eine Mehrzahl von digitalen Werten bei einer vorbestimmten
Rate, wie z. B. der Abtastrate, die ein entsprechendes vorbestimmtes
Zeitintervall aufweist, wie z. B. die Abtastperiode, erzeugt, wird
ein Verfahren implementiert, um die Phasenverzögerung zu reduzieren, die durch
eine Digital-Analog-Umwandlung
erzeugt wird. Eine erste im wesentlichen konstante analoge Spannung
wird für
ein erstes Zeitintervall unter Verwendung eines Digital-Analog-Wandlers
erzeugt. Die erste im wesentlichen konstante analoge Spannung wird
durch das Produkt eines Skalierfaktors und einem von der Mehrzahl
von digitalen Werten bestimmt. Das erste Zeitintervall wird durch
ein Verhältnis
des vorbestimmten Zeitintervalls und des Skalierfaktors bestimmt.
Eine zweite im wesentlichen konstante analoge Spannung wird für ein zweites
Zeitintervall unter Verwendung des Digital-Analog-Wandlers erzeugt.
Die zweite im wesentlichen konstante analoge Spannung wird durch einen
versetzten Digitalwert bestimmt. Das zweite Zeitintervall wird durch
die Differenz zwischen dem vorbestimmten Zeitintervall und dem ersten
Zeitintervall bestimmt.
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BESCHREIBUNG DER ZEICHNUNGEN
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Ein eingehenderes Verständnis der
Erfindung ergibt sich aus der Berücksichtigung der nachstehenden
ausführlichen
Beschreibung in Verbindung mit den beigefügten Zeichnungen. Es zeigen:
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1 eine
diagrammatische perspektivische Ansicht eines Plattenlaufwerks einschließlich eines digitalen
Servosteuerungssystems, das die Implementierung des Haltens nullter
Ordnung dieses Ausführungsbeispiels
umfasst,
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2 ein
vereinfachtes Blockdiagramm eines digitalen Servosteuerungssystems
und einer Anlage für
ein elektromechanisches Positionierungssystem,
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3 eine
vereinfachte Blockdiagrammdarstellung des Digital-Analog-Umwandlungsprozesses, der
eine Haltefunktion nullter Ordnung verwendet,
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4 eine
Auftragung der Betrags- und der Phasenantwort einer herkömmlichen
Haltefunktion nullter Ordnung als eine Funktion der Frequenz,
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5 eine
Auftragung der Betrags- und der Phasenantwort der Haltefunktion
nullter Ordnung dieses Ausführungsbeispiels
als eine Funktion der Frequenz,
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6 ein
Blockdiagramm einer Hardwareimplementierung der Haltefunktion nullter
Ordnung dieses Ausführungsbeispiels,
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7 eine
Auftragung einer typischen Zeitdomänenausgabe einer herkömmlichen
Haltefunktion nullter Ordnung,
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8 eine
Auftragung einer typischen Zeitdomänenausgabe der Haltefunktion
nullter Ordnung dieses Ausführungsbeispiels,
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9 ein
Prozeßflußdiagramm
des bevorzugten Verfahrens zum Implementieren der Haltefunktion
nullter Ordnung dieses Ausführungsbeispiels,
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10 ein
Prozeßflußdiagramm
zum Verwenden der bevorzugten Hardwareimplementierung der Haltefunktion
nullter Ordnung dieses Ausführungsbeispiels.
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AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSBEISPIELE
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Die vorliegenden Erfindung ist nicht
auf ein spezifisches exemplarisches Ausführungsbeispiel, das hierin
dargestellt ist, beschränkt.
Bei der Beschreibung der bevorzugten Ausführungsbeispiele wird die Haltefunktion
nullter Ordnung, die in diesem Ausführungsbeispiel implementiert
ist, in Verbindung mit einem digitalen Servosteuerungssystem erörtert, das
bei der Positionierung eines Lese-/Schreibkopfs unter Verwendung eines
Drehbetätigungsmotors
in einem zweckgebundenen Servoplattenlaufwerk verwendet wird. Ein
Fachmann wird jedoch darauf hingewiesen, daß die Implementierung der Haltefunktion
nullter Ordnung dieses Ausführungsbeispiels nicht
auf eine Anwendung in einem digitalen Servosteuerungssystem in einem
Plattenlaufwerk beschränkt
ist. Ein beliebiges Abtast-Datensystem, das ein Digital-Analog-Umwandlungselement
erfordert und von einer Verringerung der geringen Frequenzphasenverzögerung profitiert,
könnte
die Haltefunktion nullter Ordnung dieses Ausführungsbeispiels nutzen. Die
digitalen Servosteuerungssystemanwendungen, wie z. B. die Kopfpositionierung
in einer optischen Speicherplatte, oder die Lageneinstellung einer
mechanischen Anordnung, wie z. B. einer Antennenschüssel oder
eines Teleskops, könnten
die Haltefunktion nullter Ordnung dieses Ausführungsbeispiels verwenden.
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1 zeigt
eine Plattenlaufwerks-Datenspeicherungsvorrichtung 10 einschließlich eines
digitalen Servosteuerungssystems 11, eines gestapelten Arrays 12 von
mehreren Magnetfestplatten, eines Drehbetätigungsgliedmotors 24 und
einer Kopfarmanordnung 22. Die mehreren Magnetplatten 14– 17 sind
im wesentlichen entlang einer zentralen Drehachse
18 ausgerichtet.
Die Magnetplatten 14–17 weisen
zugeordnete, zentral angeordnete Naben (die allgemein durch das
Bezugszeichen 13 bezeichnet sind) auf und sind voneinander
durch dazwischen angeordnete Abstandsstücke (nicht gezeigt) getrennt. Die
Magnetplatten 14–17 werden
durch einen feststehenden Träger
oder Rahmen 21 über
eine Spindelanordnung 20 drehbar getragen, die für eine drehbare
Bewegung durch einen Motor oder einen anderen Antriebsmechanismus
(nicht gezeigt) mit Leistung versorgt wird, um sich um die Achse 18 bei
einer im wesentlichen konstanten Betriebsgeschwindigkeit zu drehen.
Die Spindelanordnung 20 umfaßt eine obere Klemmvorrichtung 19 zum
Einbehalten der Magnetplatten 14–17 in einer drehbar
feststehenden Beziehung zu den verschachtelten benachbarten Platten
und den dazwischen angeordneten Abstandsstücken entlang den zugeordneten
Plattennaben 13. Einzelheiten über die Spindelanordnung 20 und
den Rahmen 21 beziehen sich auf einen herkömmlichen
Entwurf und werden daher hierin nicht ausführlich beschrieben, außer es ist
für die
Beschreibung des vorliegenden Ausführungsbeispiels notwendig.
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Eine Kopf-/Armanordnung 22 ist
benachbart zum gestapelten Plattenarray 12 mittels eines
Drehetätigungsgliedmotors 24 drehbar
positioniert, der konfiguriert ist, um die Anordnung relativ zu
einem feststehenden Trägerbauglied 26 drehbar
zu positionieren. Die Kopf-/Armanordnung 22 umfaßt einen Betätigungsgliedarm 28.
Der Betätigungsgliedarm 28 besteht
aus einem Trägerarm 30 mit
einem proximalen Ende 32 und einem Aufhängungsbauglied 34.
Typischerweise ist das Aufhängungsbauglied 34 gesenkgeschmiedet,
punktgeschweißt
oder anderweitig an dem Trägerarm 30 befestigt.
Das Aufhängungsbauglied 34 umfaßt ein proximales
Ende 36. Mehrere Betätigungsgliedarme
sind vertikal ausgerichtet, um ein kammartiges Array zu bilden,
das mit den Magnetplatten 14– 17 verschachtelt ist. Dieses Array
von Betätigungsgliedarmen
ist durch Aktivierung des Drehbetätigungsgliedmotors 24 relativ
zum Trägerbauglied 26 und
dem Array 12 drehbar positioniert.
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In einem zweckgebundenen Servoplattenlaufwerk
ist ein Servokopf 38 am distalen Ende 36 des Aufhängungsbauglieds 34 befestigt.
Der Betätigungsgliedarm 28 ist
relativ zum Plattenlaufwerksdatenspeicherungsgerät 10 an einer Positi-
on, die vom Servokopf 38 beabstandet ist, der eine Drehpositionierung
des Servokopfs 38 über
der oberen Oberfläche
der Magnetplatte 14 ermöglicht,
schwenkbar verbunden. Der Servokopf 38 besteht aus einer
Kardan-Anordnung, die einen Schieber umfaßt, der durch eine Kardananbringung
mit dem Aufhängungsbauglied 34 physisch
verbunden ist. Der Servokopf 38 ist am Schieber befestigt.
In ähnlicher
Weise sind die Mehrzahl von Lese-/Schreibköpfen (nicht gezeigt) auf ähnlich angeordneten
Aufhängungsbaugliedern
in einer vertikalen Ausrichtung unter dem Aufhängungsbauglied 34,
wie in 1 dargestellt
ist, befestigt, so daß jede
Oberfläche
der Magnetplatten 14–17 einen
zugeordneten Kopf aufweist.
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Der Servokopf 38 von 1 wird verwendet, um den
Betätigungsgliedarm 28 durch
Aktivieren eines Drehbetätigungsgliedmotors 24 über der
gewünschten
voraufgezeichneten Servodatenbahn 40 auf der oberen Oberfläche 42 der
Magnetplatte 14 zu positionieren, daß die Mehrzahl von Betätigungsgliedarmen
(nicht gezeigt), die den anderen Oberflächen der Magnetplatten 14–17 zugeordnet
sind, und in vertikaler Ausrichtung mit dem Betätigungsgliedarm 28 sind,
ihre zugeordneten Lese-/Schreibköpfe über den gewünschten
Datenbahnen positioniert haben. Die Lese-/Schreibköpfe lesen/zeichnen
die Informationen von/an ihre zugeordneten Oberflächen auf
den Magnetplatten 14–17 während einer
Datenwiedergewinnung/Speicherung magnetisch auf.
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Bei diesem Entwurf unterstützt das
Array von Betätigungsgliedarmen
jeden der Lese-/Schreibköpfe über jeder
der zugeordneten Oberflächen
der Magnetplatten 14–17,
während
ein Betätigungsgliedarm 28 steuerbar
um die Achse 27 gedreht wird. Der Schieber dreht den Servokopf 38 mittels
der begleitenden Kardananordnung, um sicherzustellen, daß der Servokopf
die im wesentlichen parallele Ausrichtung mit der Tangente zu jeder
Bahn an der Umfangsposition des Kopfs über der Bahn beibehält, wodurch beliebige
Effekte eines Kopfversatzes eliminiert werden. In ähnlicher
Weise wird jeder der Lese-/Schreibköpfe in einer im wesentlichen
parallelen Ausrichtung mit der Tangente zu jeder zugeordneten Bahn
an der Umfangsposition des Lese-/Schreibkopfs über der zugeordneten Bahn beibehalten.
Wären die
Köpfe fest
an ihrem entsprechenden Aufhängungsbauglied 34 befestigt,
würde ein
Kopfversatz abhängig
von der radialen Position des Kopfs zur mittleren Drehachse 18 auftreten,
da die Betätigungsgliedarme
und die zugeordneten Köpfe
zwischen dem Innendurchmesser der Magnetplatte 14 und dem
Außendurchmesser
der Magnetplatte 14 gedreht werden.
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Der Servokopf 38 liest die
voraufgezeichneten Servopositionsinformationen auf der oberen Oberfläche 42 der
Magnetplatte 14. Bezugnehmend auf den vergrößerten Kreisbereich
von 1 bestehen die Servopositionsinformationen
aus Feldern von magnetisierten Bereichen 44, 46,
die sich mit nichtmagnetisierten Bereichen 48 auf der oberen Oberfläche 42 der
Magnetplatte 14 abwechseln. Dieses Muster von magnetisierten
Bereichen wird durch einen Servoschreiber während der Herstellung auf dem
Plattenlaufwerk 10 aufgezeichnet. Die Mitte 50 der
Bahn 40 wird durch den Kreis, der durch den Satz von bogenförmigen Segmenten
gebildet wird, definiert, die die Grenzen der magnetisierten Bereiche 44, 46 aufweisen,
die bei der gleichen radialen Entfernung von der mittleren Drehachse 18 angeordnet sind.
Die Muster der magnetisierten Bereiche 44, 46 auf
jeder Seite der Mitte 50 der Bahn 40 werden durch
den Servoschreiber aufgezeichnet, so daß die magnetisierten Bereiche 44, 46 umfangsmäßig um den
Kreis der Bahn 40 versetzt sind.
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Da sich die obere Oberfläche 42 der
Magnetplatte 14 am Servokopf 38 vorbeidreht, wenn
die Mitte des Servokopfs 38 über der Mitte 50 der
Bahn 40 angeordnet ist, führen die Magnetflußübergänge der umfangsmäßig versetzten,
sich abwechselnden magnetisierten Bereiche 44, 46 auf
jeder Seite der Mitte 50 von Bahn 40 zu einer
Reihe von Pulsen, die durch den Servokopf 38 erzeugt werden.
Diese Reihe von Pulsen kann in eine erste Reihe von Pulsen, die
den magnetisierten Bereichen 44, 46 zugeordnet
sind, die umfangsmäßig um die
Kante der Mitte 50 von Bahn 40 bei einer radialen
Entfernung von weniger als der von der Mitte 50 zugeordnet
sind, und in eine zweite Reihe von Pulsen, die jenen magnetisierten Bereichen 44, 46 zugeordnet
sind, die umfangsmäßig um die
Kante der Mitte 50 der Bahn 40 bei einer radialen
Entfernung von mehr als der von der Mitte 50 angeordnet
sind, eingeteilt werden.
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Ein elektronisches Filtern wird auf
der ersten Reihe und der zweiten Reihe von Pulsen durch das Servosteuerungssystem 60 ausgeführt. Das
Servosteuerungssystem 60 erzeugt ein Differenzsignal von den
Beträgen
der gefilterten Versionen der ersten und der zweiten Reihe von Pulsen.
Das Differenzsignal, das als das Positionsfehlersignal bezeichnet wird,
wird einer Analog-Digital-Umwandlung durch das Servosteuerungssystem 60 unterzogen.
Das digitale Positionsfehlersignal wird einer digitalen Signalverarbeitung
durch das Servosteuerungssystem 60 unterzogen, um die gewünschten
Verhaltenscharakteristika für
die Steuerung des Servokopfs 38 und die gewünschten
Stabilitätsspielräume für das Positionierungssystem
zu erreichen. Die digitale Signalverarbeitung umfaßt eine
Anwendung des gewünschten
Steuerungsgesetzes, des Sperrfilterns und der Kompensierung auf
das digitalisierte Positionsfehlersignal. Dieses digital verarbeitete
Positionsfehlersignal wird dann einer Digital-Analog-Umwandlung
durch Anwenden der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels,
das im Servosteuerungssystem 60 enthalten ist, unterzogen.
Das resultierende Analogsignal, das die Ausgabe des Servosteuerungssystems 60 ist,
wird verwendet, um den Drehbetätigungsgliedmotor 24 zu
aktivieren, so daß der
Versatz des Servokopfs 38 von der Mitte 50 der
Bahn 40 minimiert wird. Der Betrieb des Servosteuerungssystems 60 wird
in Verbindung mit dem Minimieren des Versatzes des Servokopfs 38 von
der Mitte 50 der Bahn 40 erörtert. Ein Fachmann wird darauf
hingewiesen, daß das
Servosteuerungssystem 60 in ähnlicher Weise arbeitet, um
den Versatz des Servokopfs 38 von der Mitte einer gegebenen Spur
auf der Oberfläche 42 der
Magnetplatte 14 zu minimieren, wenn das Servosteuerungssystem 60 die
Position des Servokopfs 38 über dieser Bahn steuert. Obwohl
der Typ von Plattenlaufwerk 10, der die Haltefunktion nullter
Ordnung dieses Ausführungsbeispiels
beinhaltet, ein zweckgebundenes Servoplattenlaufwerk ist, wird ein
Fachmann darauf hingewiesen, daß die
Haltefunktion nullter Ordnung dieses Ausführungsbeispiels in einem eingebetteten Servoplattenlaufwerk
beinhaltet sein kann, um dem gleichen Zweck zu dienen. Im Falle
eines eingebetteten Servoplattenlaufwerks sind die sich abwechselnden
magnetisierten Bereiche 44, 46, die die erste
und die zweite Reihe von Pulsen erzeugen, zwischen den Sektoren
von Daten auf der Oberfläche
der Magnetplatten 14–17 eingebettet.
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Unter spezieller Bezugnahme auf 2 ist eine vereinfachte
Blockdiagrammdarstellung der Elemente des Plattenlaufwerks 10 gezeigt,
da diese für das
Servosteuerungssystem 60 relevant sind. Ein Positionsreferenzsignal 100 ist
eine digitale Darstellung eines Signals, das die gewünschte Position
des Servokopfs 38 relativ zur Mitte 50 der Bahn 40 darstellt.
Der Positionsdetektor 101 erzeugt ein Signal, das auf den
Versatz des Servokopfs 38 von der Mitte 50 der
Bahn 40 unter Verwendung der ersten und der zweiten Reihe
von Pulsen anspricht, die durch den Kopf 38, der sich relativ
zur Festplattenoberfläche 42 bewegt,
erzeugt werden. Eine Abtasteinrichtung 102 führt die
Umwandlung der Analogsignalausgabe vom Positionsdetektor 101 in
eine digitale Darstellung aus. Ein Summierungsknoten 103 berechnet
ein Differenzsignal 104, das als ein PES (PES = position
error signal = Positionsfehlersignal) bekannt ist, das eine digitale
Darstellung der Differenz zwischen dem Positionsreferenzsignal 100 und
der Ausgabe der Abtasteinrichtung 102 ist. Diese digitale
Darstellung des Differenzsig nals 104 wird einer digitalen
Signalverarbeitung durch den digitalen Signalprozessor 105 unterzogen,
in dem das Steuerungsgesetz angewendet wird, das System wird kompensiert
und ein Sperrfiltern wird implementiert. Die Digital-Analog-Umwandlung 106 wird
nach dem Betrieb des digitalen Signalprozessors 105 ausgeführt. Die
Digital-Analog-Umwandlung 106 wird
in Verbindung mit dem Implementieren der Haltefunktion nullter Ordnung
dieses Ausführungsbeispiels
ausgeführt.
Die analoge Ausgabe des Digital-Analog-Umwandlungsprozesses ist mit einem Betätigungsgliedtreiber 107 gekoppelt.
Der Betätigungsgliedtreiber 107 ist
ein Leistungsverstärker,
der den Strom liefert, der zum Aktivieren des Drehbetätigungsgliedmotors 108 verwendet
wird. Die mechanische Anlage 109 ist eine Darstellung der
mechanischen Antwort des Systems, das aus dem Trägerarm 30, dem Aufhängungsarm 34 und
der Kardananordnung, die den Servokopf 38 enthält, besteht.
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Wie in der Technik des Steuerungssystementwurfs
hinreichend bekannt ist, können
der Betätigungsgliedtreiber 107,
der Drehbetätigungsgliedmotor 108,
die mechanische Anlage 109 und der Positionsdetektor 101 jeweils
mathematisch moduliert und als Laplace-Transformationsbereich-Übertragungsfunktionen
dargestellt sein. Eine Analyse dieser Elemente des Systems kann
in dem Laplace-Transformationsbereich ausgeführt werden. Zusätzlich können die
Operation der Abtasteinrichtung 102, die Operation, die
am Summierungsknoten 103 ausgeführt wird, und die Operationen,
die ausgeführt
werden, um die digitale Signalverarbeitung durch den digitalen Signalprozessor 105 zu
erreichen, in der z-Transformationsdomäne dargestellt werden.
Der Entwurf dieser Elemente des Systems kann in der z-Transformationsdomäne ausgeführt werden.
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Die Digital-Analog-Umwandlung kann
unter Verwendung einer herkömmlichen
Haltefunktion nullter Ordnung implementiert werden. Ein Modell des Digital-Analog-Umwandlungsprozesses,
der die Haltefunktion nullter Ordnung verwendet, ist in
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3 gezeigt.
Die Eingabe in die Halteoperation nullter Ordnung 150 kann
man sich als eine Reihe von gewichteten Impulsabtastwerten vorstellen,
die durch eine ideale Impulsabtasteinrichtung 151 erzeugt
werden. Die Halteoperation 150 nullter Ordnung weist ein
Halten der Ausgabe bei einem im wesentlichen konstanten Wert entsprechend
dem Gewicht des Impulses über
dem Abtastwertintervall auf. Eine Stufenveränderung in der Ausgabe der
Halteoperation 150 nullter Ordnung tritt nach einer Eingabe
des nächsten
gewichteten Impulsabtastwerts auf. Durch Darstellen der digitalen
Eingabedaten in die Haltefunktion nullter Ordnung als ein Zug von
Impulsen von variierender Stärke
kann die Halteposition nullter Ordnung in dem Laplace-Transformationsbereich
analysiert werden. Die Laplacebereich-Übertragungsfunktion der herkömmlichen
Haltefunktion nullter Ordnung, die skaliert ist, um einen Betrag
von 1 bei 0 Hz aufzuweisen, ist nachstehend gegeben:
Gleichung 1: ZOH(s)
= {1 – ∈^(–sT)}/(sT)
„T" stellt
die Zeitperiode zwischen den aufeinanderfolgenden Impulsen dar,
die auf die Haltefunktion nullter Ordnung angewendet werden, und „s" stellt die
komplexe Frequenz im Laplacebereich dar. 4 zeigt
die Betrags- und Phasenantwort einer typischen herkömmlichen
Haltefunktion nullter Ordnung im Hinblick auf die Frequenz für T = 100 μs. Wie anhand
von 4 zu sehen ist, verändert sich
die Betragsantwort der Haltefunktion nullter Ordnung von 1 auf 0,
während
sich die Frequenz von 0 Hz auf 10.000 Hz verändert, und die Phasenverschiebung durch
die Haltefunktion nullter Ordnung sich von 0° auf –180° linear verändert, während die Frequenz sich von
0 Hz auf 10.000 Hz verändert.
Daher beträgt die
Phasenverschiebung, die durch die Haltefunktion nullter Ordnung
an der Durchtrittsfrequenz gebildet wird, für ein digitales Steuerungssystem,
das eine Durchtrittsfrequenz von 1.000 Hz aufweist, –18°.
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Eine typische Zeitdomänenausgabe
entsprechend der herkömmlichen
Haltefunktion nullter Ordnung ist in 7 gezeigt.
Wie anhand von 7 zu sehen
ist, wird die Ausgabe der herkömmlichen
Haltefunktion nullter Ordnung über
dem gesamten Zeitraum des Abtastintervalls T bei dem gleichen Wert gehalten.
Der ausgegebene Signalverlauf der herkömmlichen Haltefunktion nullter
Ordnung besteht aus einer Aufeinanderfolge dieser im wesentlichen konstanten
Amplitudenausgaben von T Sekunden in der Länge, wie durch 7 beispielhaft dargestellt ist.
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Die Haltefunktion nullter Ordnung
dieses Ausführungsbeispiels
wird durch Modifizieren einer analogen Signalausgabe der herkömmlichen
Haltefunktion nullter Ordnung implementiert. Diese Modifizierung
weist ein Erhöhen
der Ausgabeamplitude relativ zu der einer herkömmlichen Haltefunktion nullter Ordnung
während
eines Abtastintervalls durch einen vorbestimmten Faktor auf, der
als „α" (α > 1) bezeichnet wird,
und ein Anwenden dieser erhöhten
Amplitude für
nur einen Bruchteil des Abtastintervalls T entsprechend einer Zeit
von T/α Sekunden.
Für den Rest
des Abtastintervalls T, eine Zeit von T (α – 1)/α Sekunden, ist die analoge Ausgabe
bei einem im wesentlichen konstanten Wert für jedes Abtastintervall. Eine
typische Zeitdomänenausgabe
entsprechend der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels
ist in 8 gezeigt. Wie
anhand von 8 zu sehen
ist, für
die ? = 2 gilt, weist die Haltefunktion nullter Ordnung dieses Ausführungsbeispiels
eine vergrößerte Amplitude
um einen Faktor von ? (relativ zur Ausgabe von 7) und eine reduzierte Zeitperiode um
einen Faktor von 1/α während der
Abtastperiode T (relativ zur Ausgabe von 7) auf, für die die Ausgabe ein anderer
Wert als der im wesentlichen konstante Wert sein kann (in der Zeitdomänenausgabe,
die in 8 gezeigt ist,
ist dieser im wesentlichen konstante Wert Null). Daher weist der
Skalierfaktor α auch den Effekt des Bestimmens eines Tastverhältnisses
für die
Ausgabe einer Haltefunktion nullter Ordnung dieses Ausführungsbeispiels
auf.
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Die Laplacebereich-Übertragungsfunktion der
Haltefunktion nullter Ordnung dieses Ausführungsbeispiels, die skaliert
wurde, um einen Betrag von 1 bei 0 Hz aufzuweisen, ist nachstehend
gegeben:
Gleichung 2: ZOH*(s) = {1 – ∈^ – [T(s/α)]}/{T(s/α)}
„T" stellt
die Zeitdauer zwischen den aufeinanderfolgenden Impulsen dar, die
auf die Haltefunktion nullter Ordnung angewendet werden, „s" stellt
die komplexe Frequenz im Laplacebereich dar, und „α"
(α > 1) stellt den Skalierfaktor
dar. Der Effekt auf die Betrags- und Phasenantwort der Haltefunktion
nullter Ordnung für α =
4 und T = 100 μs
ist in 5 zu sehen. Für ein digitales
Steuerungssystem, das eine Durchtrittsfrequenz von 1.000 Hz aufweist,
beträgt
die Phasenverschiebung an der Durchtrittsfrequenz –4,5°, eine Verringerung
des Beitrags der Phasenverzögerung
um 13,5° im
Vergleich zur herkömmlichen
Haltefunktion nullter Ordnung. Die Haltefunktion nullter Ordnung dieses
Ausführungsbeispiels
weist den Effekt des Reduzierens des Betrags der Neigung der Phase
gegenüber
einer Frequenzantwortkurve im Vergleich zu einer herkömmlichen
Haltefunktion nullter Ordnung auf, während eine Dämpfung der
Systemverstärkung bei
einer niedrigen Frequenz verhindert wird, wodurch der Systemphasenrand
an der Durchtrittsfrequenz verbessert wird. Im Gegensatz dazu führt ein Vorhaltnetzwerk,
das verwendet wird, um eine Phasenvoreilung hinzuzufügen, um
die Phasenverzögerung
zu versetzen, die durch andere Elemente des Systems gebildet wird,
zu einer im wesentlichen geringen Frequenzdämpfung der Systemverstärkung bei
einer niedrigen Frequenz. Zusätzlich
liefert die Haltefunktion nullter Ordnung dieses Ausführungsbeispiels
eine Verbesserung im Verstärkungsspielraum
des Systems durch Erhöhen
der Phasenschnittfrequenz, so daß die Dämpfung der Systemverstärkung unter
1 relativ zu der des Systems erhöht worden
ist, das eine herkömmliche
Haltefunktion nullter Ordnung bei seiner Phasenschnittfrequenz verwendet.
Aufgrund der Notwendigkeit, das Phasenrandbudget beim Entwurf des
digitalen Servosteuerungssystems in einem Plattenlaufwerk exakt zu
steuern, ist die Haltefunktion nullter Ordnung dieses Ausführungsbeispiels
besonders für
die Anwendung in einem digitalen Plattenlaufwerk-Servosteuerungssystem
besonders gut geeignet.
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6 enthält ein Blockdiagramm
der bevorzugten Hardwareimplementierung der Haltefunktion nullter
Ordnung dieses Ausführungsbeispiels.
Die Ausgabe von der Operation des digitalen Signalprozessors 105 wird über einen
digitalen Bus 200 an die Vorrichtung zum Implementieren
der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels 201 gesendet.
Der digitale Bus 200 ist mit Speicherelementen verbunden,
wie z. B. Registern oder Zwischenspeichern, an die digitale Daten,
die von der Operation des digitalen Signalprozessors 105 resultieren, gesendet
werden. Bei der Hardwareimplementierung dieses Ausführungsbeispiels
ist der digitale Bus 200 mit DAC-Pufferregister (0) 202,
DAC-Pufferregister (1) 203 und
einem Delta-Zeitregister 204 verbunden. Die analoge Ausgabe
vom Digital-Analog-Wandler 206 ist mit einem Betätigungsgliedtreiber 107 gekoppelt.
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Das Ergebnis des Betriebs eines digitalen
Signalprozessors 105 ist ein digitaler Wert, der über den
digitalen Bus 200 an das DAC-Pufferregister(0) 202 gesendet
wird. Dieser digitale Wert entspricht dem gewünschten Wert der analogen Ausgabe
vom Digital-Analog-Wandler 206 zum Eingeben in den Betätigungsgliedtreiber 107 zur
Aktivierung des Drehbetätigungsgliedmotors 108 in
einer herkömmlichen
Haltefunktion nullter Ordnung, die um einen Faktor von ? skaliert
ist. Diese Skalierung wird durch den digitalen Signalprozessor 105 ausgeführt. Der Wert
des Skalierfaktors α könnte
in einer Firmware gespeichert sein, die den digitalen Signalprozessor 105 steuert,
oder in einem Multiplizierer hardcodiert sein, der in einem digitalen
Signalprozessor 105 vorliegen kann. Das DAC-Pufferregister(0)
202 wird einmal während
eines jeden Abtastintervalls aktualisiert, während der digitale Signalprozessor 105 auf
einem PES 104 arbeitet, wenn der Servokopf 38 durch
das Servosteuerungssystem 60 gesteuert wird.
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Als Teil eines Initialisierungsprozesses
werden das DAC-Pufferregister(1) 203 und
das Delta-Zeitregister 204 mit den entsprechenden digitalen Werten
durch einen digitalen Signalprozessor 105 geladen. Die
Operation des digitalen Signalprozessors 105 lädt einen
Versatz-Digitalwert in ein DAC-Pufferregister(1) 203 über einen
digitalen Bus 200. Dieser Versatz-Digitalwert entspricht
dem Versatz in der Ausgabe vom Digital-Analog-Wandler 206 zum
Betätigungsgliedtreiber 107,
der notwendig ist, um beliebige Vorspannkräfte zu überwinden, die auf den Drehbetätigungsgliedmotor 24 ausgeübt werden.
Der digitale Signalprozessor 105 lädt das Delta-Zeitregister 204 mit
einem Digitalwert von T/α, dem
Abschnitt einer Zeit während
der Abtastperiode T, für
die die Ausgabe des Digital-Analog-Wandlers 206 durch den
Inhalt des DAC-Pufferregisters(0) 202 bestimmt
wird.
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Der Multiplizierer 207 steuert
die Eingabe in den Digital-Analog-Wandler 206 ansprechend
auf dem Wert im Delta-Zeitregister 204 unter
Verwendung einer Multiplexersteuerungslogik 205. Die Multiplexersteuerungslogik 205 verwendet
den Wert im Delta-Zeitregister 204, um die Zeitgebung des
Schaltens der Multiplexerausgabe zwischen dem Inhalt des DAC-Pufferregisters
(0) 202 und dem DAC-Pufferregister(1) 203 zu
steuern. Der Multiplexer 207 lädt den Digitalwert in das Delta-Zeitregister 204 entsprechend
der Zeitdauer der Länge
T/α in die
Multiplexersteuerungslogik. Der Digital-Analog-Wandler 206 erfordert
typischerweise mehrere Mikrosekunden, um eine Umwandlung auszuführen. Aufgrund
dieser Umwandlungszeit würde
der Digital-Analog-Wandler eine
digitale Eingabe optimalerweise kurz vor einem Zeitpunkt, zu dem
die Ausgabe erforderlich ist, um eine Menge gleich der Digital-Analog-Umwandlungszeit,
empfangen. Es wird jedoch darauf hingewiesen, daß bei dieser Anwendung ein
Bereich von Zeitpunkten um diese optimale Zeit herum akzeptabel
ist. Kurz vor dem Start einer gegebenen Abtastperiode einer Gesamtlänge von
T Sekunden sendet der Multiplexer 207 den Inhalt des DAC-Pufferregisters(0) 202 an
den Eingang des Digital-Analog-Wandlers 206. Für eine Zeit
von T/α Sekunden
nach dem Start der Abtastperiode erzeugt der Digital-Analog-Wandler 206 eine
im wesentlichen konstante analoge Ausgabe entsprechend dem Digitalwert
im DAC-Pufferregister(0) 202.
Kurz vor T/α Sekunden
in die Abtastperiode sendet der Multiplexer 207 den Inhalt
des DAC-Pufferregisters(1) 203 an
den Eingang des Digital-Analog-Wandlers 206.
Für den
Rest der Abtastperiode nach T/α Sekunden,
eine Zeit von T(α – 1)/α Sekunden,
erzeugt der Digital-Analog-Wandler 206 eine im wesentlichen
konstante analoge Ausgabe entsprechend dem digitalen Wert im DAC-Pufferregister(1) 203.
Während
der aufeinanderfolgenden Abtastperioden wird die Eingabe in den
Digital-Analog-Wandler 206 in ähnlicher
Weise erzeugt.
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Bei einer ersten Alternative der
bevorzugten Hardwareimplementierung der Haltefunktion nullter Ordnung
dieses Ausführungsbeispiels
könnte
eine Multiplikation des digitalen Werts im DAC-Pufferregister(0) 202 mit
einem Skalierfaktor a in einer Hardware anstatt in einem digitalen
Signalprozessor 105 realisiert werden. Dieser Hardwaremultiplizierer könnte zwischen
dem digitalen Signalprozessor 105 und einem DAC-Pufferregister(0) 202 zwischen
dem DAC-Pufferregister(0) 202 und dem Multiplexer 207 im
Datenweg, gefolgt vom Inhalt des DAC-Pufferregisters(0) 202 innerhalb
des Multiplexers 207, oder zwischen dem Ausgang des Multiplexers 207 und dem
Digital-Analog-Wandler 206 angeordnet sein, wenn eine Vorkehrung
getroffen wird, um den Inhalt des DAC-Pufferregisters(1) 203 an
den Digital-Analog-Wandler 206 vom
Ausgang des Multiplexers 207 ohne Multiplizieren mit dem
Skalierfaktor α zu senden. Eine Multiplikation der Werte
im DAC-Pufferregister(0) 202 mit typischen Werten
von a, wie z. B. 2 oder 4, kann durch Verschieben der digitalen
Werte im DAC-Pufferregister(0) 202 um ein oder
zwei Stellen nach links im Multiplexer 207 realisiert werden. Eine
Bitverschiebung von einer Stelle nach links würde der Multiplikation mit
2 entsprechen, und eine Bitverschiebung von zwei Stellen nach links
würde einer Multiplikation
mit 4 entsprechen. Dieses Verfahren der Multiplikation würde den
Bedarf an einem separaten Hardwaremultiplizierer aufheben, während die Anzahl
von unterschiedlichen Werten für
den Skalierfaktor ?, der verwendet werden könnte, begrenzt wird.
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Wie anhand der verschiedenen Implementierungen
der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels zu sehen ist,
können
die Operationen der Multiplikation mit dem Skalierfaktor α und
des Multiplexens des Werts im DAC-Pufferregister(0) 202 ohne
Rücksicht
auf die Reihenfolge der Operationen erfolgen. Das heißt, daß der digitale
Signalprozessor 105 die Multiplikationsoperation ausführen, das
Ergebnis in die Pufferregister plazieren kann, woraufhin der Multiplexer 207 dasselbe
an den Digital-Analog-Wandler 206 zum
gegebenen Zeitpunkt sendet, oder der digitale Signalprozessor kann
den unskalierten digitalen Wert in das DAC-Pufferregister(0) 202 plazieren,
woraufhin der Multiplexer 207 denselben an einen Hardwaremultiplizierer
zur Multiplikation mit α und für eine Lieferung an den Digital-Analog-Wandler 206 sendet.
Bei jeder Operationsreihenfolge ist die resultierende Ausgabe des
Digital-Analog-Wandlers 206 identisch.
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Ein Multiplizierer kann unter Verwendung
eines Mikroprozessors, eines herkömmlichen Hardwaremultiplizierers
oder eines Hardwaremultiplizierers, der eine Multiplikation durch
Bitverschiebung eines digitalen Werts in einem Register realisiert,
implementiert sein. Der Multiplexer 207 kann in einer Hardware
durch die Verwendung eines Mikroprozessors oder durch den Entwurf
einer Zustandsmaschine implementiert sein, die einem Realisieren
von ausschließlich
Multiplexaufgaben, die vorstehend beschrieben sind, dediziert ist.
Es wird darauf hingewiesen, daß das
DAC-Pufferregister(0) 202,
das DAC-Pufferregister(1) 203 und das Delta-Zeitregister 204 in
einem Multiplexer 207 beinhaltet sein können. Die Verfahren zur Hardwareimplementierung
eines Multiplizierers und eine Multiplexers 207 sind Fachleuten
für digitale
Entwürfe
hinreichend bekannt.
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Bei einer zweiten Alternative der
bevorzugten Hardwareimplementierung der Haltefunktion nullter Ordnung
dieses Ausführungsbeispiels
können
der Zeitgebungswert, der T/α Sekunden
entspricht, und der Versatz-Digitalwert in den Multiplexer 207 „hardcodiert"
werden, wodurch der Bedarf an einem DAC-Pufferregister(1) 203 und
einem Delta-Zeitregister 204 aufgehoben
wird. Zusätzlich
könnte
der Skalierfaktor ? in den Multiplizierer hardcodiert werden, wodurch
der Bedarf an einem Register zum Empfangen und Speichern des Skalierfaktors
vom digitalen Signalprozessor 105 aufgehoben wird. Diese zweite
Alternative der bevorzugten Hardwareimplementierung ermöglicht eine
Verringerung der Hardwarekomplexität auf Kosten der Flexibilität der Konfiguration
der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels.
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Die bevorzugte Hardwareimplementierung und
die erste, die zweite und die dritte alternative Hardwareimplementierung
der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels, für α = 4 und für T = 100 μs, erzeugen
jeweils die Betrags- und Phasenantwort, die in 5 gezeigt
ist.
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Das bevorzugte Verfahren zum Implementieren
der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels verwendet einen
digitalen Signalprozessor 105 zum direkten Steuern der
Ausgabe eines herkömmlichen
Digital-Analog-Wandlers. 9 enthält ein Prozeßflußdiagramm
für die
Implementierung der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels
im digitalen Signalprozessor 105. Das Steuerungsgesetz,
das Kompensations- und Sperrfiltern werden auf den digitalen Wert
von PES 104 angewendet 300. Anschließend wird
der resultierende digitale Wert mit dem Skalierfaktor a 301 durch den
digitalen Signalprozessor 105 multipli ziert. Kurz vor Beginn
der Abtastperiode wird der Digital-Analog-Wandler mit dem skalierten digitalen
Wert geladen 302. Die Digital-Analog-Umwandlung wird auf den
skalierten Digitalwert hin ausgeführt 303, um eine im
wesentlichen konstante analoge Spannung zu erzeugen, die an dem
Betätigungsgliedtreiber 107 für T/α Sekunden
ausgegeben wird, wobei am Start der Abtastperiode begonnen wird.
Kurz vor T/α Sekunden
in die Abtastperiode wird der Digital-Analog-Wandler mit einem Versatz-Digitalwert
durch den digitalen Signalprozessor 105 geladen. Die Digital-Analog-Umwandlung
wird auf dem Versatz-Digitalwert ausgeführt 305. Der Digital-Analog-Wandler erzeugt
eine im wesentlichen konstante analoge Spannung, die an den Betätigungsgliedtreiber
für den
Rest der Abtastperiode, eine Zeit von (T(α – 1)/α} Sekunden, ausgegeben wird,
wobei bei T/α Sekunden
begonnen wird. Die Steuerung wird dann zurück zum Anfangsschritt des Verfahrens,
wie in 9 gezeigt ist,
für die
Verarbeitung des nächsten
PES-Wertes 104 übertragen.
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Eine Alternative zum bevorzugten
Verfahren des Implementierens der Haltefunktion nullter Ordnung
dieses Ausführungsbeispiels
verwendet Unterbrechungen, um die Zeitgebung des digitalen Signalprozessors
beim Senden von digitalen Werten an den Digital-Analog-Wandler zu
steuern. Bei dieser Alternative des bevorzugten Ausführungsbeispiels
erzeugt ein Unterbrechungszähler
eine Unterbrechung vor T/α Sekunden,
um den digitalen Signalprozessor 105 auszulösen, um
den Versatz-Digitalwert an den Digital-Analog-Wandler zu senden.
Der Unterbrechungszähler
erzeugt dann eine weitere Unterbrechung vor dem Ende der Abtastperiode,
um den digitalen Signalprozessor 105 auszulösen, um
den verarbeiteten PES-Wert 104 für die nächste Abtastperiode an den
Digital-Analog-Wandler
zu senden.
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10 enthält ein Flußdiagramm
eines Verfahrens zum Implementieren der Haltefunktion nullter Ordnung
dieses Ausführungsbeispiels,
das die bevorzugte Hardwareimplementierung von 6 verwendet. Mehrere Registerinitialisie rungsschritte
sind notwendig. Der digitale Signalprozessor 105 lädt 400 einen
Versatz-Digitalwert in das DAC-Pufferregister (1) 203.
Anschließend
lädt 401 die
Operation des digitalen Signalprozessors 105 einen digitalen
Zeitgebungswert in das Delta-Zeitregister 204. Der Digitalwert,
der in das Delta-Zeitregister 204 geladen wurde, entspricht
der Zeitdauer T/α Sekunden.
Ein Fachmann wird darauf hingewiesen, daß diese Register in einer beliebigen
Reihenfolge initialisiert werden können, ohne das Verhalten der
Haltefunktion nullter Ordnung dieses Ausführungsbeispiels zu beeinträchtigen.
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Nach diesen Registerinitialisierungsschritten wird
der Abschnitt des Flußdiagramms
entsprechend der Operation des digitalen Steuerungssystems beim Steuern
der mechanischen Anlage eingegeben. Ein digitaler Wert, der das
Ergebnis der Operation des digitalen Signalprozessors 105 auf
PES 104 hin ist, wird mit dem Skalierfaktor α multipliziert 402 und
in das DAC-Pufferregister(0) 202 geladen 403.
Dieser digitale Wert entspricht der gewünschten analogen Ausgabe des
Digital-Analog-Wandlers 206 zur Eingabe in den Betätigungsgliedtreiber 107,
um einen Drehbetätigungsgliedmotor 108 zu
aktivieren. Anschließend
lädt 404 der
Multiplexer 207 den Digital-Analog-Wandler 206 mit
dem skalierten digitalen Wert vom DAC-Pufferregister(0) 202 kurz
vor Beginn der Abtastperiode. Die Digital-Analog-Umwandlung wird
auf dem skalierten digitalen Wert vom DAC-Pufferregister(0) 202 hin
durch den Digital-Analog-Wandler 206 ausgeführt 405,
und ein im wesentlichen konstantes analoges Signal wird an den Betätigungsgliedtreiber 107 für T/α Sekunden
ausgegeben 406, wobei beim Start der Abtastperiode begonnen wird.
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Kurz vor T/α Sekunden in die Abtastperiode lädt 407 der
Multiplexer 207 den Digital-Analog-Wandler 206 mit
dem Versatz-Digitalwert im DAC-Pufferregister(1) 203.
Die Digital-Analog-Umwandlung wird durch einen Digital-Analog-Wandler 206 ausgeführt 408,
und ein im wesentlichen konstantes Analogsignal wird an den Betätigungsgliedtreiber
107 für den Rest
der Abtastperiode, T(α – 1)/α Sekunden,
ausgegeben 409, wobei bei T/α in die Abtastperiode begonnen
wird. Diese Schritte, die mit der Multiplikation 402 des
Wertes, der in das DAC-Pufferregister(0) durch den Skalierfaktor
? unter Verwendung des digitalen Signalprozessors 105 geladen
werden soll, beginnen, werden nacheinander bei jeder Abtastperiode
wiederholt, um einen analogen Signalverlauf mit den Charakteristika
des Signalverlaufs, der in 8 gezeigt
ist, zu erzeugen.
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Der Begriff „im wesentlichen konstant",
der hierin verwendet worden ist, um die analoge Ausgabe eines Digital-Analog-Wandlers,
der beim Implementieren der Haltefunktion nullter Ordnung dieses Ausführungsbeispiels
verwendet wird, zu beschreiben, bezieht sich auf die analoge Ausgabe
des Digital-Analog-Wandlers mit einer Ausgabespannung innerhalb
der Versatztoleranzen des Digital-Analog-Wandlers der Zielspannung
und mit typischen Pegeln eines elektrischen Rauschens, das die Ausgabespannung überlagert.