DE69624228T2

DE69624228T2 - SRAM-Zellen und Herstellungsverfahren

Info

Publication number: DE69624228T2
Application number: DE69624228T
Authority: DE
Inventors: Shih-Wei Sun
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-07-26
Filing date: 1996-07-26
Publication date: 2003-02-20
Anticipated expiration: 2016-07-27
Also published as: DE69624228D1

Description

HINTERGRUND DER ERFINDUNG

1. Technisches Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf statische Direktzugriffs-Speicher (SRAM) und insbesondere auf SRAMs mit einer verbesserten Stabilität.

2. Beschreibung des Standes der Technik

Es sind integrierte Schaltungsausbildungen mit verminderter geometrischer Ausdehnung entwickelt worden, um die Dichte der Elemente innerhalb der integrierten Schaltungen zu erhöhen und um dadurch die Leistung zu verbessern und die tatsächlichen Kosten für die integrierten Schaltungen zu verringern. Moderne integrierte Schaltungsspeicher einschließlich DRAMs, SRAMs, ROMs, EEPROMs usw. sind typische Beispiele der Anwendung dieser Strategie. Die Dichte der Speicherzellen innerhalb der integrierten Schaltungsspeicher wird weiter erhöht, was mit einem entsprechenden Absinken der Kosten pro Speicher-Bit innerhalb derartiger Schaltungen begleitet ist. Die Erhöhung der Dichte wird dadurch erreicht, daß kleinere Strukturen innerhalb der Schaltungen erzeugt werden und indem die Trennung zwischen den Elementen oder zwischen den Strukturen vermindert wird, die diese Schaltungen bilden. Oftmals werden diese kleineren Ausführungsregeln durch Auslegungen und Modifikationen begleitet, die entweder möglich werden durch die verminderten Abmessungen der Elemente oder notwendig sind, um das Verhalten aufrechtzuerhalten, wenn derartige Verkleinerungen durchgeführt werden. Beispielsweise werden die verminderten Arbeitsspannungen, die bei zahlreichen konventionellen integrierten Schaltungen benutzt werden, dadurch möglich, daß die Konstruktion verbessert wird, beispielsweise durch eine verminderte Dicke des Gatteroxids und eine verbesserte Toleranzkontrolle bei der lithographischen Verarbeitung. Andererseits ist es notwendig, bei diesen verkleinerten Schaltungselementen die Arbeitsspannungen zu verringern, um die Wirkungen heißer Substratabschnitte zu begrenzen, die bei klein bemessenen Schaltungen auftreten, wenn diese bei höheren früher konventionellen Arbeitsspannungen betrieben werden.
Dadurch, daß die statischen Direktzugriffs-Speicher (SRAM) gemäß den Regeln nach einer Verkleinerung der Elemente hergestellt werden und indem verminderte innere Arbeitsspannungen benutzt werden, kann sich die Stabilität von SRAM-Zellen verringern. Die verringerten Arbeitsspannungen und andere Änderungen in der Konstruktion können die Spannungsgrenzen vermindern, die gewährleisten, daß eine SRAM-Zelle in einem stabilen Datenzustand verbleibt, während eine Datenausleseoperation durchgeführt wird, und es wird die Wahrscheinlichkeit erhöht, daß die Ausleseoperation unbestimmt wird oder die gesamten Daten verlorengehen, die in der SRAM-Zelle gespeichert sind. Eine typische SRAM-Zelle weist zwei oder vier MOS-Transistoren auf, die in Signalspeicherschaltung gekoppelt sind und zwei Ladungsspeicherknoten aufweisen, um die Ladungszustände zu speichern, die den Daten entsprechen. Die Daten werden aus der konventionellen SRAM-Zelle ohne Zerstörung ausgelesen, indem selektiv jeder Ladungsspeicherknoten mit einem entsprechenden Paar von komplementären Bit-Leitungen gekoppelt wird. Die selektive Kopplung wird durch zwei Durchlaßtransistoren bewirkt, wobei jeder Durchlaßtransistor zwischen einen Ladungsspeicherknoten und eine der komplementären Bit-Leitungen geschaltet ist. Wort-Leitungssignale sind an den Gattern der Durchlaßtransistoren vorgesehen, um die Durchlaßtransistoren während des Auslesevorgangs anzuschalten. Die Ladung fließt über den angeschalteten Durchlaßtransistor nach den Ladungsspeicherknoten oder von diesen weg und entlädt eine der Bit-Leitungen und lädt die andere der Bit-Leitungen auf. Die Spannungsänderungen auf den Bit-Leitungen werden durch einen Differentialverstärker festgestellt.
Damit das Aufschalten der SRAM-Zelle während einer derartigen Datenausleseoperation stabil bleibt, muß wenigstens ein Ladungsspeicherknoten in der SRAM-Zelle mit einer schnelleren Rate geladen oder entladen werden als die Ladung von oder nach der entsprechenden Bit-Leitung fließt. In der Vergangenheit wurde diese Kontrolle dadurch aufrechterhalten, daß der Kanal des Durchlaßtransistors, der mit dem jeweiligen Ladungsspeicherknoten verbunden war, schmaler und/oder länger als der Kanal wenigstens eines Transistors der SRAM- Zelle gestaltet wurde, wobei eine Senke mit dem jeweiligen Ladungsspeicherknoten verbunden war. Diese Geometrie ermöglicht es, daß mehr Strom durch den wenigstens einen SRAM-Zellen-Transistor fließt als durch den entsprechenden Durchlaßtransistor, und infolgedessen lädt oder entlädt sich der Ladungsspeicherknoten schneller als sich die entsprechende Bit-Leitung entlädt oder auflädt.
Diese Geometrie hat jedoch gewisse Nachteile und Beschränkungen. Indem beispielsweise der Kanal des Durchlaßtransistors schmal und lang gestaltet wird, ergeben sich langsame Datenauslese- und Schreiboperationen. Außerdem ergeben sich durch die relativen Geometrien verschiedener Zellen und Durchlaßtransistoren Beschränkungen auf exakt die Größe einer speziellen SRAM-Zelle.
Die US-A-4 118 642 zeigt einen IGFET-Speicher. Die Gate-Elektrodenstruktur der IGFET-Lasteinrichtung und ihre Kanallänge gegenüber der Kanallänge des parasitischen IGFET-Elements werden sorgfältig eingestellt, um zu gewährleisten, daß die parasitischen Komponenten nicht leitend bleiben. Die Gate-Elektrode des Lasttransistors liegt über einem dicken Oxidbereich und umschließt vollständig ihre Seiten und oberen Oberflächen. Die Gate-Elektrode eines Pull-down-Transistors hat rechteckige Gestalt mit einer ebenen unteren Oberfläche.
Die EP-A-0 610 927 zeigt eine SRAM-Speicherzelle, mit der die Integrationsdichte erhöht wird und die Arbeitsstabilität aufrechterhalten bleibt. Eine bekannte 6T- SRAM-Zelle wird in Verbindung mit den Fig. 42 bis 44 beschrieben, wobei die Gate- Elektroden 141, 142 der Lasttransistoren und die Gate-Elektroden 123 der Treibertransistoren völlig unregelmäßig gestaltet und in unterschiedlichen Höhen über dem Substrat angeordnet sind.
Es ist weiter allgemein bekannt, MOSFET-Transistoren mit einer Gate-Elektrode auszurüsten, die derart gestaltet ist, daß das elektrische Feld in dem MOSFET dicht an den Quell- und Abzugsbereichen vermindert wird. Beispiele hierfür finden sich in der US-A-5 306 655, in den Patent Abstracts of Japan vol. 010, Nr. 263 (E-435) und der JP-A-61 089 675 und Kurimoto K et al. "A T-gate overlapped LDD device with high circuit performance and high reliability", IEEE Proc. Of the IEDM, 8.- 11.12.1991, p. 91/541-544 (XP000342187).
Die Erfindung bezieht sich auf eine SRAM-Zelle gemäß den Obergriffen der Ansprüche 1 bzw. 4. Der Erfindung liegt die Aufgabe zugrunde, eine SRAM-Zelle zu schaffen, die eine verbesserte Stabilität besitzt und mit verkleinerten Abmessungen hergestellt werden kann.
Gelöst wird die gestellte Aufgabe durch die im Kennzeichnungsteil der unabhängigen Ansprüche 1 bzw. 4 angegebenen Merkmale.
Gemäß einem weiteren Merkmal betrifft die Erfindung ein Verfahren zur Herstellung einer SRAM-Zelle wie im Anspruch 1 definiert. Die erfindungsgemäßen Schritte zur Verwirklichung des Verfahrens sind in Anspruch 5 gekennzeichnet.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Schaltbild einer bestimmten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ist eine Teilschnittansicht des SRAM gemäß Fig. 1;
Fig. 3 und 4 sind Teilschnittansichten des Verfahrens zur Herstellung des SRAM gemäß Fig. 2.

Einzelbeschreibung bevorzugter Ausführungsbeispiele

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung verbessern die Stabilität der SRAM-Zellen durch selektive Gestaltung der Steilheit des Durchlaßtransistors einer SRAM-Zelle, um den Stromfluß durch den Durchlaßtransistor zu begrenzen, ohne die Geometrie und die Auslegung der SRAM-Transistoren zu ändern. Besonders bevorzugte Ausführungsbeispiele der Erfindung stellen die Steilheit der Durchlaßtransistoren durch Änderungen des Profils der Gatter der Durchlaßtransistoren ein. Beispielsweise kann ein differentieller Oxidationsprozeß benutzt werden, um das Gatter des Durchlaßtransistors zu oxidieren, um ein Gatter zu erzeugen, das untere Ränder besitzt, die über das Substrat in der Weise angehoben sind, daß der Stromfluß durch den Kanal des Durchlaßtransistors vermindert wird. Der Oxidationsprozeß ist insofern unterschiedlich, als die Gatter wenigstens einiger Zellentransistoren während des Oxidationsschrittes geschützt werden, so daß das Profil der Gate- Elektroden des Durchlaßtransistors geändert wird, während die Profile der Gatter der geschützten Zellentransistoren durch den Oxidationsvorgang nicht verändert werden.
Fig. 1 veranschaulicht eine SRAM-Zelle (eine 6-Transistorzelle oder eine 6T-Zelle), die zwei PMOS-Lasttransistoren 10, 12 und zwei NMOS-pull-down-Transistoren 14, 16 aufweist, die über Kreuz gekoppelte Inverter bilden. Jeder der PMOS- Lasttransistoren 10, 12 ist mit seiner Gate-Elektrode an die Gate-Elektrode eines entsprechenden NMOS-pull-down-Transistors 14, 16 angeschlossen. Die Drain- Elektrode der PMOS-Lasttransistoren 10, 12 sind an die Drain-Elektroden der jeweiligen NMOS-Transistoren 14, 16 angeschlossen, um Inverter zu bilden, die die übliche Konfiguration aufweisen. Die Source-Elektroden der Lasttransistoren sind an ein hohes Bezugspotential von im typischen Fall Vcc angeschlossen, und die Source-Elektroden der Pull-down-Transistoren sind mit einer niedrigeren Bezugsspannung, im typischen Fall Vss, verbunden. Die Gate-Elektroden des PMOS-Transistors 10 und des NMOS-Transistors 14, die einen Inverter bilden, sind mit den Drain-Elektroden der Transistoren 12, 14 des anderen Inverters verbunden. In gleicher Weise sind die Gate-Elektroden des PMOS-Transistors 12 und des NMOS-Transistors 16, die den anderen Inverter bilden, an die Drain-Elektroden der Transistoren 10, 14 angeschlossen. Demgemäß wird das Potential, das an den Drain-Elektroden der Transistoren 10, 14 (Knoten N1) des ersten Inverters liegt, an die Gate-Elektroden der Transistoren 12, 14 eines zweiten Inverters angeschlossen, und die Ladung dient dazu, den zweiten Inverter in einem angeschalteten oder abgeschalteten Zustand zu halten. Das logisch entgegengesetzte Potential ist an den Drain-Elektroden der Transistoren 12, 16 (Knoten N2) des zweiten Inverters und an den Gate-Elektroden der Transistoren 10, 14 des ersten Inverters vorhanden, wodurch der erste Inverter in dem jeweils komplementären Aus-Zustand bzw. An- Zustand gehalten wird. Demgemäß hat der Signalspeicher der dargestellten SRAM- Zelle zwei stabile Zustände, und zwar einen Zustand mit einem vorbestimmten Potential, das am Ladungsspeicherknoten N1 anliegt und ein niedriges Potential am Ladungsspeicherknoten N2 und einen zweiten Zustand, bei dem ein niedriges Potential am Ladungsspeicherknoten N1 anliegt und das vorbestimmte Potential am Ladungsspeicherknoten N2. Binärdaten werden aufgezeichnet durch Umschaltung zwischen den beiden Zuständen des Signalspeichers. Es muß eine genügende Ladung am Ladungsspeicherknoten gespeichert sein und demgemäß an den gekoppelten Gate-Elektroden des zugeordneten Inverters, um eindeutig einen der Inverter angeschaltet und den anderen Inverter ausgeschaltet zu halten, wodurch der Speicherzustand erhalten bleibt. Die Stabilität der SRAM-Zelle kann durch die Begrenzung quantifiziert werden, indem sich das Potential an den Ladungspeicherknoten von seinem Nominalwert ändern kann, wobei die SRAM- Zelle in ihrem ursprünglichen Zustand verbleibt.
Der Zustand der SRAM-Zelle wird konventionell dadurch ausgelesen, daß selektiv die beiden Ladungsspeicherknoten N1, N2 der Zelle mit einem Paar komplementärer Bit-Leitungen BL, verbunden werden. Zwei Durchlaßtransistoren 18, 20 sind zwischen die Ladungspeicherknoten N1, N2 und die entsprechenden Bit-Leitungen BL, geschaltet. Vor einer Ausleseoperation werden die Bit-Leitungen BL, bei einer Spannung ausgeglichen, die in der Mitte zwischen der hohen und niedrigen Bezugsspannung liegt, im typischen Fall ¹/&sub2;·(Vcc - Vss). Dann schaltet ein Signal auf der Wortleitung WL den Durchlaßtransistor an. Beispielsweise soll angenommen werden, daß N1 auf ein vorbestimmtes Potential von Vcc aufgeladen ist, während N2 auf einem niedrigeren Potential Vss steht. Wenn die Durchlaßtransistoren 18, 20 anschalten, dann beginnt die Ladung, vom Knoten N1 durch den Durchlaßtransistor 18 nach der Leitung BL zu fließen. Die Ladung am Knoten N1 beginnt, nach der Bit-Leitung BL abzuwandern und wird ersetzt durch die Ladung, die durch den Lasttransistor 10 nach dem Knoten Ml fließt. Gleichzeitig fließt Ladung von der Bit-Leitung durch den Durchlaßtransistor 20 nach dem Knoten N2, und die Ladung fließt vom Knoten N2 durch den Pull-down-Transistor 16. In dem Ausmaß, wie mehr Strom durch den Durchlaßtransistor 18 als durch den Lasttransistor 10 fließt, beginnt die Ladung, vom Knoten N1 abgezogen zu werden, was bei Verminderung auf einen bestimmten Pegel eine Abschaltung des Pull-down-Transistors 16 einleiten kann. In dem Ausmaß, wie mehr Strom durch den Durchlaßtransistor 20 fließt als durch den Pull- down-Transistor 16, beginnt sich die Ladung auf dem Ladungsspeicher-Knoten N2 zu sammeln, und bei Aufladung auf einen vorbestimmten Pegel beginnt der Lasttransistor 10 mit der Abschaltung.
Die Entladung und Aufladung der Ladungsspeicher-Knoten N1, N2 kann dazu führen, daß die SRAM-Zelle zwischen den Speicherzuständen umschaltet, wodurch fehlerhafte Daten in der SRAM-Zelle gespeichert verbleiben. Demgemäß ist es zweckmäßig, den Strom, der durch die Durchlaßtransistoren fließen kann, auf einen relativen Pegel einzustellen, der zweckmäßig unter jenem liegt, der durch wenigstens einige Zell-Transistoren fließt, d. h. es sollte ein vergleichsweise höherer Strom durch einen der Lasttransistoren oder Pull-down-Transistoren fließen, die mit jedem Ladungsspeicher-Knoten verbunden sind. Allgemein werden sechs Transistor-SRAM-Zellen gebildet, die jeweils zwei Lasttransistoren 10, 12 aufweisen, die als dünne Filmtransistoren (TFT) ausgebildet sind. Für eine solche Zwei-TFT- SRAM-Zell-Konfiguration werden Source-Elektrode, Drain-Elektrode und Kanalbereiche sowie die Gate-Elektroden der Lasttransistoren 10, 12 sämtlich aus Polysilikon gebildet, das auf einer Schicht aus Isolationsmaterial abgelagert ist, die eine untere Schicht der SRAM-Schaltung bedeckt, die die Durchlaßtransistoren und die Pull-down-Transistoren aufweist, die auf der Oberfläche des Substrats ausgebildet sind. Es ist im typischen Fall unerwünscht, die Lasttransistoren mit einem hohen Steilheitsgrad auszustatten, weil die Polysilikon-Transistoren zu einem Leckstrom neigen, so daß TFT-Lasttransistoren mit hoher Steilheit eine unerwünscht hohe Leistung verbrauchen. Demgemäß ist es zu bevorzugen, daß die Pull-down- Transistoren den Strom besser leiten als die Durchlaßtransistoren, und zwar um einen ausreichenden Pegel, um zu gewährleisten, daß eine Ausleseoperation den Datenzustand der SRAM-Zelle nicht ändert.
Bei herkömmlichen SRAM-Anwendungen wurden Unterschiede in der Leitfähigkeit durch die Durchlaßtransistoren und die Pull-down-Transistoren dadurch eingeführt, daß die Durchlaßtransistoren relativ schmale und lange Kanäle aufwiesen und indem die Pull-down-Transistoren relativ breite und kürzere Kanäle hatten. Um eine Verkleinerung zu bewirken oder eine Auslegung für niedrigere Betriebsspannungen zu schaffen, ist es jedoch unerwünscht, diese Strategie über die gegenwärtig übliche Bauart hinaus zu benutzen, weil die Beschränkungen durch Verarbeitung einschließlich den minimalen Strukturgrößen aufgeprägt werden. Es ist schwierig, die Größe der Zelle weiter zu vermindern und dennoch ein konstantes Verhältnis zwischen der Steilheit der Pull-down-Transistoren und der Durchlaßtransistoren aufrechtzuerhalten.
In gleicher Weise ist es schwierig zu gewährleisten, daß die Spannung in ausreichenden Grenzen für eine Zellenstabilisierung verbleibt, wenn die Betriebsspannung vermindert wird, wenn nicht die Zellenabmessung in unerwünschter Weise vergrößert wird. Demgemäß schaffen Ausführungsbeispiele der vorliegenden Erfindung ein abgewandeltes Verfahren zur Verminderung der Leitfähigkeit durch die Durchlaßtransistoren, vorzugsweise ohne die Leitfähigkeit durch den Pull-down-Transistor zu vermindern.
Fig. 2 veranschaulicht im Schnitt Abschnitte einer SRAM-Zelle gemäß einem bevorzugten Ausführungsbeispiel der Erfindung. Insbesondere veranschaulicht Fig. 2 schematisch im Profil einen Pull-down-Transistor 14 und einen Durchlaßtransistor 18 einer bevorzugten SRAM-Zelle. Das dargestellte Ausführungsbeispiel zeigt eine Gate-Elektrode 44 eines Durchlaßtransistors, die ein elektrisches Feld im Kanal des Durchlaßtransistors erzeugt, welches beträchtlich von den elektrischen Feldern unterschieden ist, die von der Gate-Elektrode eines herkömmlichen Durchlaßtransistors erzeugt werden. Die Differenz im elektrischen Feld, das von der Gate-Elektrode 44 des Durchlaßtransistors nach Fig. 2 erzeugt wird, ist am meisten ausgeprägt im Kanalbereich des Durchlaßtransistors und benachbart zu den Source- und Drain-Elektroden. Geringere elektrische Felder in diesem Bereich ziehen weniger freie Träger an, wodurch die Leitfähigkeit durch den Durchlaßtransistor-Kanal im Vergleich mit einer herkömmlichen Durchlaßtransistor- Gate-Elektrode verringert wird. Um diese Modifikation im elektrischen Feld zu erfassen, das innerhalb des Kanalbereiches erzeugt wird, ist es insbesondere zu bevorzugen, daß die unteren Ränder der Gate-Elektrode des Durchlaßtransistors abgerundet sind, und zwar in einem solchen Ausmaß, daß sich die Abrundung über den Umfang der Source/Drain-Bereiche erstreckt und über den Kanalbereich selbst. Dadurch wird der Unterrand der Gate-Elektrode des Durchlaßtransistors über die Oberfläche des Substrats über den Kanalbereich des Substrats zwischen dem Diffusionsbereich der Source/Drain-Elektroden 40, 42 angehoben.
Die herkömmliche Durchlaßtransistor-Gate-Elektrode hat eine ebene untere Oberfläche, die vom Kanalbereich mit einem gleichförmigen Abstand getrennt ist. Bei gleichen aufgebrachten Potentialen über gleichen Kanalbereichen erzeugt die Gate-Elektrode 44 gemäß Fig. 2 niedrigere elektrische Felder an den Rändern des Kanalbereichs oder innerhalb der Source/Drain-Elektroden, was bewirkt, daß der Kanalbereich weniger leitfähig wird als der Kanal eines Durchlaßtransistors, der eine herkömmliche ebene Gate-Elektrode besitzt. In jedem Fall sind weniger Leiter in dem Kanalbereich des Durchlaßtransistors unmittelbar benachbart zu den Source/Drain-Bereichen vorhanden. Demgemäß vermindert das unterschiedliche elektrische Feld, das durch die Gate-Elektrode des veranschaulichten Durchlaßtransistors erzeugt wird, die Steilheit über den Kanal des Durchlaßtransistors, und es wird der Stromfluß durch den Durchlaßtransistor 18 relativ zum Stromfluß durch den Pull-down-Transistor 14 vermindert. Wie in Fig. 2 dargestellt, ist das Querschnittsprofil der Gate-Elektrode 38 des Pull-down- Transistors 14 nicht wesentlich gegenüber dem Profil verändert, das herkömmlicherweise in SRAMs benutzt wird, so daß die Gestaltung des Querschnittsprofils der Gate-Elektrode 44 des Durchlaßtransistors 18 die Leitfähigkeit des Durchlaßtransistors 18 in einer Weise vermindert, wodurch die Stabilität der SRAM-Zelle verbessert wird.
Das SRAM gemäß Fig. 2 ist auf einem Siliziumsubstrat 30 aufgebaut und Feld- Oxidisolationsbereiche 32 sind auf der Oberfläche des Substrates 30 ausgebildet. Der Pull-down-Transistor 14 weist Source/Drain-Bereiche 34, 36 auf, die auf der Oberfläche des Substrates 30 ausgebildet sind, und es ist eine Gate-Elektrode 38 über der Gate-Oxidschicht auf der Oberfläche des Substrates (nicht dargestellt) ausgebildet. Der Durchlaßtransistor 18 weist Soruce/Drain-Bereiche 40, 42 auf der Oberfläche des Substrates auf, und eine Gate-Elektrode 44 ist auf einer nicht dargestellten Gate-Oxidschicht ausgebildet. Die Gate-Elektroden 38, 44 von Pull- down-Transistor bzw. Durchlaßtransistor sind wenigstens teilweise aus dotiertem Polysilizium hergestellt. Wenn die Gate-Elektroden als Mehrfachschichten aus leitfähigem Material hergestellt werden, dann wird wenigstens der untere Teil der Gate-Elektroden aus einer Schicht aus dotiertem Polysilizium hergestellt. Die untersten Schichten des dotierten Polysiliziums innerhalb der Gate-Elektroden 38, 44 von Pull-down-Transistor und Durchlaßtransistor können aus einer einzigen Schicht aus Polysilizium bestehen, oder gemäß einer anderen Ausbildung der SRAM-Zelle können unterschiedliche Polysiliziumschichten in den Gate-Elektroden von Pull-down-Transistor und Durchlaßtransistor eingebaut werden.
Die in Fig. 2 dargestellte Struktur kann durch unterschiedliche Oxidationsverfahren erzeugt werden, bei denen die Gate-Elektrode der Pull-down-Transistoren und der Lasttransistoren, wenn diese auf dem Substratpegel erzeugt werden, mit einer Maske bedeckt werden, um die Gate-Elektroden gegenüber Oxidation zu schützen. Die Gate-Elektroden der Durchlaßtransistoren verbleiben unbedeckt, oder die Maske über den Durchlaßtransistoren wird entfernt, um die Gate-Elektroden der Durchlaßtransistoren freizulegen. Die Polysilizium-Gate-Elektrode wird dann einer oxidierenden Umgebung ausgesetzt, beispielsweise einer Sauerstoffatmosphäre, bei einer Temperatur von etwa 950-1050ºC für eine Zeitdauer, die ausreicht, um den unteren Rand der Gate-Elektrode in dem erforderlichen Ausmaß zu oxidieren. Oft wird der obere Rand der Gate-Elektrode des Durchlaßtransistors gleichzeitig während dieses Prozesses oxidiert: Wenn jedoch die Gate-Elektroden des Durchlaßtransistors aus einer vielschichtigen Struktur geformt sind, wenn beispielsweise eine Schicht aus Metallsilizid über der Oberfläche der Polysilizium- Elektrode ausgebildet wird, ist es möglich, daß die obere Oberfläche der Gate- Elektrode des Durchlaßtransistors nicht oxidiert wird oder nur in einem geringen Ausmaß oxidiert wird. In einem derartigen Fall könnte der obere Rand der Gate- Elektrode des Durchlaßtransistors in herkömmlicher Form verbleiben, wie dies bei dem Ausführungsbeispiel nach Fig. 2 angedeutet ist. Die Gate-Elektrode 38 des Pull-down-Transistors 14 hat das typische allgemein rechteckige Profil. Eine gewisse Abrundung an den Rändern der Gate-Elektrode 38 kann während der Erzeugung unterschiedlicher Oxidschichten um die Gate-Elektrode herum erzeugt werden, aber diese Abrundung ist gering und ändert nicht wesentlich die elektrische Feldverteilung, die im Kanal des Pull-down-Transistors erzeugt wird. Die Känäle von Pull-down-Transistor und Durchlaßtransistor haben gemäß dem dargestellten Ausführungsbeispiel die gleiche Länge zwischen ihren jeweiligen Source/Drain- Bereichen, und in vielen Fällen wird der Kanal des Durchlaßtransistors länger als der Kanal des Pull-down-Transistors gestaltet. Nach der Oxidation wird ein Ätzvorgang durchgeführt, um das gesamte Polysiliziumoxid zu entfernen, und dann erfolgt eine weitere Bearbeitung zur Vollendung der SRAM-Zelle in herkömmlicher Weise.
Das Ausmaß, in dem die Steilheit des Durchlaßtransistors durch die unterschiedlichen Oxidationsprozesse vermindert wird, hängt davon ab, wieviel am unteren Rand der Gate-Elektrode des Durchlaßtransistors entfernt wird. Demgemäß ist es notwendig, die Zeitdauer der Anwendung des Polysilizium- Oxidationsprozesses zu bestimmen und demgemäß das Ausmaß, mit dem die relative Leitfähigkeit des Durchlaßtransistors vermindert wird, indem festgestellt wird, wie groß die Unterschiede zwischen dem Stromfluß in den Durchlaßtransistoren und den Pull-down-Transistoren sein müssen, um eine stabile Zelle für eine gegebene Transistorgröße und Geometrie sowie andere Transistor- und Zellencharakteristiken zu schaffen. Natürlich kann eine Verminderung des Stromes durch den Durchlaßtransistor andere Charakteristiken des SRAM beeinträchtigen, beispielsweise die Zugriffsgeschwindigkeit, so daß es unerwünscht ist, die Stromkapazität des Durchlaßtransistors in einem übermäßig großen Anteil zu vermindern.
Ein ähnlicher Effekt wie bei dem Ausführungsbeispiel nach Fig. 2 kann erreicht werden, wenn die Ränder der Gate-Elektrode des Durchlaßtransistors aus einem Material mit unterschiedlicher Arbeitsfunktion gegenüber Silizium als N-Type- Polysilizium für den zentralen Abschnitt der Gate-Elektrode des Durchlaßtransistors benutzt würden. Beispielsweise könnten die Ränder der Gate-Elektrode des Durchlaßtransistors aus einem Polysilizium der P-Type hergestellt werden, was eine andere Arbeitsfunktion gegenüber dem Silizium ergibt als dies bei dem N-Type- Polysilizium der Fall ist. Bei einem solchen Ausführungsbeispiel kontaktiert eine Schicht aus Wolfram-Silizid auf der Oberfläche der Gate-Elektrode des Durchlaßtransistors sowohl den zentralen Abschnitt mit der N-Type als auch die Randabschnitte mit P-Type der Polysilizium-Gate-Elektrode, um die gesamte Gate- Elektrodeals eine Äquipotentialfläche zu halten. Die Differenz in der Arbeitsfunktion an den Rändern der Gate-Elektrode des Durchlaßtransistors würden das elektrische Feld beträchtlich ändern, das innerhalb des Kanals und an den Rändern der Source/Drain-Kontaktbereiche in einer Weise erzeugt würden, die beträchtlich die Steilheit des Durchlaßtransistors ändern würde. Die Breite und Dotierung der P- Type-Randabschnitte der Gate-Elektrode können verändert werden, um die Steilheit des Durchlaßtransistors auf den gewünschten Wert relativ zu jenem des Pull-down- Transistors einzustellen. Das Ausführungsbeispiel gemäß Fig. 2 ist gegenüber einer derartigen Modifikation zu bevorzugen, weil das Ausführungsbeispiel nach Fig. 2 mit weniger Behandlungsschritten durchgeführt werden kann und unter Benutzung bereits bewährter Arbeitsschritte.
Die Fig. 3 und 4 veranschaulichen einige der Verarbeitungsschritte, die bei der Herstellung einer SRAM-Zelle durchgeführt werden, bei der die Durchlaßtransistoren in einer Weise gemäß Fig. 2 gestaltet sind. Weil der größte Teil des SRAM-Aufbaus und die Herstellung konventionell ist, braucht dies hier im einzelnen nicht diskutiert zu werden. In Fig. 3 ist die SRAM-Zelle in einer Zwischenbehandlungsstufe dargestellt. Die Feldoxid-Isolationsbereiche 32 sind auf dem Substrat 30 ausgebildet, und eine Schicht eines Gate-Oxids (nicht dargestellt) ist auf dem Substrat 30 ausgebildet. Eine Schicht aus dotiertem Polysilizium ist auf der Gate- Oxidschicht hergestellt. Die dotierte Polysiliziumschicht, wurde auf die vorerwähnte Weise gestaltet, um eine Gate-Elektrode 38 für den Pull-down-Transistor zu schaffen, die eine herkömmliche Konfiguration aufweist und um eine nicht geformte Elektrode über dem Kanal des Durchlaßtransistors 18 zu schaffen. Die Source/Drain-Einlagerungen werden selbstausrichtend in den Gate-Elektroden 38, 44 angebracht. Wenn eine leicht dotierte Drain (LDD)-Source/Drain-Konfiguration für diese Transistoren benutzt werden soll, würde nur der leicht dotierte Drain- Abschnitt der Einlagerung im typischen Fall zu dieser Zeit hergestellt.
Gemäß Fig. 4 wird, nachdem die Gate-Elektroden gemäß Fig. 3 gestaltet sind, eine Maske 46 über die Gate-Elektrode des Pull-down-Transistors gelegt, um die Polysiliziumschicht innerhalb der Gate-Elektrode zu schützen. Es können verschiedene Maskierungsmaterialien benutzt werden, um die Gate-Elektrode des Pull-down-Transistors zu schützen. Beispielsweise könnte eine 5-50 nm (50-500 Å) dicke Schicht aus Siliziumoxid durch chemische Dampfablagerung erzeugt werden unter Benutzung einer TEOS (Tetra-Äthyl-Ortho-Silikat)-Quelle oder einer Hochtemperatur-Oxidschicht, die auf einfache Weise erzeugt wurde. Eine Schutzmaskierung, die aus einer Lage aus Siliziumnitrid oder Siliziumoxynitrid besteht, würde einen besseren Schutz gegen weitere Oxidation gewährleisten. Nachdem die Maskierung 46 hergestellt ist, wird jedes Oxid oder Maskenmaterial über der Gate-Elektrode des Durchlaßtransistors 18 entfernt. Dies kann dadurch geschehen, daß eine Photolackmaske über wenigstens den Gate-Elektroden der Pull-down-Transistoren aufgebracht wird, und wenn die Belastungstransistoren auf dem Substratpegel des SRAM erzeugt werden, über den Lasttransistoren ebenfalls. Es wird jegliche Oxidschicht von der Oberfläche der Gate-Elektrode des Durchlaßtransistors unter Benutzung einer flüssigen HF-Lösung entfernt, oder es wird ein isotropes auf Fluoriden basierendes Oxid-Trockenätzen benutzt. Andere Maskierungsmaterialien werden entfernt, wie dies zweckmäßig ist. Die Photolackmaske der vorherigen Behandlungsstufe wird natürlich während jedes Oxidations-Behandlungsschrittes verascht, so daß es notwendig sein kann, einen besonderen Schritt einzufügen, um die Photolackmaske zu entfernen. Als nächstes wird ein verlängerter Oxidationsprozeß durchgeführt, um das Polysilizium auf der Durchlaßtransistor-Gate-Elektrode bis zu dem gewünschten Ausmaß zu oxidieren.
Eine weitere Behandlung setzt sich fort, um die SRAM-Zelle zu vollenden. Wenn LDD-Source/Drain-Bereiche für einige der SRAM-Transistoren benutzt werden, wird das Oxid oder es werden andere Maskierungsschichten über der jeweiligen Gate- Elektrode entfernt. Es werden Oxid-Abstandshalter auf beiden Seiten der Gate- Elektroden in dem üblichen CVD-Oxid-Ablagerungsverfahren gebildet, und es wird zurückgeätzt, und dann werden die heftig dotierten Abschnitte der LDD-Elektroden gebildet. Wenn keine weitere Dotierung der Source/Drain-Bereiche notwendig ist, wird die Behandlung nach Fig. 4 mit der Ablagerung einer dickeren Isolationsschicht fortgesetzt. In jedem Fall wird weiter eine konventionelle Behandlung durchgeführt, um die Zelle fertigzustellen.
Die vorliegende Erfindung wurde unter Verwendung bestimmter bevorzugter Ausführungsbeispiele beschrieben, jedoch ist es dem Fachmann klar, daß verschiedene Modifikationen und Abänderungen getroffen werden können, ohne die Grundfunktion der Erfindung zu verlassen. Demgemäß soll der Schutzumfang der Erfindung nicht auf spezielle beschriebene Ausführungsbeispiele beschränkt bleiben, sondern der Schutzumfang der vorliegenden Erfindung soll sich aus den beiliegenden Ansprüchen ergeben.

Claims

1. Auf einem Siliziumsubstrat (30) ausgebildeter SRAM, der mehrere SRAM- Zellen aufweist, die durch Bit-Leitungen (BL, ) adressiert werden, wobei die SRAM-Zellen folgende Merkmale aufweisen:

- einen Kontakt für ein hohes Bezugspotential (Vcc) und einen Kontakt für ein niedrigeres Bezugspotential (Vss);

- einen Ladungsspeicherknoten (N1);

- einen Pull-down-Transistor (14), der mit dem Ladungsspeicherknoten (N1) und dem Kontakt für das niedrigere Potential (Vss) verbunden ist, wobei der Pull- down-Transistor (14) eine Source-Elektrode (34), eine Drain-Elektrode (36) und eine Pull-down-Transistor-Gate-Elektrode (38) aufweist;

- einen Durchlaßtransistor (18), der mit dem Ladungsspeicherknoten (N1) und einer Bit-Leitung (BL) verbunden ist, wobei der Durchlaßtransistor (18) eine Source-Elektrode (40), eine Drain-Elektrode (42) und eine Durchlaßtransistor-Gate- Elektrode (44) aufweist;

- wobei die Durchlaßtransistor-Gate-Elektrode (44) elektrische Felder in dem Kanalbereich des Durchlaßtransistors (18) erzeugt;

- die Gate-Elektrode (38) des Pull-down-Transistors (14) besitzt ein rechteckiges Profil mit einer ebenen unteren Oberfläche;

dadurch gekennzeichnet, daß die Ränder der unteren Oberfläche der Gate- Elektrode (44) des Durchlaßtransistors (18) derart abgerundet sind, daß der Pull- down-Transistor (14) den Strom besser leitet als der Durchlaßtransistor (18), und zwar mit einem genügend höheren Wert, der gewährleistet, daß eine Ausleseoperation den Datenzustand der SRAM-Zelle nicht ändert.

2. SRAM nach Anspruch 1, bei welchem die Ränder der unteren ebenen Oberfläche der Gate-Elektrode (44) des Durchlaßtransistors über eine Oberfläche des Substrats (30) über eine Oxidschicht angehoben sind, die dicker ist als die Oxidschicht, durch die die untere ebene Oberfläche der Gate-Elektrode (38) des Pull-down-Transistors über eine Oberfläche des Substrats angehoben ist.

3. SRAM nach Anspruch 2, bei welchem die Ränder der unteren ebenen Oberfläche der Gate-Elektrode (44) des Durchlaßtransistors über eine Oberfläche des Substrats (30) durch eine Oxidschicht angehoben sind, die ausreichend dick ist, um die elektrischen Felder zu verändern, die im Kanalbereich des Durchlaßtransistors (18) ausgebildet sind, und zwar um einen Betrag, der ausreicht, um die Steilheit des Durchlaßtransistors (18) zu ändern.

4. SRAM mit mehreren SRAM-Zellen, die durch Bit-Leitungen (BL, ) adressiert sind, wobei die SRAM-Zellenfolgende Merkmale aufweisen:

- einen Ladungsspeicherknoten (N1);

dadurch gekennzeichnet, daß die Gate-Elektrode des Durchlaßtransistors Mittel aufweist, um ein geformtes elektrisches Feld innerhalb des Kanalbereichs des Durchlaßtransistors (18) zu erzeugen, wobei das erzeugte elektrische Feld innerhalb des Kanalbereichs benachbart zur Source-Elektrode und der Drain-Elektrode des Durchlaßtransistors abnimmt und daß diese Erzeugungsmittel einen zentralen N- Type-Abschnitt und Randabschnitt der P-Type sowie eine Schicht aus Wolfram- -Silizid aufweisen, die auf der Oberfläche der Gate-Elektrode des Durchlaßtransistors ausgebildet sind und in Kontaktberührung sowohl mit dem zentralen N-Type- Abschnitt als auch mit den P-Type-Randabschnitten der Polysilizium-Gate-Elektrode stehen, um die gesamte Gate-Elektrode als äquipotentiale Oberfläche aufrechtzuerhalten.

5. Verfahren zur Erzeugung eines SRAM gemäß Anspruch 1, gekennzeichnet durch die folgenden Schritte:

- es wird ein Substrat (30) vorgesehen, und es werden Gate-Leitungen auf dem Substrat angebracht, wobei eine erste Gate-Leitung über einem Kanalbereich eines Pull-down-Transistors (14) und eine zweite Gate-Leitung über einem Kanalbereich eines Durchlaßtransistors (18) ausgebildet werden;

- es wird die erste Gate-Leitung in der Weise maskiert, daß die erste Gate- Leitung gegen eine Oxidation geschützt wird; und

- es wird die zweite Gate-Leitung einer Oxidationsumgebung ausgesetzt, während die erste Gate-Leitung maskiert ist, um zu bewirken, daß die ersten und zweiten Gate-Leitungen unterschiedliche Querschnittsprofil-Formen annehmen.

6. Verfahren nach Anspruch 5, bei welchem wenigstens ein unterer Abschnitt der ersten und zweiten Gate-Leitungen aus dotiertem Polysilizium besteht.