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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft einen Kommunikations-LSI-Chip (LSI steht für integrierte
Schaltung hoher Packungsdichte) und insbesondere einen Kommunikation-LSI-Chip
zum Ausführen
von Prozessen eines Senderahmens, mit einer physikalischen Schicht,
die imstande ist, flexibel auf Ersetzungen und/oder in der Zukunft
vorgenommene Modifikationen eines Standards zu reagieren.
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2. Beschreibung des Standes
der Technik
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Ein
Konzept zum Bereitstellen von Diensten für den Heimbereich wie z. B.
Video bei Bedarf, TV-Shopping, medizinischer Ferndienst, Kartenreservierung
etc. und Diensten für
den Geschäftsbereich
wie z. B. Hochgeschwindigkeitsdatenkommunikation, TV-Konferenz etc.
durch Verbinden von Heimbereichen, Geschäften, öffentlichen Einrichtungen,
Geschäftseinrichtungen, öffentlichen
Agenturen und Ähnlichem über Hochgeschwindigkeits-Kommunikationsleitungen
unter hauptsächlicher
Verwendung von Lichtwellenleitern ist vorangeschritten. Im Allgemeinen
wird diese Konzeption als B-ISDN (Broadband Integrated Services
Digital Network bzw. digitales Dienste-integriertes Breitbandnetz)
bezeichnet. Projekte zum Konstruieren landesweiter Netze in Hauptländern bis
ins frühe
21. Jahrhundert sind ebenfalls vorangeschritten.
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Im
Allgemeinen werden Kommunikationsprotokolle hierarchisch aufgebaut.
In B-ISDN ist eine geschichtete Struktur ausgebildet worden durch
die physikalische Schicht, die ATM-Schicht, die ATM-Anpassungsschicht und
die obere Schicht in dieser Reihenfolge von unten nach oben.
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Die
physikalische Schicht führt
Prozesse der photoelektrischen Umwandlung, Bitsynchronisation und Senderahmen
durch. Die ATM Schicht führt
Prozesse in Bezug auf den ATM-Zellenkopf bzw. ATM-Zellen-Header
durch. Die ATM-Anpassungsschicht
führt Umwandlungen
zwischen Benutzerdaten und ATM-Zellen durch. Die obere Schicht führt Protokollverarbeitungen
wie z. B. Verbindungseinrichtung und Verbindungsauslösen aus.
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Nun
ist durch ITU (International Telecommunication Union) SDH (Synchronous
Digital Hierarchy bzw. synchrone Digitalhierarchie) als physikalische
Schicht von B-ISDN festgelegt worden. Zwei Arten von Übertragungsrahmen
sind in SDH vereinbart worden, d. h., STM-1 mit einer Übertragungsrate
von 155,52 MB/s und STM-4 mit einer Übertragungsrate von 622,08
MB/s.
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EP-A-0 548 414 beschreibt
eine Logikmaschine zum Verarbeiten von Steuerinformation von STM-Übertragungsrahmen
(STM ist die Abkürzung
von Synchronous Transport Module bzw. Synchrontransportmodul), die
in Übereinstimmung
mit dem SDH- bzw.
Synchronous-Digital-Hierarchy-Protokoll gesendet werden. Jeder Rahmen
trägt eine
Dateninformation und Steuerinformation, die Zeigerinformation und
Verknüpfungsinformation
einschließt.
Die Zeigerinformation gibt den Startort der Dateninformation im
Rahmen an und die Verknüpfungsinformation
gibt die Struktur dieser Dateninformation an. Die logische Maschine
von
EP-A-0 548 414 ist
relativ einfach, da sie in Übereinstimmung
mit einem Einzustandsdiagramm als einer Funktion eines einzelnen,
sowohl der Zeigerinformation als auch die Verknüpfungsinformation für denselben
Rahmen umfassenden Wortes arbeitet.
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Eine
Erläuterung
wird nachstehend unter Verwendung von STM-1 mit einer Übertragungsrate
von 155,52 MB/s gegeben.
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Der
Senderahmen von STM-1 hat eine in 1A gezeigte
Struktur. Der Senderahmen ist mit 270 Bytes in Lateralrichtung und
mit 9 Zeilen in Vertikalrichtung zum leichteren Verständnis dargestellt.
Tatsächlich wird
der Senderahmen sequentiell von dem ersten am linken Ende der ersten
Zeile angeordneten Byte bis zu dem letzten am rechten Ende der letzten
Zeile angeordneten Byte in einen Bitstrom umgewandelt. SOH- und AU-4-Zeiger
sind als ein Überhang
in den führenden
9 Spalten des Senderahmens angeordnet. Virtuelle Behälter, die
VC-4 genannt werden, sind in verbleibenden Abschnitten angeordnet.
Zudem, wie in 1B gezeigt, hat VC-4 eine aus
261 Bytes in Lateralrichtung und 9 Zeilen in Vertikalrichtung gebildete
Struktur. In VC-4 ist ein POH genannter Überhang in einer führenden
ersten Spalte angeordnet. In VC-4 werden Abschnitte mit Ausnahme
von POH als "Nutzlast" bezeichnet, wobei
ATM-Zellen von 52 Bit abgebildet werden.
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Als
Nächstes
zeigt 2A eine Anordnung von in in 1A gezeigten
SOH und AU-4 gespeicherten Parametern. Funktionen jener Parameter
werden in einer Tabelle in der 3A gezeigt.
In ähnlicher
Weise zeigt 2B eine Anordnung von in dem
in 1B gezeigten POH gespeicherten Parametern. Funktionen dieser
Parameter sind in einer Tabelle der 3B gezeigt.
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In
einer Benutzernetzschnittstelle, die als ein Anwendungsfeld des
Kommunikation-LSI-Chips der vorliegenden Erfindung angenommen wird,
werden Teile der Überhänge wie
in der Tabelle der 3A gezeigt verwendet. In jenen
Tabellen stellt "NNI" eine Abkürzung für Network
Node Interface bzw. Netzknotenschnittstelle dar während die
Benutzernetzschnittstelle mit "UNI" abgekürzt wird.
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In
der physikalischen Schicht gehandhabte Information wird nachstehend
aus Gründen
der Bequemlichkeit der folgenden Erläuterungen gezeigt. Jene sind
in TA-NWT-000253, TR-NWT- 001112
festgelegt, die beide von Bellcore herausgegeben werden und in der
von ITU-T herausgegebenen Empfehlung I.432.
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Fehlerzustand
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LOS (Loss of Signal bzw. Signalverlust):
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Wenn
innerhalb eines Bereichs zwischen 2,3 μs oder mehr und 100 μs oder weniger
ein Eingangssignalzustand nicht fortgesetzt wird, wird LOS erklärt. Wenn
normale Synchronisationsmuster (A1, A2) während zweier kontinuierlicher
Rahmen erfasst werden und die LOS-Bedingung zwischen ihren Synchronisationsmustern
nicht erfüllt
ist, wird die LOS-Erklärung
aufgehoben. Das Synchronisationsmuster befindet sich am Kopf des
Rahmens. In dem Fall von STM-1 umfasst das Synchronisationsmuster
drei Als (= F6H) und drei A2s (= 28H), d. h., insgesamt 48 Bit.
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OOF (Out of Frame bzw. Rahmensynchronisationsverlust):
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Wenn
ein Synchronisationsmusterfehler während vier aufeinander folgender
Rahmen erzeugt wird, wird OOF erklärt. Selbst wenn ein Fehler
in mindestens einem Bit von dem 48-Bit-Synchronisationsmuster in dem empfangenen
Rahmen erfasst wird, wird es als ein Synchronisationsmusterfehler
erkannt. Wenn normale Synchronisationsmuster (A1, A2) während zweier
aufeinander folgender Rahmen erfasst werden und die LOS-Bedingung nicht zwischen
ihren Synchronisationsmuster eingeschlossen ist, wird die OOF-Erklärung aufgelöst.
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LOF (Loss of Frame bzw. Rahmenverlust):
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Wenn
eine OOF Bedingung während
3 ms fortgesetzt wird, wird LOF erklärt. Wenn die OOF-Freigabebedingung
während
3 ms fortgesetzt vorliegt, wird die LOF Erklärung aufgelöst.
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LOP (Loss of Pointer bzw. Zeigerverlust):
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Wenn
ein abnormaler Zeiger N mal kontinuierlich erfasst wird (wobei N
eine ganze Zahl innerhalb 8 bis 10 ist) oder wenn ein NDF-Gültigkeitszustand
N mal kontinuierlich erfasst wird, wird LOP erklärt. Hier wird NDF zu der Zeit
des Normalbetriebs N mal wirksam. Wenn ein normale NDF nur einmal
unter dem LOP-Zustand empfangen wird oder wenn ein selbiger normaler
Zeiger drei Mal kontinuierlich erfasst wird, wird die LOP-Erklärung aufgelöst.
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LOC (Loss of Cell Delineation bzw. Zellenabgrenzungsverlust):
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Wenn
ein Zellen-Header-Fehler N mal kontinuierlich erfasst wird (wobei
N eine ganze Zahl über
7 ist), wird LOC erklärt.
Wenn ein normaler Zellen-Header N mal kontinuierlich erfasst wird,
d. h., wenn Zellensynchronisation eingerichtet ist), wird die LOC-Erklärung aufgelöst.
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Alarmsignale
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Abschnitts-AIS (Alarm Indication Signal
bzw. Alarmanzeigesignal):
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In
dem LOS- oder LOF-Zustand wird ein Abschnitts-AIS gesendet. Wenn
ein Empfangsfehlerzustand ausgeräumt
ist, wird die Abschnitts-AIS-Sendung unterbrochen.
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Pfad-AIS (Alarmanzeigesignal):
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Wenn
ein Empfang in den Fehlerzustand übergeht oder wenn das Abschnitts-AIS
in dem empfangenen Rahmen erfasst wird, wird ein Pfad-AIS gesendet.
Wenn der Empfang in einen Normalzustand übergeht und auch das Abschnitts-AIS
nicht erfasst wird, wird die Pfad-AIS-Sendung verworfen.
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Abschnitts-FERF (Far End Receive Failure
bzw. Fernendempfangsfehler):
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Wenn
der Empfang in dem LOS- oder LOF-Zustand ist oder wenn die Abschnitts-AIS
in dem empfangenen Rahmen erfasst wird, wird ein Abschnitts-FERF
gesendet. Wenn der Empfangsfehlerzustand ausgeräumt ist und auch das Abschnitts-AIS nicht erfasst
wird, wird die Abschnitts-FERF Sendung unterbrochen.
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Pfad-FERF (Fernendempfangsfehler; PFERF):
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Wenn
der Empfang sich in irgendeinem von dem LOS-, LOF-, LOP- und LOC-Zustand
befindet oder wenn das Abschnitts-AIS oder das Pfad-AIS in dem empfangenen
Rahmen erfasst wird, wird ein Pfad-FERF gesendet. Wenn die vorangehenden
Zustände
ausgeräumt
sind, wird das Pfad-FERF-Senden unterbrochen.
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Pfad-YEL (Yellow bzw. Gelb; PYEL):
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Wenn
der Pfad-FERF-Zustand sich während
2 bis 10 Sekunden fortsetzt, wird ein Pfad-YEL gesendet. Wenn der
Pfad-FERF-Zustand
ausgeräumt
ist, wird die Pfad-YEL-Sendung verworfen.
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Statistische Information
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Abschnitts-BIP-8 (SBIP-8):
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Dies
ist das Ergebnis der Berechnung von Exklusiv-ODER (EXOR) über einen
gesamten Rahmen für jeweilige
8 Bit. Zu der Zeit des Sendens wird dieses Rechenergebnis in das
B1-Byte des nachfolgenden Rahmens eingegeben. Zu der Zeit des Empfangs
wird das Rechenergebnis mit dem B1-Byte des nachfolgend empfangenen
Rahmens verglichen und die Zahl von inkonsistenten Bits wird als
die Zahl der Fehlerbits gezählt.
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Abschnitts-BIP-24 (SBIP-24):
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Dies
ist das Ergebnis der Berechnung einer Exklusiv-ODER-Verknüpfung (EXOR) über einen
gesamten Rahmen (ausschließlich
der ersten bis dritten Zeilen von SOH) alle 24 Bit. Zur Zeit des
Sendens wird dieses Rechenergebnis in dem B2-Byte des nachfolgenden
Rahmens eingegeben. Zur Zeit des Empfangs wird die Zahl der Fehlerbits
durch Vergleichen des Rechenergebnisses mit dem B2-Byte des nachfolgend
empfangenen Rahmens gezählt.
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Pfad-BIP-8 (PBIP-8):
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Dies
ist das Ergebnis der Berechnung einer Exklusiv-ODER-Verknüpfung (EXOR)
alle 8 Bit über
das gesamte VC-4. Zur Zeit des Sendens wird dieses Rechenergebnis
in das B3-Byte des nachfolgenden VC-4 eingegeben. Zur Zeit des Empfangs
wird die Zahl der Fehlerbits durch Vergleichen des Rechenergebnisses mit
dem B3-Byte in dem nachfolgend empfangenen VC-4 berechnet.
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Abschnitts-FEBE:
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Dies
gibt die Zahl der Fehlerbits des Empfangsrahmens an. Abschnitts-BIP-24
wird für
den empfangenen Rahmen berechnet, dann kann die Zahl der Fehlerbits
durch Vergleichen dieses Ergebnisses mit dem B2-Byte des nachfolgenden
Rahmens hergeleitet werden. Dies wird in dem Z2-Byte des Senderahmens
als Abschnitt-FEBE eingegeben.
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Pfad-FEBE:
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Dies
gibt die Zahl der Fehlerbits des empfangenen VC-4 an. Pfad-BIP-8
wird für
den empfangenen VC-4 berechnet, dann kann die Zahl der Fehlerbits
durch Vergleichen dieses Ergebnisses mit dem B3-Byte des nachfolgenden
VC-4 hergeleitet werden. Dies wird in dem G1-Byte des Senderahmens
als Pfad-FEBE eingegeben.
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Prozesse
in einem Überhang-Abschnitt
des Rahmens werden folgendermaßen
zusammengefasst.
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[Sendeprozess]
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- A1: Festgelegt bei F6H.
- A2: Festgelegt bei 28H.
- C1: Festgelegt bei einem der Werte von 01H, 02H und 03H.
- B1: Das Ergebnis der Abschnitts-BIP-8 des vorangehenden Rahmens
wird darin eingegeben.
- H1/H2: Der Zeigerwert von VC-4 wird darin eingegeben. Auch werden
sowohl H1 als auch H2 auf FFH zur Zeit des Sendens des Pfad-AIS
festgelegt.
- H3: Festgelegt auf FFH zur Zeit des Sendens des Pfad-AIS.
- B2: Das Ergebnis des Abschnitts-BIP-24 des vorangehenden Rahmens
wird darin eingegeben.
- K2: Seine unteren drei Bits werden auf 111 zur Zeit des Sendens
des Abschnitts AIS eingegeben.
- Z2: Wert des Abschnitts FEBE wird darin eingegeben.
- J1: Zeichendaten von 64 Byte werden zyklisch darin eingegeben.
- B3: Das Ergebnis von Pfad-BIP-8 des vorangehenden VC-4 wird
darin eingegeben.
- C2: Festgelegt bei 13H.
- G1: Der Wert des Pfad FEBE wird in seine unteren vier Bits eingegeben.
Der Wert von 1001 wird zur Zeit des Sendens des Pfad FERF eingestellt.
Der Wert 1 wird auf das fünft-oberste
Bit zur Zeit des Sendens des Pfad-YEL festgelegt.
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Im Übrigen werden Überhang-Bytes
mit Ausnahme der Obigen auf 00H festgelegt.
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[Empfangsprozess]
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- A1: Zur Rahmensynchronisation verwendet.
- A2: Zur Rahmensynchronisation verwendet.
- C1: Zur Zeit des Empfangs ignoriert.
- B1: Verglichen mit dem Ergebnis der Paritätsoperation BIP-8 des vorangehend
empfangenen Rahmens zum Hochzählen
der Anzahl inkonsistenter Bits.
- H1/H2: Der Zeiger davon wird berechnet. Zudem wird das Pfad-AIS erfasst.
- H3: Zur Zeit des Änderns
des Zeigers verwendet.
- B2: Verglichen mit dem Ergebnis der Paritätsoperation BIP-24 des vorangehend
empfangenen Rahmens zum Hochzählen
der Anzahl inkonsistenter Bits (dieses Ergebnis wird in Z1 des vorangehenden
Rahmens als Abschnitt-FEBE eingegeben).
- K2: Das Abschnitts-AIS wird erfasst.
- Z2: Das Abschnitts-FEBE wird extrahiert zum Hochzählen.
- J1: Zur Zeit des Empfangs ignoriert.
- B3: Verglichen mit dem Ergebnis der Paritätsoperation BIP-8 des vorangehend
empfangenen virtuellen Containers zum Hochzählen der Anzahl inkonsistenter
Bits (dieses Ergebnis wird in das G1-Byte des empfangenen Rahmens
als Pfad FEBE eingegeben).
- C2: Ignoriert zum Zeitpunkt des Empfangs.
- G1: Pfad-FEBE wird von seinen oberen Bits extrahiert zum Aufwärtszählen. In ähnlicher
Weise wird Pfad-FERF von allen oberen 4 Bits erfasst. Zudem wird
Pfad-YEL durch Prüfen
von dessen fünftem
Bit erfasst.
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Im Übrigen werden Überhang-Bytes
mit Ausnahme der Obigen zur Zeit des Empfangs ignoriert.
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Als
Nächstes
wird Bezug nehmend auf 4 bis 9 ein konventioneller
Kommunikation-LSI-Chip für
die Verarbeitung der physikalischen Schicht erläutert werden.
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4 zeigt
eine Gesamtkonfiguration des konventionellen Kommunikation-LSI-Chips
für physikalische
Schichtverarbeitung. Dieser LSI-Chip umfasst einen Empfangsrahmen-Zerlegungsabschnitt 100 zum Empfangen
von Daten von einer Netzseite, einen Empfangszellen-Verarbeitungsabschnitt 101 zum
Ausführen vorbestimmter
Prozesse an von dem Empfangsrahmen-Zerlegungsabschnitt 100 eingegebenen
Daten und dann zum Ausgeben eines Ergebnisses davon an eine ATM-Schicht,
einen Empfangsüberhang-Prozessorabschnitt 102 zum
Eingeben von Daten von dem Empfangsrahmen-Zerlegungsabschnitt 100,
ein Statusregister 103 zum Eingeben von Daten von dem Empfangsüberhang- Verarbeitungsabschnitt 102,
einen Sendeüberhang-Verarbeitungsabschnitt 104 zum
Eingeben von Daten von dem Statusregister 103, einen Sendezellen-Verarbeitungsabschnitt 106 zum
Empfangen von Daten von ATM-Schicht, und einen Senderahmen-Zusammenstellungsabschnitt 105,
um zu dem Netz Daten zu senden, die von dem Sendezellen-Verarbeitungsabschnitt 106 dem
Sendeüberhang-Verarbeitungsabschnitt 104 zugeführt werden.
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Als
Nächstes
wird ein Betrieb des Kommunikation-LSI-Chips, der in 4 gezeigt
ist, erläutert.
Von dem Netz empfangene Daten werden durch den Datenzerlegungsabschnitt 100 in
einen Überhangabschnitt und
einen Nutzlastabschnitt klassifiziert. Der Nutzlastabschnitt wird
zu dem Empfangszellen-Verarbeitungsabschnitt 101 gesendet,
um als ATM-Zelle von 53 Byte ausgebildet zu werden, die dann zu
der ATM-Schicht gesendet wird. Der Überhangabschnitt wird zu dem
Empfangsüberhang-Verarbeitungsabschnitt 102 gesendet zum
Extrahieren verschiedener Informationen davon und das Ergebnis hiervon
wird in das Statusregister 103 geschrieben.
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Andererseits
werden Sendedaten in den Sendezellen-Verarbeitungsabschnitt 106 von
der ATM-Schicht in einer 53-Byte-ATM-Zellenweise
eingegeben und Fehlerkorrekturinformation wird zu der Headerinformation
hinzugefügt.
Zudem bestimmt der Sendeüberhang-Prozessorabschnitt 104 den
Inhalt des Sendeüberhang-Bytes
basierend auf von dem Statusregister 103 zugeführter Information.
Der Senderahmen-Zusammenstellungsabschnitt 105 empfängt Überhangdaten
von dem Sendeüberhang-Prozessorabschnitt 104 und
Nutzlastdaten von dem Sendezellen-Verarbeitungsabschnitt 106,
und stellt sie in dem Senderahmen so zusammen, dass sie zu dem Netz
gesendet werden.
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Verarbeitungsoperationen
jeweiliger Abschnitte des LSI-Chips der physikalischen Schicht werden
individuell detailliert in einem Empfangssystem und einem Sendesystem
nachstehend beschrieben.
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Zuerst
wird das Empfangssystem des LSI-Chips der physikalischen Schicht
beschrieben.
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Ähnlich einer
in 5 gezeigten Struktur umfasst der Empfangsrahmen-Zerlegungsabschnitt 100 eine Rahmensynchronisationsschaltung 100-1 zum
Ausführen
einer Synchronisationsoperation basierend auf von dem Netz empfangenen
Daten, einen Rahmenzähler 100-2 zum
Ausgeben der Adresse von derzeit eingegebenen Daten basierend auf
einer Ausgangsgröße der Rahmensynchronisationsschaltung 100-1,
eine Nutzlastanzeigeschaltung 100-3 zum Ändern der
Ausgabe für
den Zellenverarbeitungsabschnitt basierend auf einer Ausgabe von
dem Rahmenzähler 100-2,
einer Registerschreibschaltung 100-4 zum Ändern der
Ausgabe für
den Empfangsüberhang-Verarbeitungsabschnitt
basierend auf einer Ausgabe von dem Rahmenzähler 100-2, und einen
Entwürfeler 100-5 zum
Ausgeben von von dem Netz empfangenen Daten zu dem Empfangszellen-Verarbeitungsabschnitt
und dem Empfangsüberhang-Verarbeitungsabschnitt.
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Als
Nächstes
wird ein Betrieb des Empfangsrahmen-Zerteilungsabschnitts 100 erläutert. Durch
den Entwürfeler 100-5 wird
ein von dem Netz empfangener verwürfelter Zustand von Daten aufgelöst. Dann
werden Daten zu dem Empfangszellen-Verarbeitungsabschnitt und dem Empfangsüberhang-Verarbeitungsabschnitt
ausgegeben und sie werden auch zu der Rahmensynchronisationsschaltung 100-1 ausgegeben.
Die Rahmensynchronisationsschaltung 100-1 führt eine
Synchronisationsoperation durch durch Erfassen von Synchronisationswörtern A1,
A2 am Kopf des Empfangsrahmens. Der Rahmenzähler 100-2 führt eine
Zähloperation
aus und erzeugt einen Impuls zum Schreiben eines erforderlichen
Bytes (B1, B2 etc.) von Überhang-Bytes
(A1, A2, C1, ...) in einem entsprechenden Register in dem Empfangsüberhang-Verarbeitungsabschnitt.
Die Nutzlastanzeigeschaltung 100-3 erzeugt ein Hochpegelsignal
wenn empfangene Daten die Nutzlastdaten sind, und informiert den
Empfangszellen- Verarbeitungsabschnitt,
dass Zellendaten empfangen worden sind.
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Nachfolgend
werden unter Bezugnahme auf 6A bis 6C und 7A bis 7D Details
des Empfangsüberhang-Verarbeitungsabschnitts 102 erläutert.
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Der
Empfangsüberhang-Verarbeitungsabschnitt 102 führt Prozesse
des Überhangabschnitts
aus nachdem der Empfangsrahmen-Zerlegungsabschnitt 100 empfangene
Daten in den Überhangabschnitt
und den Nutzlastabschnitt aufgeteilt hat. Mit anderen Worten der
Empfangsüberhang-Verarbeitungsabschnitt 102 führt Prozesse
zu der Ausgabe von dem Entwürfeler 100-5 mit
Hilfe der Impulsausgabe von der Registerschreibschaltung 100-4 des
empfangenen Rahmens 1 aus.
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Eine
Operation des Empfangsüberhang-Verarbeitungsabschnitts 102 wird
für jedes Überhang-Byte nachstehend
individuell erläutert.
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B1:
Wie in 6A gezeigt, ist das B1-Byte
in ein Register 100-1 eingegeben. Eine SBIP-8-Rechenschaltung 110-2 berechnet
das Abschnitts-BIP-8 des vorangehenden Rahmens im Voraus. Ein Komparator 110-3 vergleicht
bitweise 8 Bit, die von dem Register 100-1 ausgegeben werden,
mit von der SBIP-8-Rechenschaltung 110-2 ausgegebenen
8 Bit. Ein abweichendes oder nicht konsistentes Bit gibt einen Bitfehler
in dem vorangehenden Rahmen an. Ein Zähler 110-4 zählt die
Anzahl von Bitfehlern und dann akkumulieren ein Addierer 110-5 und
ein Register 110-6 die Anzahl an Bitfehlern.
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H1/H2:
Wie in 6B gezeigt, werden H1- und H2-Bytes
jeweils in Register 111-1 und 111-2 eingegeben.
Eine Zeigeränderungserfassungsschaltung 111-3 interpretiert
die H1- und H2-Bytes und bestimmt dann ob der AU-4-Zeiger geändert werden
sollte oder nicht.
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B2:
Wie in 6C gezeigt, wird das B2-Byte
in Register 112-1 bis 112-3 eingegeben (da die
B2-Bytes eigentlich aus drei Bytes bestehen, werden sie hier durch
Addieren von H, M, L zu jedem Byte unterschieden). Eine SBIP-24-Rechenschaltung 112-4 berechnet
die Abschnitts-BIP-24 des vorangehenden Rahmens im Voraus. Ein Komparator 112-5 vergleicht
24 von den Registern 112-1 bis 112-3 ausgegebene
Bits mit 24 von der SBIP-24 Rechenschaltung 110-4 ausgegebenen
Bits Bit für
Bit. Ein abweichendes oder inkonsistentes Bit gibt einen Bitfehler
im vorangehenden Rahmen an. Ein Zähler 112-4 zählt die
Zahl von Bitfehlern und ein Addierer 112-7 und ein Register 112-8 akkumulieren
dann die Anzahl an Bitfehlern.
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K2:
Wie in 7A gezeigt, ist das K2-Byte
in ein Register 113-1 eingegeben. Der Abschnitt AIS wird durch
einen SAIS-Detektor 113-2 erfasst,
der die Zahl von Fällen,
bei denen die unteren drei Bits gleich 111 werden, zählt. Der
Abschnitts-FERF wird durch einen SFERF-Detektor 113-3 erfasst,
der die Zahl von Fällen, bei
denen die unteren drei Bits gleich 110 werden, zählt.
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Z2:
Wie in 7B gezeigt, wird das Z2-Byte
(obwohl es drei Z2-Bytes in einem Rahmen gibt, wird in diesem Fall
das dritte Z2-Byte von dem Kopf an angegeben) in ein Register 114-1 eingegeben.
Seine unteren 7 Bit werden als Abschnitts-FEBE durch den Addierer 114-2 und
ein Register 114-3 gespeichert.
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B3:
Wie in 7C gezeigt, wird das B3-Byte
in ein Register 115-1 eingegeben. Eine BIP-8-Rechenschaltung 115-2 berechnet
den Pfad BIP-8 des vorangehenden virtuellen Behälters (VC) im Voraus. Ein Komparator 115-3 vergleicht
8 Bit, die von den Registern 115-1 ausgegeben werden, mit
8 Bit, die von der PBIP-8-Rechenschaltung 115-2 ausgegeben
werden Bit für
Bit. Ein abweichendes oder inkonsistentes Bit gibt einen Bitfehler
im vorangehenden Rahmen an. Ein Zähler 115-4 zählt die
Anzahl von Bitfehlern und dann akkumuliert ein Addierer 115-5 und
ein Register 115-6 die Zahl an Bitfehlern.
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G1:
Wie in 7D gezeigt, wird das G1-Byte
in ein Register 116-1 eingegeben. Der Wert in den oberen
vier Bit wird als Pfad-FEBE durch einen Addierer 116-2 und
ein Register 116-3 akkumuliert. Das Pfad-FERF wird durch
einen PFERF-Detektor 116-5 erfasst, der die Zahl von Fällen zählt, bei
denen ihre oberen vier Bit gleich 1001 werden. Das Pfad-YEL wird
durch einen PYEL-Detektor 116-4 erfasst, der die Zahl an Fällen, bei
denen ihr fünft-oberstes
Bit gleich 1 wird, gezählt
wird.
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Wie
oben angegeben, werden in dem konventionellen Empfangsüberhang-Verarbeitungsabschnitt 102 Prozesse
durch kundenspezifische Hardwarekomponenten ausgeführt, die
für jeden
Prozess für
jeweilige Überhang-Bytes
bereitgestellt werden.
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Als
Nächstes
wird das Sendesystem des LSI-Chips der physikalischen Schicht erläutert.
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Es
wird Bezug genommen auf 8, eine Struktur des Senderahmen-Zusammensetzungsabschnitts 105 wird
erläutert.
Der Senderahmenzusammensetzungsabschnitt 105 umfasst einen
Rahmenzähler 105-1 zum
Ausführung
einer Zähloperation,
eine Registerleseschaltung 105-2 zum Lesen von Inhalten
gewünschter Zähler basierend
auf der Zählwertausgangsgröße von dem
Rahmenzähler 105-1,
eine Nutzlastanforderungsanzeigeschaltung 105-3 zum Anfordern
gewünschter
Zellendaten basierend auf dem von dem Rahmenzähler 105-1 ausgegebenen
Zählwert,
einen Auswähler 105-4 zum
selektiven Ausgeben der Ausgabe der Registerleseschaltung 105-2 und
der Ausgabe des Sendezellen-Verarbeitungsabschnitts
basierend auf dem von dem Rahmenzähler 105-1 ausgegebenen
Zählwert,
und einen Verwürfler 105-5 zum
Verwürfeln
der Ausgabe des Auswählers 105-4,
um ihn dann zum Netz zu senden.
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Dann
wird ein Betriebsablauf des Senderahmenzusammensetzungsabschnitts 105 erläutert. Ansprechend
auf die Struktur des Senderahmens führt der Rahmenzähler 105-1 eine
zyklische Zähloperation
mit 270 Bytes in Horizontalrichtung und 9 Zeilen in Vertikalrichtung
aus. Die Registerleseschaltung 105-2 liest das Überhangregister
des Sendeüberhang-Verarbeitungsabschnitts
während
der Senderahmen sich in einer Periode des Überhangabschnitts befindet.
Die Zellendatenanforderungsanzeigeschaltung 105-3 gibt
ein Zellendaten anforderndes Signal zu dem Sendezellen-Verarbeitungsabschnitt
aus, während
der Senderahmen sich in einer Periode des Nutzlastabschnitts befindet.
Unter Bezugnahme auf den Rahmenzähler 105-1 wählt der Wähler 105-4 alternativ
die Ausgabe der Registerzugriffschaltung 105-2 in einer
Sendeperiode des Überhangabschnitts
und die Ausgabe des Sendezellen-Verarbeitungsabschnitts 106 in
einer Sendeperiode des Nutzlastabschnitts. Nach dem Verwürfeltwerden
durch den Verwürfler 105-5 wird
die Ausgabe des Auswählers 105-4 zum
Netz gesendet.
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Als
Nächstes
wird unter Bezugnahme auf 9 ein Betriebsablauf
des Sendeüberhang-Prozessorabschnitts 104 für jedes Überhang-Byte
individuell erläutert.
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A1/A2:
Zur Zeit des Startens des LSI-Chips wird F6H in einem A1 Register 120 als
A1 festgelegt. Zudem wird 28H in einem A2 Register 121 als
A2 festgelegt.
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C1:
Entweder 01H, 02H oder 03H wird in einem C1 Register 122 festgelegt.
Es hängt
von extern verfügbaren
Umgebungseinflüssen
ab, welcher Wert auszuwählen
ist.
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B1:
Eine SBIP-8-Rechenschaltung 123 berechnet des Abschnitts-BIP-8 des vorangehenden
Rahmens im Voraus und das Ergebnis hiervon wird in ein B1-Register 124 festgelegt.
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H1/H2:
Gewöhnlich
werden Zeigerwerte in einem H1 Register 125 und einem H2
Register 126 festgelegt. Wenn das Pfad-AIS gesendet wird,
werden die Werte einer Alarmsignal-Erzeugungsschaltung 128 festgelegt.
Zu dieser Zeit ist der Zeigerwert zuvor zu einem anderen Register
gesichert worden.
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H3:
00H wird darin eingegeben.
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B2(H)/B2(M)/B2(L):
Die SBIP-24-Rechenschaltung 129 berechnet das Abschnitts-BIP-24
des vorangehenden Rahmens im Voraus. Das Ergebnis hiervon wird jeweils
in einem B2(H)-Register 130, einem B2(M)-Register 131 und
einem B2(L)-Register 132 festgelegt.
-
K2:
Der durch die Alarmsignalerzeugungsschaltung 128 erzeugte
Wert wird in einem K2-Register 133 festgelegt.
-
Z2:
Der durch die Alarmsignalerzeugungsschaltung 128 erzeugte
Wert wird in ein Z2-Register 134 festgelegt.
-
J1:
Der durch eine Zeichencodeerzeugungsschaltung 135 erzeugte
Wert wird in einem J1-Register 136 festgelegt.
-
B3:
Die Pfad-BIP-8 des vorangehenden virtuellen Behälters wird durch eine PBIP-8-Rechenschaltung 137 im
Voraus berechnet und das Ergebnis hiervon wird in einem B3-Register 138 festgelegt.
-
C2:
Zur Zeit des Startens des LSI-Chips wird 13H in ein C2-Register 139 festgelegt.
-
G1:
Der durch die Alarmsignalerzeugungsschaltung 128 erzeugte
Wert wird in einem G1-Register 140 festgelegt.
-
Wie
oben dargelegt, werden in dem konventionellen Sendeüberhang-Verarbeitungsabschnitt 104 jeweilige
Prozesse der Überhang-Bytes
durch kundenspezifische Hardwarekomponenten ausgeführt wie
z. B. den Empfangsüberhang-Verarbeitungsabschnitt 102.
-
Bei
den vorliegenden Umständen
(bezogen auf das Jahr 1994) ist B-ISDN in dem Zustand, dass dessen
Standard festgelegt ist, so dass es eine Möglichkeit gibt, dass in der
Zukunft neue Überhang-Bytes
definiert werden könnten.
Unter den vorliegenden Bedingungen können einige Bereiche in dem Überhangabschnitt
wie D1 bis D12 beliebig durch jeweilige Länder definiert werden. Wie
oben beschrieben werden jedoch in dem konventionellen LSI-Chip der
physikalischen Schicht kundenspezifische Hardwarekomponenten mit
einem bestimmten festgelegten Prozess verwendet zum Ausführen jeweiliger
Prozesse des Empfangs und des Sendens von Überhang-Bytes.
-
Daneben
werden beispielsweise Hardwarekomponenten wie ein Komparator, ein
Zähler
oder Ähnliches,
die in 6A bis 6C gezeigt
sind, individuell bereitgestellt und jeweils in den jeweiligen Verarbeitungsabschnitten.
Aus diesem Grund hat der konventionelle Kommunikations-LSI-Chip
nachstehend beschriebene Nachteile.
- 1) Es kann
nicht flexibel auf Ersetzungen und/oder Modifikationen des Standards
reagieren.
- 2) Es kann nicht auf Bereiche des Überhangabschnitts ansprechen,
die beliebig in jeweiligen Ländern
definiert werden können.
- 3) Es erfordert Hardwarekomponenten einer großen Packungsdichte.
-
In
dem konventionellen LSI-Chip der physikalischen Schicht sind, da
kundenspezifische Hardwarekomponenten für jeden Prozess vorgesehen
sind, die obigen Nachteile verursacht worden.
-
RESÜMEE DER ERFINDUNG
-
Die
vorliegende Erfindung wurde im Hinblick auf die obigen Probleme
in Bezug auf den obigen konventionellen Kommunikation-LSI-Chip gemacht
und ein Ziel der vorliegenden Erfindung ist es einen Kommunikations-LSI-Chip
bereitzustellen, der imstande ist, flexibel auf Ersetzungen und/oder
Modifikationen des Standards der physikalischen Schicht anzusprechen,
die in der Zukunft vorgenommen werden, und um eine Skalierung seiner
Hardwarekomponenten zu reduzieren.
-
Demgemäß stellt
in einem ersten Aspekt die vorliegende Erfindung einen Kommunikations-LSI-Chip bereit,
der Protokollprozesse einer physikalischen Schicht in B-ISDN ausführt, umfassend:
einen Empfangsrahmen-Zerlegungsabschnitt zum Empfangen von Daten
von einem Netz; einen Empfangszellen-Verarbeitungsabschnitt zum Verarbeiten
eines Nutzlastanteils der in dem Empfangsrahmen-Zerlegungsabschnitt
zerlegten Daten, und zum Ausgeben eines Ergebnisses davon an eine
ATM-Schicht; einen
Empfangsüberhangspeicherabschnitt
zum Speichern eines Überhanganteils
der in dem Empfangsrahmen-Zerlegungsabschnitt zerlegten
Daten; einen Empfangsprozessorabschnitt zum Ausführen eines Programms für die Protokollprozesse,
wenn ein Empfangsbetrieb ausgeführt
wird, und zum ausführen
von Prozessen in dem Überhangabschnitt durch
Ausgeben gewünschter
in dem Empfangsüberhangspeicherabschnitt
gespeicherter Daten, wenn Daten empfangen werden; einen Statusregisterabschnitt
zum Speichern eines in dem Empfangsprozessorabschnitt verarbeiteten
Ergebnisses; einen Sendeprozessorabschnitt zum Ausführen eines
Programms für
Protokollprozesse, wenn eine Sendeoperation ausgeführt wird,
und zum Ausführen
von Prozessen in dem Überhanganteil durch
Eingeben des in dem Statusregisterabschnitt gespeicherten Ergebnisses,
wenn Daten gesendet werden; einen Sendeüberhangspeicherabschnitt zum
Speichern einer Ausgabe des Sendeprozessorabschnitts; einen Sendezellen-Verarbeitungsabschnitt
zum Empfangen von Daten von einer ATM-Schicht; und einen Senderahmen-Zusammensetzungsabschnitt
zum Zusammensetzen einer Ausgabe des Sendezellen-Verarbeitungsabschnitts
und einer Ausgabe des Sendeüberhangspeicherabschnitts
in einem Rahmen, und zum Senden des Rahmens zu dem Netz: wobei der
Empfänger-Prozessorabschnitt
umfasst: einen Programmzähler zum
Halten einer Adresse, unter der eine auszuführende Anweisung nacheinander
folgend zu einer Anweisung, die derzeit ausgeführt wird, gespeichert ist;
einen Programmspeicher zum Ausgeben der unter der Adresse, welche
durch den Programmzähler
gehalten wird, gespeicherten Anweisung; ein Anweisungsregister zu
Halten der von dem Speicher ausgegebenen Anweisung; einen Anweisungsdekoder
zum Dekodieren der durch das Anweisungsregister gehaltenen Anweisung;
einen Auswähler
zum Auswählen
von Daten von dem Empfangsrahmen-Zerlegungsabschnitt und dem Empfangsüberhang-Speicherabschnitt;
ein Register zum Halten von durch den Auswähler ausgewählten Daten; und einen Arithmetikabschnitt
zum Eingeben der durch das Register gehaltenen Daten und zum Verarbeiten
der Daten.
-
In
einem zweiten Aspekt stellt die vorliegende Erfindung auch einen
Kommunikations-LSI-Chip bereit, der Protokollprozesse einer physikalischen
Schicht in B-ISDN ausführt,
umfassend: einen Empfangsrahmen-Zerlegungsabschnitt zum Empfangen
von Daten von einem Netz; einen Empfangszellen-Verarbeitungsabschnitt zum Verarbeiten
eines Nutzlastanteils der in dem Empfangsrahmen-Zerlegungsabschnitt
zerlegten Daten, und zum Ausgeben eines Ergebnisses davon an eine
ATM-Schicht; einen
Empfangsüberhangspeicherabschnitt
zum Speichern eines Überhanganteils
der in dem Empfangsrahmen-Zerlegungsabschnitt
zerlegten Daten; einen Empfangsprozessorabschnitt zum Ausführen eines
Programms für
die Protokollprozesse, wenn ein Empfangsbetrieb ausgeführt wird,
und zum ausführen
von Prozessen in dem Überhangabschnitt
durch Ausgeben gewünschter
in dem Empfangsüberhangspeicherabschnitt
gespeicherter Daten, wenn Daten empfangen werden; einen Statusregisterabschnitt
zum Speichern eines in dem Empfangsprozessorabschnitt verarbeiteten
Ergebnisses; einen Sendeprozessorabschnitt zum Ausführen eines
Programms für
Protokollprozesse, wenn eine Sendeoperation ausgeführt wird,
und zum Ausführen
von Prozessen in dem Überhanganteil durch
Eingeben des in dem Statusregisterabschnitt gespeicherten Ergebnisses,
wenn Daten gesendet werden; einen Sendeüberhangspeicherabschnitt zum Speichern
einer Ausgabe des Sendeprozessorabschnitts; einen Sendezellen-Verarbeitungsabschnitt
zum Empfangen von Daten von einer ATM-Schicht; und einen Senderahmen-Zusammensetzungsabschnitt
zum Zusammensetzen einer Ausgabe des Sendezellen-Verarbeitungsabschnitts
und einer Ausgabe des Sendeüberhang-Speicherabschnitts
in einem Rahmen, und zum Senden des Rahmens zu dem Netz: wobei der
Sende-Prozessorabschnitt
umfasst: einen Programmzähler
zum Halten einer Adresse, unter der eine auszuführende Anweisung nacheinander
folgend zu einer Anweisung, die derzeit ausgeführt wird, gespeichert ist;
einen Programmspeicher zum Ausgeben der unter der Adresse, welche
durch den Programmzähler
gehalten wird, gespeicherten Anweisung; ein Anweisungsregister zu
Halten der von dem Speicher ausgegebenen Anweisung; einen Anweisungsdekoder
zum Dekodieren der durch das Anweisungsregister gehaltenen Anweisung;
einen Auswähler
zum Auswählen
von Daten von dem Empfangsrahmen-Zerlegungsabschnitt und dem Empfangsüberhang-Speicherabschnitt;
ein Register zum Halten von durch den Auswähler ausgewählten Daten; und einen Arithmetikabschnitt
zum Eingeben der durch das Register gehaltenen Daten und zum Verarbeiten
der Daten.
-
Da
der Empfangsprozessor zum Ausführen
des Programms für
die Protokollprozesse vorgesehen ist, wenn eine Empfangsoperation
ausgeführt
wird, und der Sendeprozessor zum Ausführen des Programms für die Protokollprozesse,
wenn eine Sendeoperation ausgeführt
wird, können
Prozesse bei einer höheren
Rate ausgeführt
werden als mit einem Einzelprozessor.
-
Zudem
können,
selbst wenn ein Synchronisationstakt auf der Empfangsseite und ein
Synchronisationstakt auf der Sendeseite sich unterscheiden, Sende-
und Empfangsprozesse ausgeführt
werden, ohne sie abzustimmen, damit sie miteinander koinzidieren.
-
In
einer bevorzugten Ausführungsform
werden der Empfängerprozessorabschnitt
und der Sendeprozessorabschnitt von einem Bereitschaftszustand in
einen aktiven Zustand von einer vorbestimmten Operation ansprechend
auf eine Eingabe eines Signals hin synchron mit Rahmen der physikalischen
Schicht gewechselt.
-
Aus
diesem Grund kann, da ein Prozessor zum Ausführen von Prozessen des Überhangabschnitts
in dem Kommunikations-LSI-Chip
vorgesehen ist, eine Skalierung der Hardwarekomponenten im Gegensatz
zu dem konventionellen Kommunikations-LSI-Chip unter Verwendung
kundenspezifischer Hardwarekomponenten reduziert werden.
-
Zudem
wird in einer anderen bevorzugten Ausführungsform der vorliegenden
Erfindung das Signal synchron mit den Rahmen der physikalischen
Schicht in Entsprechung zu jeder Zeile der Rahmen der physikalischen
Schicht erzeugt und das Programm für die Protokollprozesse ist
demgemäß für jede Zeile
der Rahmen der physikalischen Schicht definiert.
-
Daher
ist, da das Signal synchron mit den Rahmen der physikalischen Schicht
in Entsprechung zu jeder Zeile der Rahmen der physikalischen Schicht
erzeugt wird, kein spezielles Synchronisationssignal erforderlich,
so dass Prozesse rasch erzielt werden können. Auch kann, da das Programm
für die
Protokollprozesse in Entsprechung zu jeder Zeile der Rahmen der
physikalischen Schicht definiert ist, d. h., da Bereiche die noch nicht
definiert sind oder die in jeweiligen Ländern beliebig definiert werden
können,
sichergestellt werden können,
der Kommunikations-LSI-Chip flexibel auf zukünftige Ersetzungen und/oder
Modifikationen des Standards reagieren.
-
Vorzugsweise
umfasst der Speicher des empfangenden Prozessorabschnitts und/oder
der Speicher des sendenden Prozessorabschnitts ein RAM, das imstande
ist, das Programm für
die Protokollprozesse zu speichern und sie zu modifizieren.
-
Demnach,
da das Programm-RAM, das imstande ist, Programme für Protokollprozesse
zu speichernd und zu ändern,
vorgesehen ist, kann eine Funktion des flexiblen Reagierens auf
zukünftige
Ersetzungen und/oder Modifikationen des Standards durch Ändern von
Inhalten des Programm-RAM zugeführt
werden.
-
Der
Speicher des empfangenden Prozessorabschnitts und/oder der Speicher
des sendenden Prozessorabschnitts können alternativ ein ROM umfassen.
-
Zudem,
in einer anderen bevorzugten Ausführungsform der vorliegenden
Erfindung speichert der Empfangsüberhang-Speicherabschnitt
SOH, AU-Zeiger und POH in dem Überhangabschnitt
wie ihre Strukturen verbleiben.
-
Daher
kann in dem Fall, dass Ersetzungen und/oder Modifikationen des Standards
in der Zukunft ausgeführt
werden, nicht nur Entwicklern das Entwickeln eines neuen Kommunikations-LSI-Chip
erleichtert werden, um in die neuen Standards zu passen, sondern
auch Bereiche, die noch nicht definiert sind oder die beliebig in
jeweiligen Ländern
definiert werden können,
können
sichergestellt werden, da SOH, AU-Zeiger und POH in dem Überhangabschnitt
in dem Empfangsüberhangspeicherabschnitt
mit ihren unveränderten
Strukturen gespeichert sind. Als ein Ergebnis wird eine Funktion
des flexiblen Reagierens auf zukünftige
Ersetzung und/oder Modifikationen des Standards bereitgestellt.
-
KURZBESCHREIBUNG DER ZEICHNUNGEN
-
Andere
Ziele und Vorteile der Erfindung werden aus der folgenden Beschreibung,
wenn im Zusammenhang mit den beiliegenden Zeichnungen betrachtet,
ersichtlich, in denen zeigt:
-
1A und 1B jeweilige
schematische Ansichten eines Formats eines Senderahmens von STM-1;
-
2A und 2B jeweilige
schematische Ansichten eines Überhangformats
des Senderahmens von STM-1;
-
3A und 3B jeweils
Tabellen zum Zeigen von Funktionen des Überhangabschnitt, die in einer Benutzernetzschnittstelle
verwendet werden;
-
4 ein
Blockdiagramm einer Gesamtkonfiguration des konventionellen Kommunikations-LSI-Chips zum
Ausführen
von Prozessen der physikalischen Schicht;
-
5 ein
Blockdiagramm einer Konfiguration eines Empfangsrahmen-Zerlegungsabschnitts
des konventionellen Kommunikations-LSI-Chips für das Ausführen von Prozessen der physikalischen
Schicht;
-
6A bis 6C Blockdiagramme,
jeweils zum zeigen einer Konfiguration eines jeweiligen Überhang-Verarbeitungsabschnitts
des konventionellen Kommunikations-LSI-Chips zum Ausführen von
Prozessen der physikalischen Schicht;
-
7A bis 7D Blockdiagramme
zum jeweiligen Zeigen einer Konfiguration des Empfangsüberhangs-Verarbeitungsabschnitts
des konventionellen LSI-Chips
zum Ausführen
von Prozessen der physikalischen Schicht;
-
8 ein
Blockdiagramm einer Konfiguration eines Senderahmenzusammensetzungsabschnitts
des konventionellen LSI-Chips für
das Ausführen
von Prozessen der physikalischen Schicht;
-
9 ein
Blockdiagramm einer Konfiguration eines Sendeüberhang-Verarbeitungsabschnitts
des konventionellen Kommunikations-LSI-Chips für das Ausführen von Prozessen der physikalischen
Schicht;
-
10 ein
Blockdiagramm einer Gesamtkonfiguration einer Ausführungsform
eines Kommunikations-LSI-Chips gemäß der vorliegenden Erfindung;
-
11 ein
Blockdiagramm einer Konfiguration eines Empfangsrahmenszerteilungsabschnitts
des Kommunikations-LSI-Chips, der in 10 gezeigt
ist;
-
12 ein
Blockdiagramm einer Konfiguration eines Empfangszellen-Verarbeitungsabschnitts
des Kommunikations-LSI-Chips, der in 10 gezeigt
ist;
-
13 eine
Tabelle von Datenzuordnung in einem Empfangsüberhangspeicher des in 10 gezeigten
Kommunikations-LSI-Chip;
-
14 ein
Blockdiagramm einer Konfiguration eines Empfangsprozessors des Kommunikations-LSI-Chips,
der in 10 gezeigt ist;
-
15 ein
Blockdiagramm einer Konfiguration eines Sendeprozessors des Kommunikations-LSI-Chips,
der in 10 gezeigt ist;
-
16 eine
Tabelle zum Zeigen von Datenzuordnung in einem Sendeüberhangspeicher
in dem Kommunikations-LSI-Chip,
der in 10 gezeigt wird; und
-
17 ein
Blockdiagramm zum zeigen einer Konfiguration eines Senderahmenzusammensetzungsabschnitts
des Kommunikations-LSI-Chips, der in 10 gezeigt
wird.
-
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
-
Nun
wird eine Ausführungsform
eines Kommunikations-LSI-Chip der vorliegenden Erfindung nachstehend
unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
-
10 bis 17 sind
Ansichten zum Erläutern
einer Ausführungsform
eines Kommunikations-LSI-Chips der vorliegenden Erfindung.
-
Zuerst
zeigt 10 eine Gesamtblockkonfiguration
eines Kommunikations-LSI-Chip gemäß der vorliegenden Erfindung.
Dieser Kommunikations-LSI-Chip umfasst einen Empfangsrahmen-Zerlegungsabschnitt 1 zum
Empfangen von Daten von einem Netz, einen Empfangszellen-Verarbeitungsabschnitt 2 zum
Verarbeiten eines Nutzlastabschnitts der in dem Empfangsrahmen-Zerlegungsabschnitt 1 zerlegten
Daten und zum Ausgeben eines Ergebnisses hiervon an eine ATM-Schicht,
einen Empfangs-Überhangspeicher 3 zum
Speichern eines Überhangabschnitts
der in dem Empfangsrahmen-Zerlegungsabschnitt 1 zerlegten
Daten, einen Empfangsprozessor 4 zum Ausführen von
Prozessen in dem Überhangabschnitt
durch Eingeben gewünschter,
in dem Empfangsüberhangspeicher 3 gespeicherter
Daten, wenn Daten empfangen werden, ein Statusregister 5 zum
Speichern eines in dem Empfangsprozessor 4 verarbeiteten
Ergebnisses, einen Sendeprozessor 6 zum Ausführen von
Prozessen in dem Überhangabschnitt
durch Eingeben des in dem Statusregister 5 gespeicherten
Ergebnisses, wenn Daten gesendet werden, einen Sendeüberhangspeicher 7 zum
Speichern einer Ausgabe des Sendeprozessors 6, einen Sendezellen-Verarbeitungsabschnitt 8 zum
Empfangen von Daten von einer ATM-Schicht, und einen Senderahmen-Zusammensetzungsabschnitt 9 zum
Zusammensetzen einer Ausgabe des Sendezellen-Verarbeitungsabschnitts 8 und
eine Ausgabe des Sendeüberhangspeichers 3 in
einen Rahmen und zum Senden des Rahmens zu einem Netz. Prozessprogramme,
die zum Verarbeiten des Überhangabschnittes
verwendet werden, sind im Voraus in Speichern in dem Empfangsprozessor 4 und
dem Sendeprozessor 6 gespeichert. Die Prozessprogramme
können
derart variiert werden, dass der Kommunikations-LSI-Chip flexibel
auf zukünftige
Modifikationen des Standards reagieren kann. Details hierzu werden
später
beschrieben.
-
Als
Nächstes
wird ein Umriss eines Gesamtbetriebsablaufs des in 10 gezeigte
Kommunikations-LSI-Chip erläutert.
Von dem Netz empfangene Daten werden in den Empfangsrahmen-Zerlegungsabschnitt 1 eingegeben
zum Klassifizieren in einen Überhangabschnitt
und einen Nutzlastabschnitt. Der Nutzlastabschnitt wird zu dem Empfangszellen-Verarbeitungsabschnitt 2 gesendet,
um einer Zellensynchronisation und einer Zellenheader-Fehlerkorrektur
unterzogen zu werden und dann zu der ATM-Schicht gesendet. Der Überhangabschnitt
wird in dem Empfangsüberhangspeicher 3 einmal
gespeichert.
-
Der
Empfangsprozessor 4 extrahiert verschiedene Informationen
von dem Überhangabschnitt
durch Zugriff auf den Überhangspeicher 3 und
ein vorbestimmter Prozess der Information wird durchlaufen. Die
Ergebnisse hiervon werden in das Statusregister 5 geschrieben.
-
Andererseits
werden Sendedaten in den Sendezellen-Verarbeitungsabschnitt 8 von
der ATM-Schicht in einer 53-Byte-ATM-Zellen-Weise
eingegeben. Der Sendezellen-Verarbeitungsabschnitt 8 fügt Fehlerkorrekturinformation
zu dem Zellenheader hinzu und sendet dann die resultierende Information
zu dem Senderahmenzusammensetzungsabschnitt 9. Zudem empfängt der
Sendeprozessor 6 Statusinformation von dem Statusregister 5 zur
Verarbeitung, und aktualisiert Überhang-Bytes in dem Sendeüberhangspeicher 7.
-
Der
Senderahmenzusammensetzungsabschnitt 9 empfängt Überhang-Bytes von dem Sendeüberhangspeicher 7 und
Zellendaten von dem Sendezellen-Verarbeitungsabschnitt 8,
und setzt sie in den Senderahmen zusammen, um sie in das Netz zu
senden.
-
Wie
oben angegeben kann durch Bewirken von Prozessen, die in der physikalischen
Schicht auszuführen
sind mit Hilfe des Empfangsprozessors 4, des Sendeprozessors 6 und
der Überhangspeicher,
gegenüber
dem konventionellen Kommunikations-LSI-Chip, der jeweils kundenspezifische
Hardwarekomponenten verwendet, ein Hardwareumfang reduziert werden.
-
Nun
werden detaillierte Betriebsabläufe
jeweiliger Abschnitte nachstehend erläutert.
-
[Empfangsrahmen-Zerlegungsabschnitt]
-
11 zeigt
eine Konfiguration des Empfangsrahmen-Zerlegungsabschnitts 1. Der
Empfangsrahmen-Zerlegungsabschnitt 1 umfasst
eine Rahmensynchronisationsschaltung 1-1 zum Ausführen einer
Synchronisationsoperation basierend auf vom Netz empfangenen Daten,
einen Rahmenzähler 1-2 zum
Ausführen einer
Hochzähloperation
basierend auf der Ausgabe von der Rahmensynchronisationsschaltung 1-1,
eine Speicherzugriffschaltung 1-3 zum Ausgeben eines Steuersignals
an den Empfangsüberhangspeicher 3 basierend
auf einer Ausgabe von dem Rahmenzähler 1-2, eine Nutzlastanzeigeschaltung 1-4 zum Ändern der
Ausgabe für
den Empfangszellen-Verarbeitungsabschnitt
basierend auf der Ausgabe von dem Rahmenzähler 1-2, eine Rahmenprozessanforderungs-Erzeugungsschaltung 1-5 zum
Ausgeben eines Signals, das einen Prozess des Überhangabschnittes anfordert,
etc. zu dem Empfangsprozessor 4 basierend auf der Ausgabe
von dem Rahmenzähler 1-4,
einen Entwürfler 1-6 zum
Entwürfeln
von von dem Netz empfangenen Daten zum Ausgeben der resultierenden
Daten an den Empfangszellen-Verarbeitungsabschnitt, eine SBIP-8-Rechenschaltung 1-7 zum
Berechnen von Bitfehlern, die in von dem Netz empfangenen Daten
eingeschlossen sind, eine SBIP-24-Rechenschaltung 1-8 und
eine PBIP-8-Rechenschaltung 1-9 zum Berechnen von Bitfehlern,
die in der Ausgabe des Entwürflers 1-6 eingeschlossen
sind, einen Zeiger-Inkrement-/Dekrementerfassungsschaltung 1-10 zum
Erfassen eines Orts von POH in der Datenausgabe von dem Entwürfler 1-6, und
eine LOS-Erfassungsschaltung 1-11 zum Erfassen von LOS
des vom Netz empfangenen Signals.
-
Dann
wird ein Betrieb des Empfangsrahmen-Zerlegungsabschnitts 1 erläutert. Zuerst
wird durch den Entwürfler 1-6 ein
verwürfelter
Zustand von vom Netz empfangenen Daten aufgelöst und dann werden die Daten
zu dem Empfangszellen-Verarbeitungsabschnitt
ausgegeben. Die Rahmensynchronisationsschaltung 1-1 sucht
nach Synchronisationswörtern
A1, A2 am Kopf des Empfangsrahmens, und erkennt, dass ein Synchronisationszustand
eingerichtet worden ist, wenn sie die Synchronisationswörter N Mal
(wobei N eine ganze Zahl von etwa 7 ist) kontinuierlich erfasst.
-
Gesteuert
durch die Rahmensynchronisationsschaltung 1-1 führt der
Rahmenzähler 1-2 eine
Zähloperation
in der Horizontalrichtung und der Vertikalrichtung des Rahmens beginnend
von dem A1-Byte am Kopf des Rahmens synchron mit dem Empfangsrahmen
durch. Gemäß dem Wert
des Rahmenzählers
bestimmt die Speicherzugriffsschaltung 1-3, dass das Überhang-Byte
(z. B. B1) nun empfangen wird und erzeugt einen Schreibimpuls und
eine Schreibadresse, um das Überhang-Byte
in einen geeigneten Ort des Empfangsüberhangspeichers zu speichern.
-
Die
Rahmenprozessanforderungs-Erzeugungsschaltung 1-5 gibt
das Überhangprozess-Anforderungssignal
und die Zeilenzahl des Rahmens an den Empfangsprozessor zum Zeitpunkt,
zu dem die Eingabe des Überhangabschnitts
beendet worden ist innerhalb jeder Zeile des Rahmens aus. Die Nutzlastanzeigeschaltung 1-4 erzeugt
ein Hochpegelsignal zu dem Empfangszellen-Verarbeitungsabschnitt nur während einer Nutzlastempfangsperiode.
-
Die
SBIP-8-Rechenschaltung 1-7 berechnet das Abschnitts-BIP-8
jedes Rahmens.
-
Die
SBIP-24-Rechenschaltung 1-8 berechnet das Abschnitts-BIP-24 jedes Rahmens.
-
Die
PBIP-8-Rechenschaltung 1-9 berechnet das Pfad-BIP-8 jedes
virtuellen Behälters.
-
Die
Zeigerinkrement-/Dekrementerfassungsschaltung 1-10 prüft das H1-Byte
und das H2-Byte in dem Rahmenüberhangabschnitt
zum Bestimmen, ob oder nicht eine Zeigerinkrement-/Dekrement-Anweisung zu ihr
gesendet worden ist.
-
Die
LOS-Erfassungsschaltung 1-11 erfasst, dass ein Zustand,
in dem kein Signal vom Netz empfangen wird, sich für eine bestimmte
Zeitperiode fortsetzt (welche innerhalb eines Bereichs zwischen
2,3 μs bis 100 μs festgelegt
werden kann).
-
[Zellenverarbeitungsabschnitt]
-
Wie
in 12 gezeigt, umfasst der Zellenverarbeitungsabschnitt 2 eine
Zellensynchronisationsschaltung 2-1 als eine Zellen-Header-Fehlerkorrekturschaltung 2-2.
-
Die
Zellensynchronisationsschaltung 2-1 berechnet HEC (Header
Error Correction bzw. Header-Fehlerkorrektur) für aufeinanderfolgende vier
Bytes der Eingabedaten und stellt dann fest, dass der Header erfasst worden
ist, wenn das Ergebnis mit dem fünften
Byte übereinstimmt.
Wenn das korrigierte Header-Muster N mal kontinuierlich gefunden
worden ist (wobei N eine ganze Zahl von etwa 7 ist), kann angenommen
werden, dass die Zellensynchronisation eingerichtet ist. Die Zellen-Header-Fehlerkorrekturschaltung 2-2 führt eine Fehlerkorrektur
aus, wenn ein Bitfehler in einer HEC-Berechnung erfasst wird.
-
[Empfangsüberhangspeicher]
-
Der
Empfangsüberhangspeicher
speichert den Überhangabschnitt
der empfangenen Daten und dient auch als Arbeitsbereich, wenn der
Empfangsprozessor 4 einen Prozess des Überhangabschnitts ausführt.
-
Wie
in 13 gezeigt, speichert der Überhangspeicher SOH, AU-Zeiger
(H1, H2, H3), und POH.
-
Zudem
können
Bereiche dieses Speichers, zu denen keine gültigen Daten zugewiesen sind,
auf Ersetzungen und/oder Modifikationen des Standards, die nach
dieser Zeit in Kraft treten, reagieren, und können auch als Arbeitsbereich
verwendet werden.
-
In
dem Kommunikations-LSI der in 10 gezeigten,
vorliegenden Ausführungsform
werden Arbeitsbereiche verwendet, wie sie im Folgenden gezeigt sind.
- LOF-S/R:
- Verwendet zur Erfassung/Freigabe
von LOF.
- LOP-S/R:
- Verwendet zur Erfassung/Freigabe
von LOP.
- SAIS-S/R:
- Verwendet zur Erfassung/Freigabe
von Abschnitts-AIS.
- PAIS-S/R:
- Verwendet zur Erfassung/Freigabe
von Pfad-AIS.
- SFERF-S/R:
- Verwendet zur Erfassung/Freigabe
von Abschnitts-FREF.
- PFERF-S/R:
- Verwendet zur Erfassung/Freigabe
von Pfad-FERF.
- PYEL-S/R:
- Verwendet zur Erfassung/Freigabe
von Pfad-YEL.
- B1-SBIP8:
- Verwendet zum Zählen der
Zahl inkonsistenter Bits zwischen empfangenem B1 und SPIP-8.
- B2-SBIP24:
- Verwendet zum Zählen der
Zahl inkonsistenter Bits zwischen empfangenem B2 und SBIP-24.
- B3-SBIP8:
- Verwendet zum Zählen der
Zahl inkonsistenter Bits zwischen empfangenem B3 und PBIP-8.
- RX-SFEBE:
- Verwendet zum Akkumulieren
des Wertes des empfangenen Abschnitts-FEBE.
- RX-PFEBE:
- Verwendet zum Akkumulieren
des Wertes des empfangenen Pfad-FEBE.
-
Nun
ist ein Speicher wie z. B. ein statisches RAM, der auf einem logischen
LSI-Chip hergestellt werden kann und keine Auffrischungsoperation
erfordert, als der Empfangs-Überhangspeicher
wünschenswert.
-
[Empfangsprozessor]
-
Wie
durch eine unterbrochen dargestellte Linie in 14 gezeigt,
umfasst der Empfangsprozessor 4 einen Programmzähler 4-1 zum
Halten einer Adresse, in der eine Anweisung, die nachfolgend auszuführen ist, zu
einer derzeit ausgeführten
Anweisung, gespeichert wird, ein Programm-RAM 4-2 zum Ausgeben
der unter der von dem Programmzähler 4-1 gehaltenen
Adresse gespeicherten Anweisung, ein Anweisungsregister 4-3 zum
Halten der von dem Programm-RAM 4-2 ausgegebenen Anweisung,
einen Anweisungsdecoder 4-4 zum Decodieren der durch das
Anweisungsregister 4-3 gehaltenen Anweisung, einen Auswähler 4-5 zum
Auswählen
der Ausgabe von dem Empfangsüberhangspeicherabschnitt 3,
Register 4-6 und 4-7 zum Halten von durch den
Auswähler 4-5 ausgewählten Daten
und eine ALU 4-8 zum Ausführen verschiedener Prozesse
von in Übereinstimmung
mit einem Steuersignal von dem Anweisungsdecoder 4-4 eingegebenen
und in Registern 4-6 und 4-7 gespeicherten Daten
und dann zum Ausgeben des Ergebnisses hiervon an das Statusregister 5 und Ähnliches.
-
Nachfolgend
wird ein Betriebsablauf des Empfangsprozessors 4 erläutert. Das
Programm-RAM 4-2 wird als Inhalte des Programmzählers 4-1 gelesen
und der Anweisungscode, der ausgelesen wird, wird in das Anweisungsregister 4-3 eingegeben
und dann durch den Anweisungsdecoder 4-4 decodiert.
-
Von
dem Empfangsüberhangspeicher 3 oder
dem Statusregister 5 ausgelesene Daten werden in die Register 4-6 und 4-7 durch
Auswählen
des Auswählers 4-5 eingegeben.
-
Die
ALU 4-8 führt
arithmetische Operationen an den in die Register 4-6 und 4-7 eingegebenen
Daten aus. Die tatsächliche
Operation wird im Folgenden erläutert.
-
Der
Empfangsprozessor 4 ist gewöhnlich in einem Bereitschaftszustand.
Der Programmzähler 4-1 gibt eine
Nulladresse an. Wenn das Rahmenprozessanforderungssignal von dem
Empfangsrahmen-Zerlegungsabschnitt 1 eingegeben wird, wird
die Anzahl N von Zeilen in dem in dem Programmzähler 4-1 empfangenen Rahmen
als die Sprungadresse eingegeben. In der N-ten Adresse des Programm-RAM 4-2 wird
die Sprunganweisung zu der führenden
Adress N des bei der N-ten Zeile des empfangenen Rahmens auszuführenden Programms
geschrieben. Der Empfangsprozessor 4 geht zu der N-Adresse
durch diese zweimaligen Sprünge und
beginnt den Prozess in der N-ten Zeile. Die durch eine Reihe von
obigen Prozessen erhaltenen Ergebnisse sind Ergebnisse für das Statusregister 5.
Wenn die vorbestimmten Prozesse beendet werden, kehrt der Empfangsprozessor 4 zu
seinem Bereitschaftszustand zurück.
-
Mit
dem Obigen kann der Kommunikations-LSI-Chip, da die Programme in
dem Programm-RAM 4-2 gespeichert sind, rasch reagieren
durch Ändern
des Programms in dem Fall in dem Inhalte des Prozesses geändert werden
und Ähnliches.
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[Statusregister]
-
Das
Statusregister
5 speichert Statusinformation, die nachstehend
beschrieben wird.
LOS: | Signalverlust | 1
Bit |
LOF: | Rahmenverlust | 1
Bit |
LOP: | Zeigerverlust | 1
Bit |
LOC: | Zellenabgrenzungsverlust | 1
Bit |
SAIS: | Abschnittsalarmanzeigesignal | 1
Bit |
PAIS: | Pfadalarmanzeigesignal | 1
Bit |
SFERF: | Abschnittsfernend-Empfangsfehler | 1
Bit |
PFERF: | Pfadfernend-Empfangsfehler | 1
Bit |
PYEL: | Pfad-Yellow | 1
Bit |
SFEBE: | Abschnittsfernend-Blockfehler | 7
Bit |
PFEE: | Pfadfernend-Blockfehler | 4
Bit |
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[Sendeprozessor]
-
Wie
in 15 durch unterbrochen dargestellte Linien gezeigt,
umfasst der Sendeprozessor 6 einen Programmzähler 6-1 zum
Halten einer Adresse, an der eine nachfolgend zu einer Anweisung,
die derzeit ausgeführt
wird, auszuführende
Anweisung gespeichert ist, ein Programm-RAM 6-2 zum Ausgeben
der unter der durch den Programmzähler gehaltenen Adresse gespeicherten
Anweisung, ein Anweisungsregister 6-3 zum Halten der von
dem Programm-RAM 6-2 ausgegebenen Anweisung, einen Anweisungsdecoder 6-4 zum
Decodieren der in dem Anweisungsregister 6-3 gehaltenen
Anweisung, einen Auswähler 6-5 zum
Auswählen
einer Ausgabe von dem Sendeüberhangspeicher 7 und
einer Ausgabe von dem Statusregister 5, Register 6-6 und 6-7 zum
Halten von von dem Auswähler 6-5 ausgegebenen
Daten, und eine ALU 44-8 um verschiedene Prozesse von in
den Registern 6-6 und 6-7 gespeicherten Daten
basierend auf einem Steuersignal von dem Anweisungsdecoder 6-4 auszuführen und
um ein Ergebnis davon zu dem Sendeüberhangspeicher 7 auszugeben
etc..
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Nachfolgend
wird der Betriebsablauf des in 15 gezeigten
Sendeprozessors 6 erläutert.
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Der
Anweisungscode wird von dem Programm-RAM 6-2 als Inhalt
des Programmzählers 6-1 gelesen, dann
wird er eingegeben in das Anweisungsregister 6-3 und dann
wird er durch den Anwendungsdecoder 6-4 decodiert. Von
dem Statusregister 5 gelesene Daten werden in die Reinigung 6-6 und 6-7 geschrieben.
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ALU 6-8 führt arithmetische
Operation der in die Register 6-6 und 6-7 geschriebenen
Daten aus.
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Die
tatsächlichen
Operationen werden nachfolgend diskutiert. Der Sendeprozessor 6 ist
gewöhnlich
in einem Bereitschaftszustand und der Programmzähler 6-1 gibt eine
Nulladresse an. Wenn das Rahmenprozessanforderungssignal von dem
Senderahmen-Zusammenstellungsabschnitt 9 eingegeben wird,
wird die Anzahl N von Zeilen des Senderahmens in dem Programmzähler als
Sprungadresse eingestellt. Sprunganweisung zu der führenden
Adress N des Programms, welches bei der N-ten Zeile des Senderahmens auszuführen ist,
wird in die N-te Adresse des Programm-RAM 6-2 geschrieben.
Der Sendeprozessor 6 erreicht die N-te Adresse durch diese
zweifachen Sprünge
und beginnt mit der Verarbeitung der N-ten Zeile. Die durch eine
Reihe von Prozessen hergeleiteten Ergebnisse werden in den Sendeüberhangspeicher 7 eingegeben.
Wenn vorbestimmte Prozesse abgeschlossen sind, kehrt der Sendeprozessor 6 in
den Bereitschaftszustand zurück.
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In
dem Kommunikations-LSI-Chip der vorliegenden Ausführungsform
werden zwei Prozessoren, d. h., der Empfangsprozessor 4 und
der Sendeprozessor 6 verwendet. Dies ist vorgesehen, weil
eine solche Struktur Hochgeschwindigkeits-Sende-/Empfangsprozesse
erreichen kann. Jedoch können
Sende-/Empfangsprozesse auch nur mit einem Prozessor ausgeführt werden.
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[Sendeüberhangspeicher]
-
In
dem in 10 gezeigten Kommunikations-LSI-Chip
speichert, wie in 16 gezeigt, der Sendeüberhangspeicher 7 den Überhangabschnitt
der empfangenen Daten und J1-Code von 64 Byte (in 16,
sie sind in C0 bis FF Adressen gespeichert). Ein jeweiliges Überhang-Byte
in dem Speicher kann kompakt angeordnet werden um nur einen Bereich
für das
Speichern des notwendigen Überhang-Bytes
sicherzustellen. Aber, um auf zukünftige Ersetzungen und/oder
Modifikationen etc. des Standards reagieren zu können, sind die Überhang-Bytes derart angeordnet,
dass die in 2A und 2B gezeigten Überhangstrukturen
unverändert
bleiben.
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A1,
A2, C1, H3 und C2 des Überhangabschnitts
werden zur Zeit des Startens des LSI festgelegt und sie werden danach
nicht variiert. B1, B2, Z2, J1 und G1 werden für jeden Rahmen aktualisiert.
H1, H2 und K2 werden zur Zeit des Sendens des Alarmsignals aktualisiert.
Die gesamte Aktualisierung des Überhangs
wird durch den Sendeprozessor 6 ausgeführt. Der J1-Code, der von C0H bis FFH angeordnet
ist, wird extern beim Starten des LSI-Chips festgelegt.
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[Senderahmenzusammensetzungsabschnitt]
-
Wie
in 17 gezeigt, umfasst der Senderahmenzusammensetzungsabschnitt 9 einen
Rahmenzähler 8-1,
eine Speicherzugriffsschaltung 8-2 zum Holen von Daten
von dem Sendeüberhangspeicher
basierend auf einer Eingabe des Rahmenzähler 8-1, einer Prozessanforderungsschaltung 8-3 zum
Ausgeben eines Überhangprozessanforderungssignals
etc. zu dem Sendeprozessor 6 basierend auf dem von dem
Rahmenzähler 8-1 ausgegebenen
Zählwert,
eine Nutzlastanforderungs-Anzeigeschaltung 8-4 zum
Ausgeben eines Zellendaten-Anforderungssignals
zu dem Sendezellen-Verarbeitungsabschnitt,
einen Auswähler 8-5 zum
selektiven Ausgeben der Ausgabe der Speicherzugriffsschaltung und
der Ausgabe des Sendezellen-Verarbeitungsabschnitts basierend auf
der Ausgabe von dem Rahmenzähler 8-1,
einen Verwürfler 8-6 zum
Verwürfeln der
Ausgabe des Auswählers 8-5 um
sie dann zu dem Netz zu senden, eine SBIP-8-Rechenschaltung 8-7 zum Berechnen
von Bitfehlern in der Ausgabe des Verwürflers 8-6, eine SBIP-24-Rechenschaltung 8-8 und
eine PBIP-8-Rechenschaltung 8-9 zum
jeweiligen Berechnen von Bitfehlern in der Ausgabe des Auswählers 8-5.
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Als
Nächstes
wird ein Betriebsablauf des Senderahmenzusammensetzungsabschnitts 8 erläutert.
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Die
Speicherzugriffsschaltung 8-2 liest das Überhang-Byte
von dem Sendeüberhangspeicher
synchron mit der Ausgabe des Rahmenzählers 8-1. Die Nutzlastanforderungsanzeigeschaltung 8-4 gibt
ein Zellendatenanforderungssignal zu dem Sendezellen-Verarbeitungsabschnitt 9 während einer
Periode aus, wenn der Senderahmen die Nutzlast ausgibt. Dann gibt
der Sendezellen-Verarbeitungsabschnitt 9 Zellendaten in den
Rahmenzusammensetzungsabschnitt 8 ein.
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Der
Auswähler 8-5 wählt das Überhang-Byte
und die Zeilendaten, die geeignet sind, synchron mit der Ausgabe
des Rahmenzählers 8-1 aus.
Der Verwürfler 8-6 verwürfelt die
Ausgabe des Auswählers 8-5,
um dann die verwürfelten
Sendedaten zum Netz auszugeben. Die SBIP-8-Rechenschaltung 8-7 berechnet
die Abschnitts-BIP-8 jedes Rahmens in den verwürfelten Sendedaten. Die SBIP-24-Rechenschaltung 8-8 berechnet die
Antriebs-BIP-24 jedes Rahmens in den Sendedaten vor der Verwürfelung.
Die PBIP-8-Rechenschaltung 8-9 berechnet Pfad-BIP-8 jedes
virtuellen Behälters
in den Sendedaten vor der Verwürfelung.
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[Sendezellen-Verarbeitungsabschnitt]
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Der
Sendezellen-Verarbeitungsabschnitt 8 berechnet HEC-Code
(Header Error Correktion Code bzw. Header-Fehlerkorrekturcode) von vier Byte Zellen-Header
in Zellendaten, die von der ATM-Schicht eingegeben worden sind,
und fügt
das berechnete Ergebnis in das fünfte
Byte ein, um dann die Sendedaten zu dem Senderahmen-Zusammensetzungsabschnitt 9 zu übertragen.
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Als
Nächstes
werden Prozesse des Überhangabschnitts
in der Ausführungsform
der vorliegenden Erfindung diskutiert.
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[Prozesse des Überhangabschnitts beim Empfang]
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Alle Überhang-Bytes
des Empfangsrahmens werden in den Empfangsüberhangspeicher 3 geholt.
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B1:
Die SBIP-8-Rechenschaltung 1-7 berechnet die Abschnitts-BIP-8 des vorangehenden
Rahmens im Voraus. Der Empfangsprozessor 4 liest den SBIP-8-Wert
von der SBIP-8-Rechenschaltung 1-7,
vergleicht den SBIP-8-Wert mit dem in dem Empfangsüberhangspeicher 3 gespeicherten
B1-Wert Bit für
Bit um die Anzahl abweichender Bits zwischen ihnen zu zählen, und
addiert die Zahl in den Wert der in dem Empfangsüberhangspeicher 3 gespeicherten
variablen B1-SBIP8. Die Host-CPU liest die Variable einmal pro Sekunde
zum Prüfen
der Performance und löscht
die Variable gleichzeitig zu diesem Zeitpunkt.
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H1/H2:
Die Zeigerinkrement-/Dekrementerfassungsschaltung erfasst die Zeigerinkrement-/Dekrementbestimmung.
Der Empfangsprozessor 4 führt eine Gültigkeitsprüfung des Zeigerwertes durch
und prüft, ob
derselbe Wert sich dreimal nacheinander folgend fortsetzt oder nicht.
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B2:
Die SBIP-24-Rechenschaltung 1-8 berechnet die Abschnitts-BIP-24 des vorangehenden
Rahmens im Voraus. Der Empfangsprozessor 4 liest den SBIP-24-Wert
von der SBIP-24-Rechenschaltung 1-8, vergleicht
den SBIP-24-Wert mit dem in dem Empfangsüberhangspeicher 3 gespeicherten
B1-Wert Bit für
Bit zum Zählen
der Anzahl von unterschiedlichen Bits zwischen ihnen, schreibt die
Anzahl in SFEBE des Statusregisters 5 und addiert die Anzahl
in den Wert der Variablen B2-SBIP24, der in dem Empfangsüberhangspeicher 3 gespeichert
ist. Die Host-CPU
liest die Variable einmal pro Sekunde aus zum Prüfen der Performance und löscht gleichzeitig
zu dieser Zeit die die Variable.
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K2:
Der Empfangsprozessor 4 führt das Erfassen von SAIS (der
Anzahl von Fällen,
bei denen die unteren drei Bits gleich 111 werden wird gezählt) und
das Erfassen von SFERF (die Anzahl von Fällen, bei denen die unteren
drei Bits gleich 110 werden, wird gezählt) aus. Wenn SAIS und SFERF
erfasst werden, werden entsprechende Bits des Statusregisters 5 gesetzt.
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Z2:
Die Abschnitts-FEBE wird in RX-FEBE des Empfangsüberhangspeichers 3 gespeichert.
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B3:
Die PBIP-8-Rechenschaltung 1-9 berechnet die Pfad-BIP-8
des vorangehenden virtuellen Behälters
im Voraus. Der Empfangsprozessor 4 liest den PBIP-8-Wert
von der PBIP-8-Rechenschaltung 1-9,
vergleicht den PBIP-8-Wert mit dem in dem Empfangsüberhangspeicher 3 gespeicherten
B3-Wert Bit für
Bit zum Zählen
der Anzahl abweichender Bits zwischen ihnen, schreibt die Anzahl
in PFEBE des Statusregisters 5 und addiert die Anzahl in
den Wert der Variablen B3-PBIP8, die in dem Empfangsüberhangspeicher 3 gespeichert ist.
Die Host-CPU liest die Variable einmal pro Sekunde zum Prüfen der
Performance und löscht
gleichzeitig zu dieser Zeit die Variable.
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G1:
Der Empfangsprozessor 4 addiert die Pfad-FEBE in die Variable
RX-PFEBE des Empfangsüberhangspeichers 3.
Der Empfangsprozessor 4 zählt die Anzahl von Fällen, bei
denen die oberen vier Bits gleich 1001 werden zum Prüfen eines
Vorliegens von PFERF und zählt
auch die Anzahl von Fällen,
bei denen das fünftoberste
Bit gleich 1 wird zum Prüfen
eines Vorliegens von PYEL.
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[Prozesse des Überhangabschnitts beim Senden]
-
Die Überhang-Bytes
werden durch Festgelegtwerden in dem Sendeüberhangspeicher 7 übertragen. Der
Ort des Sendeüberhangspeichers,
an dem die jeweiligen Überhang-Bytes
festgelegt werden, wird wie in 18 gezeigt
bestimmt.
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A1/A2:
Zur Zeit des Startens des LSI-Chip, A1 = F6H und A2-28H werden in
entsprechenden Orten des Sendeüberhangspeichers 7 festgelegt.
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C1:
Entweder C1 = 01H, 02H oder 03H wird in einem entsprechenden Ort
des Sendeüberhangspeichers 7 festgelegt.
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Es
hängt von
den extern verfügbaren
Umgebungsbedingungen ab, welcher Wert zu wählen ist.
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B1:
Die SBIP-8-Rechenschaltung 8-7 berechnet die Abschnitts-BIP-8 des vorangehenden
Rahmens im Voraus. Der Sendeprozessor 6 liest das Ergebnis
davon um es in einem entsprechenden Ort des Sendeüberhangspeichers 7 festzulegen.
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H1/H2:
Die Zeigerwerte werden zu der Zeit des Startens des LSI-Chip festgelegt.
Wenn Pfad-AIS gesendet wird, verlagert der Sendeprozessor 6 den
Zeigerwert zuvor zu einem Arbeitsbereich des Sendeüberhangspeichers 7 und
gibt dann FFH in H1 und H2 ein.
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H3:
00H wird beim Start des LSI-Chip eingegeben.
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B2(H)/B2(M)/B2(L):
Die SBIP-24-Rechenschaltung 1-8 berechnet die Abschnitts-BIP-24
des vorangehenden Rahmens im Voraus. Der Sendeprozessor 8 legt
das Ergebnis davon in einem entsprechenden Ort des Sendeüberhangspeichers 7 fest.
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K2:
Der Sendeprozessor 6 prüft
das Zustandsregister 5 und legt 111 bei den unteren drei
Bits des K2-Byte fest, wenn Abschnitts-AIS gesendet wird.
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Z2:
Der Sendeprozessor 6 liest die Abschnitts-FEBE von dem
Statusregister 5 und legt es in einem entsprechenden Ort
des Sendeüberhangspeichers 7 fest.
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J1:
Wie in 7 gezeigt, wird der J1-Code
von 64 Byte in dem Sendeüberhangspeicher 7 beim
Starten des LSI-Chip festgelegt. Der Sendeprozessor 6 liest
J1-Code sequentiell und legt ihn in einem entsprechenden Ort des
Sendeüberhangspeichers 7 fest.
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B3:
Die Pfad-BIP-8 des vorangehenden virtuellen Behälters wird durch die PBIP-8-Rechenschaltung 8-9 im
Voraus berechnet. Der Sendeprozessor 6 legt das Ergebnis
davon in einem entsprechenden Ort des Sendeüberhangspeichers 7 fest.
-
C2:
Zur Zeit des Startens des LSI-Chip wird 13H in einem entsprechenden
Ort des Sendeüberhangspeichers 7 festgelegt.
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G1:
Der Sendeprozessor 6 prüft
das Statusregister 5 und legt 1001 bei den oberen vier
Bits des G1-Byte des Sendeüberhangspeichers 7 fest,
wenn Pfad-FERF zu senden ist und legt 1 in dem fünft obersten Bit
des G1-Byte fest, wenn Pfad-YEL zu senden ist. Der Sendeprozessor 6 liest
Pfad-FEBE von dem Statusregister 5 und legt es in einem
entsprechenden Ort des Sendeüberhangspeichers 7 fest,
wenn entweder Pfad-FERF
oder Pfad-YEL nicht zu senden ist. Wie oben detailliert erläutert, kann
in dem Kommunikations-LSI-Chip der vorliegenden Erfindung, da der
Sendeprozessor 5 und der Empfangsprozessor 4 in
dem LSI-Chip Prozesse des Überhangabschnitts
des Rahmens ausführen,
eine Skalierung der Hardware reduziert werden verglichen zu dem
Fall, bei dem der konventionelle für den Prozess der Prozessen
Schicht verwendete Kommunikations-LSI-Chip kundenspezifische Hardwarekomponenten
für jeden
Prozess verwendet, und die Prozessinhalte werden beliebig durch
das interne Programm-RAM festgelegt. Daher kann der Kommunikations-LSI-Chip
der vorliegenden Erfindung auf zukünftige Ersetzungen und/oder
Modifikationen des Standards reagieren, um die Überhang-Bytes zu handhaben,
und kann die Überhang-Bytes
verarbeiten, die beliebig in dem Standard der jeweiligen Länder definierbar
sind.
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Zudem
wird in der obigen Ausführungsform
das RAM als Speicher zum Speichern des Prozessprogrammes in dem
Sendeprozessor 5 und dem Empfangsprozessor 4 verwendet
und die vorliegende Erfindung ist nicht auf das RAM beschränkt und
kann auch beispielsweise ein ROM verwenden. Wenn das ROM verwendet
wird, können
die Inhalte nicht durch den Benutzer geändert werden, nachdem der LSI-Chip
von einer Fabrik ausgeliefert wird. Jedoch in Bezug auf die Produktion
können gegebenenfalls
nur die Inhalte dieses ROM geändert
werden, wenn der Standard geändert
wird. Daher kann der Entwurfsprozess etc. signifikant abgekürzt werden
im Gegensatz zu dem konventionellen Fall unter Verwendung kundenspezifischer
Hardwarekomponenten.
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Es
sollte Fachleuten ersichtlich sein, dass viele Änderungen in den Details und
Anordnungen der Schritte und Teile vorgenommen werden können ohne
vom Schutzbereich der Erfindung, wie er durch die beiliegenden Ansprüche definiert
ist, abzuweichen.