DE69533155T2

DE69533155T2 - Übertragungssystem mit fehlerkorrigierendem Paritätskode

Info

Publication number: DE69533155T2
Application number: DE69533155T
Authority: DE
Inventors: Philippe Marchand
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1994-11-30
Filing date: 1995-11-21
Publication date: 2005-07-07
Anticipated expiration: 2015-11-22
Also published as: JP3748606B2; EP0715430B1; DE69533155D1; US5745509A; JPH08223141A; EP0715430A1

Description

Diese Erfindung betrifft ein Übertragungssystem mittels Informationen gebildet aus einer Folge von binären Elementen geschützt durch einen Fehlerverwaltungskode, welcher zumindest zwei Mal den Wert jedes binären Elements berücksichtigt, ein System mit:

– einer Kodiervorrichtung mit:
– einem Eingangszugang für die Eingangsdaten je nach einer Erscheinungsfrequenz gleich 1/T,
– einer ersten Datenanalyseschaltung für die Ausgabe an einem Ausgang eines Fehlerverwaltungskodes,
– einer Ausgangsschaltung für die Ausgabe an einem Ausgangszugang von geschützten Daten unter Zuteilung an die Eingangsdaten des besagten Fehlerverwaltungskodes,
– einem Übertragungsmittel für die Übertragung der geschützten Daten und
– einer Dekodiervorrichtung mit:
– einem Empfangszugang für den Empfang der geschützten Daten,
– einer Fehlerverarbeitungsschaltung und
– einem Ausgangszugang für die Ausgabe der wiederhergestellten Daten.

Ein solches System findet insbesondere im Bereich der Datenübertragung und auch im Bereich deren Aufzeichnung wichtige Anwendungen, wobei der Aufzeichnungsträger, z. B. Magnetband oder Compact-Disk, dann als Übertragungsmittel betrachtet wird.
Diese Erfindung betrifft auch eine Kodiervorrichtung und eine Dekodiervorrichtung, die für solch ein System geeignet sind.
Es ist aus den Dokumenten US-A 3 685 016 und US-A 4 796 260 bekannt, Informationen zu schützen, indem man ihnen Fehler-Detektor und/oder Korrektur-Kodes hinzufügt. Allerdings erfordern diese Kodes die Verarbeitung einer ganzen Dateneinheit, die gespeichert werden muss, um diese Kodes entweder zu etablieren oder um sie dem Anwender durch Rückübersetzung der Daten wieder zugänglich zu machen. Diese Verarbeitung in Einheiten kann nachteilig sein, wenn man die Daten in schnellem Tempo verarbeiten will, da man beim Empfang eine ganze Einheit bilden und eine ganze Einheit empfangen muss, um die erhaltenen Daten zu verarbeiten.
Diese Erfindung schlägt ein System dieser Art vor, in dem die Verarbeitung „volley" stattfindet.
Ein solches System ist daher bemerkenswert, da die Datenanalyseschaltung zusammenarbeitet mit:

– Parallelisierungsmitteln versehen mit einem Eingang für den Erhalt von Daten und mit „n" Ausgängen für die Ausgabe der Daten in multiplen Zeitpunkten von n × T, und es enthält
– Kaskaden von Verzögerungsmitteln für die Verzögerung der parallelisierten Daten mit multiplen Zeiten von n × T, versehen mit Anschlusspunkten auf der Ebene jedes Verzögerungselements,
– Kombinationsschaltungen mit Eingängen, welche an mindestens zwei Anschlusspunkte aller Kaskaden angeschlossen sind, um den besagten Fehlerverwaltungskode auszugeben.

Die folgende Beschreibung wird hinsichtlich der beigefügten Zeichnungen als nicht erschöpfendes Beispiel gut verständlich machen, wie die Erfindung umgesetzt werden kann.
Figur zeigt 1 ein der Erfindung entsprechendes Übertragungssystem.
Figur zeigt 2 ein der Erfindung entsprechende Kodiervorrichtung.
Figur zeigt 3 ein der Erfindung entsprechende Dekodiervorrichtung.
Figur zeigt 4 ein Schema für die Erklärung der Erfindung.
Figur zeigt 5 ein erklärendes Schema anderer Varianten der Erfindung.
Figur zeigt 6 ein erklärendes Schema für die Veranschaulichung der Vorteile der Erfindung für die Fehlerkorrektur in Paketen.
Auf 1, welche ein der Erfindung entsprechendes Übertragungssystem zeigt, verweist Referenz 1 auf einen Eingangszugang für eine binäre Elementefolge. Diese Folge wird von einer Dekodiervorrichtung 5 verarbeitet, um an einem Ausgangszugang 10 eine andere binäre Folge von Elementen auszugeben, in welche binäre Elementefolge ein Fehlerverwaltungskode eingefügt ist. Diese Folge bildet geschützte Daten. Ein Übertragungsmittel 12, nicht näher erläutert, da für Maße der Erfindung unerheblich, überträgt diese geschützten Daten an den Empfangszugang 15 einer Dekodiervorrichtung 20, welche die restituierten Daten an einen Ausgangszugang 22 ausgibt.
Im Rahmen des beschriebenen Beispiels ist der Fehlerverwaltungskode ein einfacher Paritätskode. Jedes binäre Element der Folge wird mindestens zwei Mal einer Paritätsberechnung unterzogen, damit es möglich wird, gewisse Übertragungsfehler zu korrigieren.
2 zeigt ein Ausführungsbeispiel einer der Erfindung entsprechenden Kodiervorrichtung. Sie besteht zunächst aus Parallelisierungsmitteln 30, gebildet aus einer Serien-Parallel-Schaltung, welche die Serie erhaltener binärer Elemente mit einer Frequenz gleich 1/T an den Zugang 1 in „n" binäre Elementeketten transformiert. Zur Vereinfachung der Erklärungen wurde die Zahl „n" als gleich „4" gewählt. Diese vier Ketten werden an den Kabeln F1, F2, F3 und F4, die an die Ausgänge der Schaltung 30 angeschlossen sind, verfügbar gemacht. Jedes dieser Kabel ist über eine Datenanalyseschaltung 35 mit einem Eingang einer Ausgangsschaltung 32 verbunden. Diese Analyseschaltung 35 wird aus vier Kaskaden von Verzögerungselementen gebildet, die je an eines der Kabel F1 bis F4 angeschlossen sind: eine Kaskade mit den Verzögerungselementen T1,1 bis T1,7 ist an Kabel F1 angeschlossen, eine Kaskade mit den Verzögerungselementen T2,1 bis T2,7 ist an Kabel F2 angeschlossen, eine Kaskade mit den Verzögerungselementen T3,1 bis T3,7 ist an Kabel F3 angeschlossen, und eine Kaskade mit den Verzögerungselementen T4,1 bis T4,7 ist an Kabel F4 angeschlossen. Die Ausgangsschaltung 32 transformiert die Signale an ihren Eingängen, um sie dem Ausgangszugang 10 zuzuführen, indem sie die geeignete Verarbeitung vornimmt, um sie dem Übertragungsumfeld 12 anzupassen.
Um die Paritätsberechnung entsprechend der Erfindung auszuführen enthält die Analyseschaltung 35 Kombinationsschaltungen. Diese werden aus zwei Gruppen von „AUSSCHLIESSLICH-ODER"-Operatoren GR1 und GR2 und einem „AUSSCHLIESSLICH-ODER"-Gate OE gebildet. Die erste Gruppe GR1 besteht aus drei „AUSSCHLIESSLICH-ODER"-Gates O1,1, O1,2 und O1,3. Die Eingänge des Gates O1,1 sind an die Ausgänge der Verzögerungselemente T1,3 und T2,2 angeschlossen, was praktisch dem Umfeld der Kaskade entspricht; die Eingänge des Gates O1,2 sind an den Ausgang des Gates O1,1 und des Elements T3,1 angeschlossen, und die Eingänge des Gates O1,3 an den Ausgang des Gates O1,2 und den Eingang des Elements T4,1. Die zweite Gruppe besteht aus drei „AUSSCHLIESSLICH-ODER"-Gates O2,1, O2,2 und O2,3. Die Eingänge des Gates O2,1 sind an die Ausgänge der Verzögerungselemente T1,4 und T2,5 angeschlossen, die Eingänge des Gates O2,2 an den Ausgang des Gates O2,1 und des Elements T3,6, und die Eingänge des Gates O2,3 an den Ausgang des Gates O2,2 und den Ausgang des Elements T4,7. Das Gate OE liefert die der Erfindung entsprechende kombinierte Parität. Dafür sind seine Eingänge mit den Ausgängen der Gates O1,3 und O2,3 verbunden. Die Ausgangsschaltung 32 übernimmt auch die Übertragung dieser Paritätsinformation.
Somit versetzt sich für jede Kaskade der Anschluss um ein Verzögerungselement nach vorn und ein Verzögerungselement nach hinten.
3 zeigt ein Ausführungsbeispiel einer der Erfindung entsprechenden Dekodiervorrichtung. Sie besteht zunächst aus einer Präsentationsschaltung 40 für den Erhalt der übertragenen und am Zugang 15 erhaltenen Daten. Diese Schaltung liefert über ihre Kabel G1 bis G4 die übertragenen Informationen, und über ein Kabel Pt den übertragenen Paritätskode, welcher von der Analyseschaltung 35 der Dekodiervorrichtung 5 ausgearbeitet wurde. Eine zweite Analyseschaltung 42 selber Struktur wie die Schaltung 35 liefert eine lokale Parität P1, welche mit der übertragenen Parität Pt in Bezug auf dieselben binären Elemente verglichen wird. Das Resultat dieses Vergleichs wird einer Fehlerkorrekturschaltung 45 zugeführt, welche dann die Fehler an den aus den Kabeln G1 bis G4 kommenden binären Elementen korrigiert. Eine Ausgangsschaltung 50 gibt dann am Zugang 22 die Informationen für den Anwender aus.
Die Fehlerkorrekturschaltung 45 wird aus vier Kaskaden von Verzögerungselementen gebildet, welche in Kaskade geschaltet sind und jeweils Verzögerungselemente enthalten: TT1,1 bis TT1,5 für die erste, TT2,1 bis TT2,5 für die zweite, TT3,1 bis TT3,5 für die dritte und TT4,1 bis TT4,5 für die vierte.
Es sind verschiedene AUSSCHLIESSLICH-ODER-Gates P1 bis P4 in diese Kaskaden eingefügt, um den Wert der binären Elemente zu wechseln. Dafür ist einer der Eingänge von Gate P1 mit dem Ausgang des Elements TT1,5 verbunden, und sein Ausgang mit der Schaltung 50, einer der Eingänge von Gate P2 ist mit dem Ausgang des Elements TT2,4 verbunden, und sein Ausgang mit dem Eingang des Elements TT2,5, einer der Eingänge von Gate P3 ist mit dem Ausgang des Elements TT3,3 verbunden, und sein Ausgang mit dem Eingang des Elements TT3,4, einer der Eingänge von Gate P4 ist mit dem Ausgang des Elements TT4,2 verbunden, und sein Ausgang mit dem Eingang des Elements TT4,3. Die anderen Eingänge der Gates P1 bis P4 sind respektive mit den Ausgängen der UND-Gates A1 bis A4 verbunden. Ein Eingang aller dieser Gates ist mit dem Ausgang eines Verzögerungselements TU8 als Teil einer Serie von Verzögerungselementen TU1 bis TU8 verbunden und an den Ausgang eines AUSSCHLIESSLICH-ODER-Gates PC angeschlossen, welches am Ausgang den Vergleich der Paritäten P1 und der von Schaltung 35 gelieferten Parität Pt vornimmt.
Somit, da die Gates A1 bis A4 eine „1" an ihren Ausgang liefern, wenn zwei Kodes schlechter Parität an ihren Eingang geführt werden, kann man dann das binäre Element korrigieren, welches diese beiden schlechten Paritäten verursachte.
THEORETISCHE BETRACHTUNGEN ZUR ERFINDUNG
Die zu kodierenden Daten, als in Serienform verfügbar vorausgesetzt, werden in n Ketten, verfügbar in den Kabeln F1 bis Fn, „parallelisiert", wie auf 4 dargestellt, wobei die Bits der n parallelen Ketten mit kleinen Kreisen dargestellt sind. Man nimmt demnach eine einfache Berechnung der Parität nach den Wörtern von 2n Bits vor, entsprechend den dargestellten Laufbahnen Tr1 bis Tr5 definiert. Die bei Pr1 bis Pr5 erhaltenen Paritätsbits sind mit kleinen Quadraten symbolisiert.
Ein beliebiges der Datenbits befindet sich immer an der Schnittstelle von zwei „Laufbahnen", und nur von zweien. Dies bedeutet, dass im Falle der fehlerhaften Übertragung eines Informationsbits man eine sogenannte Paritätsabweichung (erhalten durch den Vergleich der übertragenen Redundanzbits mit denen, die nach demselben Prinzip beim Empfang neu berechnet werden) von zwei (Redundanz-)Paritätsbits bemerken wird. Da die mit diesen beiden Bits assoziierten „Laufbahnen" im Prinzip bekannt sind ermöglichen sie an ihrer Schnittstelle die Lokalisierung des fehlerhaften Bits und die Bewerkstelligung seiner Korrektur durch die Umkehrung seines Wertes. Dies ist z. B. der Fall für die Bits der Parität Pr4 und Pr5, mit schwarzen Quadraten dargestellt, welche (nach Berechnung beim Empfang) nicht mit denen übereinstimmen, die übertragen wurden. Daraus folgt, dass das an der Schnittstelle der 2 Laufbahnen Tr4 und Tr5 assoziiert mit Pr4 und Pr5 gelegene Bit „B" einen Übertragungsfehler erlitten hat.
EIGENSCHAFTEN DES KODES

a – Dieser Kode ähnelt sehr den Blockkodes, obwohl man keinen eigentlichen Block definieren kann (Blöcke sind verschlungen).
b – Diese Grenze wird erreicht, wenn zwei zur selben „Laufbahn" gehörende Bits fehlerhaft sind. Dies ermöglicht die Schätzung des angenäherten Wertes der Effizienz der Korrektur.

Wenn die Daten in „n" Ketten aufgeteilt sind, beträgt die Redundanz 1 Bit für n Datenbits (Überkapazität von n + 1/n – 1/100 in %).
Beim Auftreten einer Übertragungsfehlerquote von P (Fehlerwahrscheinlichkeit pro Bit vor Korrektur) beträgt die Wahrscheinlichkeit, zwei zur selben Laufbahn gehörende fehlerhafte Bits zu haben ca. 2nP² (mit schwachem P).
Im Vergleich mit dem Hamming-Kode, bei dem m Redundanzbits an Blöcke von 2^m – 1 Informationsbits hinzugefügt werden und bei dem die Korrekturgrenze ca. 2^mP² (für großes m) entspricht, setzt man für die beiden Kodes eine selbe Fehlerquote nach Korrektur voraus:
Hamming: 2^mP² → Redundanz = 100m/2^m in %
verschlungene Parität: 2nP² → Redundanz = 100/n in %
Wenn 2^mP² = 2nP² => n = 2^m–1:
Redundanz des Hamming-Kodes: 100m/2^m = R_H
Redundanz des Kodes mit verschlungener Parität: 100/2^m–1 = R_p R_H/R_p = m/2.
Im Allgemeinen wird der Parameter m für einen Hamming-Kode recht groß gewählt (m ≥ 5), und die Relation R_H/R_p = m/2 zeigt, dass die Redundanz eines Kodes mit verschlungener Parität wie gezeigt bei äquivalenter Korrektureffizienz deutlich schwächer ist.
Umgekehrt sind bei äquivalenter Redundanz: 100m/2m = 100/n => n = 2m/mdie Fehlerquote nach Korrektur respektive: PH = 2mP2 (Hamming) Pp = 2nP2 = 2m+1/mP2 (verschlungene Parität) PHPp = m/2 =>
Daraus leitet man ab, dass bei äquivalenten Redundanzen die Fehlerquote nach Korrektur eines Hamming-Kodes m/2 mal stärker als beim Kode mit verschlungener Parität ist.
VARIANTE
Es gibt eine andere Klasse von Laufbahnen mit identischen Eigenschaften: Siehe 5 bei A und B, welche zwei Laufbahntypen TrA und TrB zeigt, die es ermöglichen, zwei Bits der Parität PrA und PrB zu erhalten. Diese Laufbahnen erfordern einen Speicher kleinerer Größe.
Anmerkung
Auf 6 wird gezeigt, dass die Laufbahnen des auf 4 gezeigten Typs sich für die Korrektur von Fehler-„Paketen" eignen. Somit ermöglichen es die Paritätsdivergenzen PPr1 bis PPr8 in Verbindung mit den Laufbahnen TrP1 bis TrP8, die Pakete B1 bis B4 aufeinanderfolgender fehlerhafter Bits zu korrigieren.
Diese Eigenschaft ist mit einem Blockkode ohne komplexen Kunstgriff nicht erreichbar. Sie wird umso effizienter, je größer n ist.
Aus diesen verschiedenen Laufbahnen ist abzuleiten, dass die „n" ersten Kaskaden jeweils mit zwei Anschlusspunkten versehen sind, angeordnet für respektive gleiche Verzögerungen von (p – j + 1) × (n × T) und p + j × (n × T) mit j = 1 ... n, und p bezeichnet die halbe Anzahl der gesamten Verzögerungselemente der einen, auf 4 gezeigten, und dass die „n" ersten Kaskaden jeweils mit zwei Anschlusspunkten versehen sind, angeordnet für respektive gleiche Verzögerungen von p × (n × T) und p + j × (n × t) mit j = 1 ... n, und p bezeichnet die halbe Anzahl der gesamten Verzögerungselemente der anderen, auf 5 gezeigten. Die Wechselelemente sind angeordnet nach einer Verzögerung gleich (q + 1 – j) × (n × t) mit j = 1 ... n, und q bezeichnet die halbe Anzahl der gesamten Verzögerungselemente.

Claims

Übertragungssystem mittels Informationen gebildet aus einer Folge von binären Elementen geschützt durch einen Fehlerverwaltungskode welcher zumindest zwei Mal den Wert jedes binären Elements berücksichtigt, ein System mit: – einer Kodiervorrichtung (5) mit: – einem Eingangszugang (1) für die Eingangsdaten je nach einer Erscheinungsfrequenz gleich 1/T, – einer ersten Datenanalyseschaltung (35) für die Ausgabe an einem Ausgang eines Fehlerverwaltungskodes, – einer Ausgangsschaltung (32) für die Ausgabe an einem Ausgangszugang (10) von geschützten Daten unter Zuteilung an die Eingangsdaten des besagten Fehlerverwaltungskodes, – einem Übertragungsmittel (12) für die Übertragung der geschützten Daten und – einer Dekodiervorrichtung (20) mit: – einem Empfangszugang (15) für den Empfang der geschützten Daten, – einer Fehlerverarbeitungsschaltung (45) und – einem Ausgangszugang (22) für die Ausgabe der wiederhergestellten Daten, dadurch gekennzeichnetes System, dass die Datenanalyseschaltung kooperiert mit: – Parallelisierungsmitteln (30) versehen mit einem Eingang (1) für den Erhalt von Daten und mit „n" Ausgängen für die Ausgabe der Daten in multiplen Zeitpunkten von n × T, und es enthält: – ersten Kaskaden von Verzögerungsmitteln für die Verzögerung der parallelisierten Daten mit multiplen Zeiten von n × T, versehen mit Anschlusspunkten auf der Ebene jedes Verzögerungselements, – Kombinationsschaltungen (GR1, GR2, OE) mit Eingängen, welche an mindestens zwei Anschlusspunkte aller Kaskaden angeschlossen sind, um den besagten Fehlerverwaltungskode auszugeben, – einer Ausgangsschaltung (32) für die Ausgabe von Daten in Begleitung eines Fehlerverwaltungskodes anhand der aus der besagten Analyseschaltung im Takt 1/nT kommenden Daten.
Übertragungssystem nach Anspruch 1, dadurch gekennzeichnet, dass die Dekodierschaltung (20) enthält: – eine Präsentationsschaltung (40) einerseits für die Präsentation der übertragenen Daten und andererseits des übertragenen Verwaltungskodes in einem Takt von 1/nT, – eine zweite Datenanalyseschaltung (42) versehen mit einem Eingang für den Erhalt der übertragenen Daten, – einen Zugang für den Erhalt des besagten Fehlerverwaltungskodes, – ein Vergleichselement (Pc) für die Ausgabe eines Vergleichssignals als Ergebnis des Vergleichs des übertragenen Verwaltungskodes mit dem Verwaltungskode der zweiten Analyseschaltung, – eine Korrekturschaltung (45) für die Korrektur der binären Elemente unter Berücksichtigung des Vergleichssignals, – eine Ausgangsschaltung (50) für die Ausgabe der Daten aus der Analyseschaltung im Takt 1/nT.
Übertragungssystem nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass die Korrekturschaltung (45) besteht aus: – „n" zweiten Kaskaden von Verzögerungsmitteln für die Verzögerung der parallelisierten Daten mit multiplen Zeiten von n × T, in denen Elemente zum Wechseln der Datenwerte angeordnet und mit Eingängen versehen sind, um das besagte Vergleichssignal zu erhalten.
Übertragungssystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die „n" ersten Kaskaden jeweils mit zwei Anschlusspunkten versehen sind, angeordnet für respektive gleiche Verzögerungen von (p – j + 1) × (n × T) und p + j × (n × T) mit j = 1 ... n, und p bezeichnet die halbe Anzahl der gesamten Verzögerungselemente.
Übertragungssystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die „n" ersten Kaskaden jeweils mit zwei Anschlusspunkten versehen sind, angeordnet für respektive gleiche Verzögerungen von p × (n × T) und p + j × (n × T) mit j = 1 ... n, und p bezeichnet die halbe Anzahl der gesamten Verzögerungselemente.
Übertragungssystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass in den „n" zweiten Kaskaden die Wechselelemente angeordnet sind nach einer Verzögerung gleich (q + 1 – j) × (n × T) mit j = 1 ... n, und q bezeichnet die halbe Anzahl der gesamten Verzögerungselemente.
Übertragungssystem nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Fehlerverwaltungskode ein Paritätskode ist.
Kodierschaltung geeignet für ein Übertragungssystem nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass sie versehen ist mit: – einem Eingangszugang (1) für die Eingangsdaten nach einer Erscheinungsfrequenz gleich 1/T, – einer ersten Datenanalyseschaltung (35) für die Ausgabe an einem Ausgang eines Fehlerverwaltungskodes in Kooperation mit: – Parallelisierungsmitteln versehen mit einem Eingang für den Erhalt von Daten und mit „n" Ausgängen für die Ausgabe der Daten in multiplen Zeitpunkten von n × T, und mit: – Kaskaden von Verzögerungsmitteln für die Verzögerung der parallelisierten Daten mit multiplen Zeiten von n × T, versehen mit Anschlusspunkten auf der Ebene jedes Verzögerungselements, – Kombinationsschaltungen (GR1, GR2, OE) mit Eingängen, welche an mindestens zwei Anschlusspunkte aller Kaskaden angeschlossen sind, um den besagten Fehlerverwaltungskode auszugeben, – einer Ausgangsschaltung (32) für die Ausgabe an einem Ausgangszugang (10) von geschützten Daten unter Zuteilung an die Eingangsdaten des besagten Fehlerverwaltungskodes.
Dekodierschaltung geeignet für Übertragungssystem mit: – einem Eingangszugang (1) für die Eingangsdaten nach einer Erscheinungsfrequenz gleich 1/T, – einer ersten Datenanalyseschaltung (35) für die Ausgabe an einem Ausgang eines Fehlerverwaltungskodes, – einer Ausgangsschaltung (32) für die Ausgabe an einem Ausgangszugang von geschützten Daten unter Zuteilung an die Eingangsdaten des besagten Fehlerverwaltungskodes nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass sie enthält: – eine Präsentationsschaltung (40) einerseits für die Präsentation der übertragenen Daten und andererseits des übertragenen Verwaltungskodes in einem Takt von 1/nT, – eine zweite Datenanalyseschaltung (42) versehen mit einem Eingang für den Erhalt der übertragenen Daten, – einen Zugang für den Erhalt des besagten Fehlerverwaltungskodes, – ein Vergleichselement (Pc) für die Ausgabe eines Vergleichssignals als Ergebnis des Vergleichs des übertragenen Verwaltungskodes mit dem Verwaltungskode der zweiten Analyseschaltung, – eine Fehlerverarbeitungsschaltung (45) für die Korrektur der binären Elemente unter Berücksichtigung des Vergleichssignals, – eine Ausgangsschaltung (50) für die Ausgabe der Daten aus der Analyseschaltung im Takt 1/nT.