JP3748606B2 - 誤り管理符号保護通信式伝送システム - Google Patents
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Description
【発明の属する技術分野】
本発明は各ビットの値を少なくとも2回考慮に入れる誤り管理符号で保護されたビット列によって形成された通信を介する伝送システムであって:
− 1/Tと同一であるフェードイン周波数を有する入力データのための入力アクセスと;誤り管理符号を出力に発生する第1のデータ解析回路と;上記誤り管理符号を上記入力データに割り当てることにより保護されたデータを出力アクセスに発生する出力回路とを有する符号化装置と、
− 上記保護されたデータを伝送する伝送手段と、
− 上記保護されたデータを受信する受信アクセスと;誤り処理回路と;再現されたデータを発生する出力アクセスとを有する復号化装置とからなる、伝送システムに関する。
【0002】
このようなシステムは、特に、データ伝送の分野及びデータ記録の分野に重要な応用があり、例えば、磁気テープ又はコンパクトディスクのような記録媒体は一つの伝送手段として考えられる。
更に、本発明は上記システムに適当な符号化装置と復号化装置に関する。
【0003】
【従来の技術】
情報ストリームを保護する手段は、米国特許第4,796,260 号明細書に記載されている。上記明細書には、ビットのブロックを扱う誤り訂正符号が記載されている。
【0004】
【発明が解決しようとする課題】
上記手段によれば、ブロックは受信された後に処理される必要があるので、高いレートでデータを処理したい場合に有利ではない。
本発明は処理が連続的に行われる上記の形のシステムの提案を目的とする。
【0005】
【課題を解決するための手段】
従って、本発明のシステムによれば、上記データ解析回路は:
− データを受信する入力と、n×Tの倍数である時点で上記データを発生する“n”個の出力とを有するシリアル−パラレル変換手段と、
− 各遅延素子にタップ点を有する、n×Tの倍数である時間間隔にパラレル変換されたデータを遅延させる遅延素子の縦続結合と、
− 上記誤り管理符号を発生するため、全ての縦続結合の中の少なくとも二つのタップ点に接続された入力を有する結合回路とからなることを特徴とする。
【0006】
【発明の実施の形態】
本発明の上記及び他の面は、以下に記載する実施例から明らかであり、かかる実施例を参照して説明される。
図1には本発明の伝送システムが示され、参照符号1はビット列(ストリング)の入力アクセスを表わしている。上記ビット列は、誤り管理符号のビットが挿入された別のビット列を出力アクセス10に生成するため符号化装置5によって処理される。かかる列は保護されたデータを形成する。伝送手段12(本発明の手段として重要ではないので図示しない)は、再現されたデータを出力アクセス22に発生する復号化装置20の受信アクセス15に上記保護されたデータを伝送する。
【0007】
上記例の大枠の範囲内において、上記誤り管理符号は簡単なパリティ符号である。ビット列の各ビットは、パリティの計算に少なくとも2回含まれるので、ある種の伝送エラーを訂正することが可能になる。
図2には本発明の符号化装置の一実施例が記載されている。符号化装置は、まず最初に、1/Tと同一の周波数を有するアクセス1に受信された一連のビットを“n”個のビット列に変換するシリアル−パラレル変換回路30よりなる。説明を簡単にするため、個数“n”は“4”と同一に選ばれた。この4個の列は、上記回路30の出力から分岐するワイヤF1、F2、F3及びF4上で利用できるようになる。上記各ワイヤはデータ解析回路35を介して出力回路32の入力に接続されている。上記データ解析回路35は各々がワイヤF1乃至F4の中の一つに接続された遅延素子の4個の縦続結合により形成され:一つの縦続結合は遅延素子T1,1からT1,7によって構成されてワイヤF1に接続され、素子T2,1からT2,7の縦続結合はワイヤF2に接続され、素子T3,1からT3,7の縦続結合はワイヤF3に接続され、素子T4,1からT4,7の縦続結合はワイヤF4に接続されている。上記各遅延素子はn×Tと同一の遅延を生じさせる。出力回路32は、入力上の信号を伝送媒体12に適合させるため適当に処理することにより出力アクセス10に発生するよう入力上の信号を変換する。
【0008】
本発明に従ってパリティ計算を実行するため、解析回路35は結合回路よりなる。結合回路は、「排他的論理和」演算子の二つのグループGR1及びGR2と、「排他的論理和」ゲートOEとにより形成される。第1のグループGR1は3個の排他的論理和ゲート01,1と01,2と01,3とにより形成される。ゲート01,1の入力は、遅延素子T1,3の出力と、遅延素子T2,2の出力に接続され、実際的に縦続結合の中間を表わしている。ゲート01,2の入力は、ゲート01,1の出力と、遅延素子T3,1の出力に接続され、ゲート01,3の入力は、ゲート01,2の出力と、遅延素子T4,1の入力に接続されている。第2のグループは、3個の「排他的論理和」ゲート02,1と、02,2と、02,3とにより形成される。ゲート02,1の入力は、遅延素子T1,4の出力と、遅延素子T2,5の出力に接続され、ゲート02,2の入力は、ゲート02,1の出力と、遅延素子T3,6の出力に接続され、ゲート02,3の入力は、ゲート02,2の出力と、遅延素子T4,7の出力に接続されている。ゲートOEは本発明に従って結合されたパリティを生成する。従って、ゲートOEの入力は、ゲート01,3の出力と、ゲート02,3の出力に接続されている。更に、出力回路32によって上記パリティ情報の伝送が得られる。
【0009】
従って、各縦続結合に対し、接続は一つの遅延素子上方と、一つの遅延素子下方に移されている。
図3には本発明の復号化装置の一実施例が示されている。復号化回路は、まず最初に、アクセス15に受信された伝送データを分割する分割回路40により形成される。分割回路40は、伝送された情報ストリームをワイヤG1からG4に発生し、符号化装置5の解析回路35により処理された伝送パリティ符号をワイヤPtに発生する。回路35と同様の構成を有する第2の解析回路42は、伝送されたパリティPtと比較され、同一ビットに関連するローカルパリティP1を生成する。比較の結果は誤り訂正回路45に供給され、次いで、誤り訂正回路45はワイヤG1乃至G4からくるビット内の誤りを訂正する。出力回路50は、ユーザのための情報ストリームをアクセス22に発生する。
【0010】
誤り訂正回路45は遅延素子の4個の縦続結合により形成され、この結合は各々:第1の結合に対するTT1,1乃至TT1,5と、第2の結合に対するTT2,1乃至TT2,5と、第3の結合に対するTT3,1乃至TT3,5と、第4の結合に対するTT4,1乃至TT4,5の遅延素子からなる。種々の排他的論理和ゲートP1乃至P4は、ビットの値を変えるため縦続結合の中に挿入されている。従って、ゲートP1はその入力の一方が素子TT1,5の出力に接続され、その出力は回路50に接続され、ゲートP2はその入力の一方が素子TT2,4の出力に接続され、その出力は素子TT2,5の入力に接続され、ゲートP3はその入力の一方が素子TT3,3の出力に接続され、その出力は素子TT3,4の入力に接続され、ゲートP4はその入力の一方が素子TT4,2の出力に接続され、その出力は素子TT4,3の入力に接続されている。ゲートP1乃至P4のもう一方の入力は、アンドゲートA4乃至A1の出力に夫々接続されている。上記全アンドゲートの中の一方の入力は、遅延素子TU8の出力に接続され、このTU8は出力Pl上のパリティを回路35で生成されたパリティPtと比較する排他的論理和ゲートPcの出力に接続された遅延素子TU1乃至TU8の直列結合の一部を形成する。
【0011】
従って、ゲートA1乃至A4は、二つの間違ったパリティ符号が入力に供給されたとき、その出力に“1”を生成するので;上記二つの間違ったパリティを発生したビットを訂正することが可能である。
本発明の理論的考察:
以下、本発明に理論的考察を加える。直列形式で与えられると想定される符号化されるべきデータは、ワイヤF1乃至Fn上で得られるn個の列で並列形式に変換されることが図4に示されている。同図において、n個の並列な列のビットは小さい円で描かれている。次いで、簡単なパリティ計算が、同図に示されたTr1乃至Tr5のパス内で定義された2nビットのワードから行われる。得られたパリティビットPr1乃至Pr5は小さい正方形で表わされている。
【0012】
データの任意のビットは、常に、二つの「パス」の交点上にあり、かつ、二つだけのパスの交点上にある。これは、情報ビットの誤りのある伝送に対し、(伝送された冗長なビットが同一の原理に従って受信時に再計算された冗長なビットと比較されたとき得られる)二つのパリティビット(冗長性)のパリティによって生ずる相違(divergence called parity)が存在することを意味する。上記二つのビットに関係する「パス」は、その交点の誤りビットを局在化させ、その値を反転することにより訂正をなし得ることが原理的に知られている。このことは、例えば、黒い正方形で示され、(受信時の計算後)伝送されたパリティビットと一致しないパリティビットPr4とPr5の場合にも言える。従って、Pr4とPr5に接続された二つのパスTr4とTr5の交点にあるビット“B”は、伝送エラーの影響を受けている。
【0013】
符号特性:
次いで、符号の特性について説明する。
(1)本発明による上記符号はブロック符号に非常に類似しているが、実際にブロックを定義することができない(ブロックはインターリーブしている)。(2)符号の限界は、同一の「パス」に属する2ビットが間違っているときに生じる。これにより、訂正の効率の近似値を評価することが可能である。
【0014】
データが“n”個の列に分割された場合、冗長性はn個のデータビットに対し1ビットである((n+1/n−1)100%のオーバーヘッド)。
伝送エラー率がP(訂正前のビット誤り確率)であるとき、同一のパスに属する2個のビットに誤りのある確率は(Pが小さい場合)約2nP2 である。
2m −1の情報ビットのブロックにm個の冗長ビットが付加され、訂正限界が(mが大きい場合)約2m P2 であるハミング符号と比較すると、訂正後の同一の誤り率は、上記二つの符号に対し以下のように想定される:
ハミング:2m P2 に対し、冗長性は略100m/2m (単位%)である。
【0015】
インターリーブ形パリティ:2nP2 に対し、冗長性は略100/n(単位%)である。
2m P2 =2nP2 であるならば、n=2m-1 であるので:
ハミング符号の冗長性は、100m/2m =RH であり、
インターリーブ形パリティの冗長性は、100/2m-1 =RP であり、
RH /RP =m/2が得られる。
【0016】
一般的に、ハミング符号のパラメータmは十分大きく選ばれるので(m≧5)、上記式RH /RP =m/2は、訂正の効率が等価である場合に、本発明により提案されたインターリーブ形パリティの冗長性の方が明らかに低いということを示している。
逆に言うと、次式の如く冗長性が等価であるならば:
100m/2m =100/n 即ち n=2m /m
と表わされるので、訂正後の誤り率は、ハミング符号とインターリーブ形パリティに対し夫々以下のように表わされる:
PH =2m P2 (ハミング)
PP =2nP2 =(2m+1 /m)P2 (インターリーブ形パリティ)
PH /PP =m/2
従って、冗長性が等価である場合、ハミング符号による訂正後の誤り率はインターリーブ形パリティ符号の誤り率よりもm/2倍大きいことが上記式から推定される。
【0017】
他の実施例:
同一の特性を有する別のパスのクラスが存在する。図5の(A)及び(B)を参照すると、PrAとPrBの二つのパリティビットを得ることができるTrAとTrBの二つのパスの形が示されている。これらのパスに必要とされるメモリは小さい。
【0018】
考察:
図6には、図4に示された形のパスは誤りのある「パケット」の訂正に好ましいということが示されている。パスTrP1乃至TrP8に関係するパリティPPr1乃至PPr8の相違によって、連続的な誤りのあるビットのパケットB1 乃至B4 の訂正が可能になる。複雑な計算を伴うことのないこの特性は、ブロック符号の場合には得られない特性である。上記パケットの訂正はnが大きくなるに従ってより効率的になる。
【図面の簡単な説明】
【図1】本発明の伝送システムである。
【図2】本発明の符号化装置である。
【図3】本発明の復号化装置である。
【図4】本発明を説明するための略図である。
【図5】本発明の他の実施例を説明するための略図である。
【図6】パケット誤り訂正に関し本発明の利点を示すための概略説明図である。
【符号の説明】
1 入力アクセス
5 符号化装置
10,15 出力アクセス
12 伝送手段
15 受信アクセス
20 復号化装置
30 シリアル−パラレル変換回路
32 出力回路
35 データ解析回路
40 分割回路
42 第2の解析回路
45 誤り訂正回路
50 出力回路
Claims (9)
- − 1/Tと同一であるフェードイン周波数を有する入力データのための入力アクセスと;
誤り管理符号を出力に発生する第1のデータ解析回路と;
上記誤り管理符号を上記入力データに割り当てることにより保護されたデータを出力アクセスに発生する出力回路とを有する符号化装置と、
− 上記保護されたデータを伝送する伝送手段と、
− 上記保護されたデータを受信する受信アクセスと;
誤り処理回路と;
再現されたデータを発生する出力アクセスとを有する復号化装置と
を有する、各ビットの値を少なくとも2回考慮に入れる誤り管理符号で保護されたビット列によって形成された通信を介する伝送システムであって:
上記データ解析回路は:
− データを受信する入力と、n×Tの倍数である時点で上記データを発生する“n”個の出力とを有するシリアル−パラレル変換手段と、
− 各遅延素子にタップ点を有するn×Tの倍数である時間間隔にパラレル変換されたデータを遅延させる遅延素子の第1の縦続結合と、
− 該誤り管理符号を発生するため、全ての縦続結合の中の少なくとも二つのタップ点に接続された入力を有する結合回路と
を有することを特徴とする伝送システム。 - 上記復号化回路は:
− 伝送されたデータと伝送された管理符号を分割する分割回路と、
− 上記伝送されたデータを受信する入力を有する第2のデータ解析回路と、
− 該誤り管理符号を受信するアクセスと、
− 上記伝送された管理符号と上記第2の解析回路の管理符号の比較の結果である比較信号を供給する比較素子と、
− 上記比較信号の関数としてビットを訂正する訂正回路と
を有することを特徴とする請求項1記載の伝送システム。 - 上記訂正回路は:
− 該比較信号を受信する入力を有するデータ値変更器が含まれる上記パラレル変換されたデータをn×Tの倍数の時間間隔に遅延させる遅延素子の“n”段の第2の縦続結合により構成されることを特徴とする請求項1又は2記載の伝送システム。 - 上記“n”段の第1の縦続結合は、j=1...nであり、pは平均の遅延素子総数を表わす場合、(p−j+1)×(n×T)及び(p+j)×(n×T)と夫々に同一である遅延のための二つのタップ点を各々に有することを特徴とする請求項1乃至3のうちいずれか1項記載の伝送システム。
- 上記“n”段の第1の縦続結合は、j=1...nであり、pは平均の遅延素子総数を表わす場合、p×(n×T)及び(p+j)×(n×T)と夫々に同一である遅延のための二つのタップ点を各々に有することを特徴とする請求項1乃至3のうちいずれか1項記載の伝送システム。
- 上記“n”段の第2の縦続結合において、j=1...nであり、qは平均の遅延素子総数を表わす場合、(q+1−j)×(n×T)と同一である遅延素子の後に変更素子が配置されていることを特徴とする請求項1乃至3のうちいずれか1項記載の伝送システム。
- 上記誤り管理符号はパリティ符号であることを特徴とする請求項1乃至6のうちいずれか1項記載の伝送システム。
- − 1/Tと同一であるフェードイン周波数を有する入力データのための入力アクセスと、
− データを受信する入力と、n×Tの倍数である時点で上記データを生成する“n”個の出力とを有するシリアル−パラレル変換手段と;
各遅延素子にタップ点を有する、n×Tの倍数である時間間隔にパラレル変換されたデータを遅延させる遅延素子の縦続結合と;
誤り管理符号を生成するため、全ての縦続結合の中の少なくとも二つのタップ点に接続された入力を有する結合回路と
を有する、誤り管理符号を出力に生成する第1のデータ解析回路と、
− 上記誤り管理符号を上記入力データに割り当てることにより保護されたデータを出力アクセスに発生する出力回路と
を有することを特徴とする請求項1乃至7のうちいずれか1項記載の伝送システムに適する符号化回路。 - − 上記保護されたデータを受信する受信アクセスと;
− 該比較信号を受信する入力を有するデータ値変更器が含まれる上記パラレル変換されたデータをn×Tの倍数の時間の間隔に遅延させる遅延素子の縦続結合により構成される誤り処理回路と;
− 再現されたデータを発生する出力アクセスと
を有することを特徴とする請求項1乃至7のうちいずれか1項記載の伝送システムに適する復号化回路。
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JPH04373313A (ja) | 復号装置 |
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