DE69325849T2 - Verfahren zum Herstellen von Metalleiter auf einem isolierenden Substrat - Google Patents

Verfahren zum Herstellen von Metalleiter auf einem isolierenden Substrat

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Description

    1. Gebiet der Erfindung
  • Die Erfindung betrifft ein Verfahren zum Herstellen von Metallleiterbahnen, die auf einem isolierenden Substrat ausgebildet werden, um ein Aktivmatrixsubstrat herzustellen, wie es für ein Flüssigkristalldisplay oder dergleichen verwendet wird.
    • 2. Beschreibung der einschlägigen Technik
  • Ein Flüssigkristalldisplay unter Verwendung eines Aktivmatrix-Ansteuerungssystems umfasst ein Aktivmatrixsubstrat mit einem Array von Dünnschichttransistoren (nachfolgend als TFTs abgekürzt) sowie Gateelektroden-Leiterbahnen, die zwischen den TFTs verlaufen. Derartige Gateelektroden-Leiterbahnen bestehen aus Metall, das auf seiner Oberfläche durch anodische Oxidation, thermische Oxidation oder dergleichen einen "Selbstoxidierungsfilm" ausbilden kann. Nach der Herstellung eines derartigen als Isolierschicht wirkenden Oxidfilms wird eine andere Isolierschicht aus SiNx, SiO&sub2; oder dergleichen hergestellt. So verfügen die Gateelektroden-Leiterbahnen über eine "Doppelisolierstruktur".
  • Die Gateelektroden-Leiterbahnen verfügen über sich von ihnen ausgehend erstreckende Gateelektroden, von denen jede zusammen mit einer Sourceelektrode und einer Drainelektrode einen TFT bildet. Die Sourceelektroden erstrecken sich ausgehend von Sourceelektroden-Leiterbahnen, die ebenfalls zwischen TFTs verlaufen, in einer Richtung rechtwinklig zu den Gateelektroden-Leiterbahnen. Wenn die Gateelektroden-Leiterbahnen und die sich von ihnen ausgehend erstreckenden Gateelektroden die obige Doppelisolierstruktur aufweisen, sind die Isolationseigenschaften der Gateelektroden gegenüber den Sourceelektroden und den Drainelektroden im Vergleich mit denjenigen von Gateelektroden ohne den Oxidfilm verbessert. Zu Beispielen von Metallen, die dazu in der Lage sind, einen Oxidfilm auszubilden, gehören Tantal (Ta), Niob (Nb), Titan (Ti) und Aluminium (Al). Insbesondere wird Ta in weitem Umfang in Isolierschichten für Dünnschichtdioden (nachfolgend als TFDs abgekürzt), nicht nur für TFTs, verwendet, da durch anodische oder thermische Oxidation von Ta erhaltenes Ta&sub2;O&sub5; Poole-Frenkel-Leitung zeigt. Ta verfügt über eine Gitterstruktur von zwei verschiedenen Typen: eine körperzentrierte, kubische Gitterstruktur und eine tetragonale, kubische Gitterstruktur. Ta mit körperzentrierter, kubischer Gitterstruktur wird als α-Ta bezeichnet, während Ta mit tetragonaler, kubischer Gitterstruktur als β-Ta bezeichnet wird. Der spezifische Widerstand von β-Ta in Form einer Dünnschicht hat den großen Wert von ungefähr 170-200 uΩ·cm, während der spezifische Widerstand von α-Ta in Volumenform den kleinen Wert von ungefähr 13-15 uΩ· cm aufweist.
  • In den letzten Jahren hat die Nachfrage nach Flüssigkristalldisplays mit größerem Schirm und höherer Genauigkeit zugenommen. Um ein derartiges Flüssigkristalldisplay zu realisieren, müssen Gateelektroden-Leiterbahnen und Sourceelektroden-Leiterbahnen länger und schmaler als herkömmliche bei kleinerem Widerstand gemacht werden. Um diesen Erfordernissen zu genügen, werden Gateelektroden-Leiterbahnen vorzugsweise aus einem Material mit kleinem spezifischem Widerstand wie α-Ta hergestellt. In den meisten Fällen ist jedoch ein durch Abscheiden von Ta durch normales Sputtern erhaltener Film ein β-Ta-Film mit hohem spezifischem Widerstand. Ein α-Ta-Film kann dadurch hergestellt werden, dass ein Ta-Film bei der Herstellung desselben durch Sputtern mit einer winzigen Menge an Stickstoff dotiert wird. Jedoch nimmt auf Grund des Vorhandenseins dieses Stickstoff-Dotierstoffs der spezifische Widerstand eines derartigen α-Ta-Films auf ungefähr 60 bis 100 uΩ·cm zu, was zu groß ist, als dass Verwendbarkeit für Gateelektroden-Leiterbahnen bestünden. Die Abhängigkeit des spezifischen Widerstands und des Temperaturkoeffizienten des spezifischen Widerstands eines Ta-Films von der Dosis von Ionen wie Ar&spplus; und N&sub2;&spplus; ist von K. H. Goh et al. in "Ion impact chemistry in thin metal films; Argon, oxygen and nitrogen bombardment of tantalum", Ion Implantation in Semiconductors, Plenum Press, S. 325-333, beschrieben.
  • Es ist auch bekannt, dass ein α-Ta-Film dadurch hergestellt werden kann, dass Ta auf einem Dünnschichtträger wie Nb, Mo und TaNx mit der körperzentrierten, kubischen Gitterstruktur abgeschieden wird, anstatt dass ein Dotieren mit Stickstoff erfolgt. Es ist bekannt, dass das abgeschiedene Ta durch den Einfluss des Filmträgers zu α-Ta wird. Der sich ergebende undotierte α-Ta-Film hat einen spezifischen Widerstand vom kleinen Wert von ungefähr 20 bis 30 uΩ·cm, was in geeigneter Weise für Gateelektroden-Leiterbahnen verwendbar ist.
  • Jedoch bestehen bei undotiertem α-Ta die folgenden Nachteile: wenn auf der Oberfläche eines undotierten α-Ta-Films ein Oxidfilm hergestellt wird, sind die Isolationseigenschaften des Oxidfilms im Vergleich zum Fall eines mit Stickstoff dotierten α-Ta-Films gering.
  • Ferner ist, während ein Flüssigkristalldisplay Symmetrie der Spannung- Strom-Charakteristik hinsichtlich der Nullachse der Spannung benötigt, die Spannung-Strom-Charakteristik von Ta&sub2;O&sub5;, wie es durch Oxidieren von undotiertem α-Ta ohne Stickstoff erhalten wird, nicht symmetrisch hinsichtlich der Nullachse der Spannung.
  • Aus den obigen Gründen ist ein Aktivmatrixsubstrat mit Metallleiterbahnen aus undotiertem α-Ta zur Realisierung eines großen Flüssigkristalldisplays hoher Genauigkeit nicht geeignet.
  • Die japanische Patentoffenlegungsveröffentlichung Nr. 3-51 823 offenbart ein Verfahren zum Implantieren von Ionen in eine Isolierschicht nach der Herstellung derselben, um für eine stabile Spannung-Strom-Charakteristik für ein Schaltelement zu sorgen, das aus einer Dreischichtstruktur eines Metall-Isolator-Metalls für ein Flüssigkristalldisplay besteht. Jedoch umfasst die Offenbarung kein Verfahren zum Verringern des Widerstands von Metallleiterbahnen sowie zum Verbessern der Isolierung derselben, um ein großes Flüssigkristalldisplay hoher Genauigkeit zu erhalten.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Das erfindungsgemäße Verfahren zum Herstellen von Metallleiterbahnen auf einem isolierenden Substrat weist die folgenden Schritte auf: Herstellen einer Metallleiterbahn-Schicht vorbestimmter Form an einer vorbestimmten Position des isolierenden Substrats, wobei die Metallleiterbahn-Schicht aus einem aus der aus Ta, Nb, Ti und Al bestehenden Gruppe ausgewählten Material besteht; Implantieren der Oberfläche der Metallleiterbahn-Schicht mit einem Fremdstoffelement; und Herstellen einer Isolierschicht durch Oxidieren der Oberfläche der Metallleiterbahn-Schicht nach dem Implantieren des Fremdstoffelements.
  • So ermöglicht die hier beschriebene Erfindung die folgenden Vorteile: (1) Schaffen eines Verfahrens zum Herstellen von Metallleiterbahnen in solcher Weise, dass der spezifische Widerstand derselben nur im Oberflächenteil groß ist, während er in anderen Teilen klein ist; (2) Schaffen eines Verfahrens zum Herstellen von Metallleiterbahnen, die eine Isolierschicht mit hervorragenden Isolationseigenschaften ausbilden können, wodurch verhindert ist, dass ein Strom nichtlinear hinsichtlich der Spannung fließt; (3) Schaffen eines Verfahrens zum Herstellen von Metallleiterbahnen, die eine Isolierschicht mit einer Spannung-Strom-Charakteristik symmetrisch hinsichtlich der Nullachse der Spannung ausbilden können; und (4) Schaffen eines Verfahrens zum Herstellen von Elektrodenleiterbahnen, das bei der Herstellung eines Aktivmatrixsubstrats anwendbar ist, wie es für ein Flüssigkristalldisplay mit großem Schirm und hoher Genauigkeit verwendet wird. Diese und andere Vorteile der Erfindung werden dem Fachmann beim Lesen und Verstehen der folgenden detaillierten Beschreibung unter Bezugnahme auf die beigefügten Figuren deutlich.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist eine Teilansicht eines Aktivmatrixsubstrats, das unter Verwendung eines erfindungsgemäßen Verfahrens zum Herstellen von Metallleiterbahnen hergestellt wurde.
  • Fig. 2A bis 21 sind Teilschnittansichten entlang der Linie A-A in Fig. 1 zum Veranschaulichen von Stadien beim Herstellprozess des Aktivmatrixsubstrats von Fig. 1.
  • Fig. 3 ist eine vergrößerte Schnittansicht einer Gateelektroden-Leiterbahn für das Aktivmatrixsubstrat von Fig. 1.
  • Fig. 4 ist ein Kurvenbild, das die Konzentrationsverteilung von Stickstoff in der Gateelektroden-Leiterbahn von Fig. 3 als Funktion der Tiefe der Gateelektroden-Leiterbahn zeigt.
  • Fig. 5 ist eine Teildraufsicht eines anderen Aktivmatrixsubstrats, das gemäß dem erfindungsgemäßen Verfahren zum Herstellen von Metallleiterbahnen hergestellt wurde.
  • Fig. 6A bis 6E sind Teilschnittansichten entlang der Linie B-B in Fig. 5 zum Veranschaulichen von Stadien beim Herstellprozess des Aktivmatrixsubstrats von Fig. 5.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE Beispiel 1
  • Fig. 1 zeigt ein Aktivmatrixsubstrat für ein Flüssigkristalldisplay unter Verwendung eines Aktivmatrix-Ansteuerungssystems. Das Aktivmatrixsubstrat betrifft hier ein Substrat mit TFTs und Gate- und Sourceelektroden-Leiterbahnen, die in einer Matrix auf einem isolierenden Substrat angeordnet sind. Das erfindungsgemäße Verfahren zum Herstellen von Metallleiterbahnen kann auf die Herstellung von Gateelektroden für das für ein Flüssigkristalldisplay verwendete Aktivmatrixsubstrat angewandt werden.
  • Gemäß Fig. 1 umfasst das Aktivmatrixsubstrat ein isolierendes Glassubstrat 10, eine Vielzahl paralleler Gateelektroden-Leiterbahnen 20, die gemäß dem erfindungsgemäßen Verfahren auf dem Glassubstrat 10 hergestellt wurden, und eine Vielzahl paralleler Sourceelektroden-Leiterbahnen 30, die so auf dem Glassubstrat 10 hergestellt wurden, dass sie die Gateelektroden-Leiterbahnen 20 schneiden. Das Aktivmatrixsubstrat umfasst ferner eine Pixelelektrode 40, die innerhalb jedes Rechteckbereichs ausgebildet ist, wie er durch benachbarte Gateelektroden-Leiterbahnen 20 und benachbarte Sourceelektroden-Leiterbahnen 30 gebildet ist, sowie einen TFT 50, der in einer Ecke jedes Rechteckbereichs ausgebildet ist. Der TFT 50 ist elektrisch mit der Pixelelektrode 40 verbunden. Der TFT 50 umfasst eine Gateelektrode 20 als Verlängerung ausgehend von der nächsten Gateelektroden-Leiterbahn 20, eine Sourceelektrode 30a als Verlängerung ausgehend von der nächsten Sourceelektroden-Leiterbahn 30 und eine Drainelektrode 66. So ist der TFT 50 elektrisch mit der nächsten Gateelektroden-Leiterbahn 20 und der nächsten Sourceelektroden-Leiterbahn 30 verbunden.
  • Nun wird die Herstellung des obigen Aktivmatrixsubstrats unter Bezugnahme auf die Fig. 2A bis 21 beschrieben.
  • Gemäß Fig. 2A wird zum Herstellen der Gateelektroden-Leiterbahn 20 als erstes Nb mit körperzentrierter, kubischer Gitterstruktur mit einer Dicke im Bereich von mehreren Nanometern bis 100 nm, vorzugsweise im Bereich von 5 bis 15 nm, auf der Oberfläche des Glassubstrats 10 abgeschieden. An Stelle von Nb können Mo, TaNx oder dergleichen mit körperzentrierter, kubischer Gitterstruktur verwendet werden. Dann wird nicht mit Stickstoff dotiertes Ta durch Sputtern mit einer Dicke von 100-500 nm, vorzugsweise 250-350 nm, auf der Nb-Schicht abgeschieden.
  • Auf der Ta-Schicht wird ein Resist mit dem Muster von Gateelektroden-Leiterbahnen (nicht dargestellt) abgeschieden und Teile der Nb-Schicht und der Ta-Schicht, die nicht mit dem Resist bedeckt sind, werden abgeätzt, um eine Nb-Leiterbahnschicht 21 und eine Ta-Leiterbahnschicht 22 zu erhalten, die in der Form der Gateelektroden-Leiterbahnen 20 strukturiert sind, von denen ausgehend sich die Gateelektroden 20a erstrecken, wie es in Fig. 1 dargestellt ist.
  • Gemäß Fig. 2B wird Stickstoff als Fremdstoff durch ein Ionenschauerbehandlung bei einer Energie von 20-300 kev, vorzugsweise 50-200 kev, bevorzugter 80-150 keV, in die Ta-Leiterbahnschicht 22 implantiert. Die Implantationsdosis beträgt 1,0 · 10¹¹ bis 1,0 · 10²&sup0; Ionen/cm², vorzugsweise 1,0 · 10¹³ bis 1,0 · 10¹&sup8; Ionen/cm², bevorzugter 1,0 · 10¹&sup4; bis 1,0 · 10¹&sup7; Ionen/cm². Als Fremdstoff kann auch ein anderes Element als Stickstoff, wie Kohlenstoff, das in das α-Ta-Kristallgitter eindringen kann, verwendet werden.
  • Die Implantation des Fremdstoffs kann auch durch Plasmatempern ausgeführt werden. Beim Plasmatempern wird die Ta-Leiterbahnschicht 22 in einem Plasma getempert, das Atome des Elements, wie Stickstoff and Kohlenstoff, enthält, das in das Kristallgitter eindringen kann, was bei Bedingungen eines Drucks von 5-500 Pa, vorzugsweise 10-100 Pa, und einer Leistungsdichte von 30 -400 mW/cm², vorzugsweise 60-240 mW/cm² für 30-420 Minuten, vorzugsweise 60-300 Minuten, erfolgt.
  • Dann wird, gemäß Fig. 2C, eine erste Isolierschicht 23, die die Nb-Leiterbahnschicht 21 und die Ta-Leiterbahnschicht 22 bedeckt, durch anodisches Oxidieren der freiliegenden Flächen der Ta-Leiterbahnschicht 22 und der Nb- Leiterbahnschicht 21 ausgebildet. So werden die Metallleiterbahn 20 mit den sich von ihnen ausgehenden Gateelektroden 20a auf dem Glassubstrat 10 hergestellt.
  • In Fig. 3 ist ein Schnitt der durch die oben beschriebenen Schritte hergestellten Gateelektroden-Leiterbahn 20 dargestellt. In Fig. 3 zeigen schwarze Punkte die Verteilung implantierter Ionen. Der Abstand d&sub1; ist die Dicke der durch anodische Oxidation hergestellten Isolierschicht 23, und d&sub2; ist die Dicke der Nb-Leiterbahnschicht 21 und der Ta-Leiterbahnschicht 22 vor der anodischen Oxidation. Die Dicken d&sub1; und d&sub2; betragen beide ungefähr 100 -500 nm.
  • Fig. 4 zeigt die Konzentration implantierter Ionen in der Gateelektroden- Leiterbahn 20 nach der anodischen Oxidation als Funktion der Tiefe der Gateelektroden-Leiterbahn 20. Die y-Achse zeigt die Konzentration implantierter Stickstoffionen, und die x-Achse zeigt die Tiefe der Gateelektroden-Leiterbahn 20. Ein Punkt a entspricht der Oberfläche der ersten Isolierschicht 23, ein Punkt b entspricht der Oberfläche der Ta-Leiterbahnschicht 22 vor der anodischen Oxidation, und ein Punkt d entspricht der Oberfläche der Ta-Leiterbahnschicht 22 nach der anodischen Oxidation. Der Abstand d1 zwischen dem Punkt a und dem Punkt d ist die Dicke der ersten Isolierschicht 23.
  • Die Verteilung der implantierten Ionen ähnelt einer Normalverteilung mit dem Maximalwert am Punkt c. Aus der Fig. 4 ist es erkennbar, dass die implantierten Ionen in den Oberflächenteil der Ta-Leiterbahnschicht 22 vor der anodischen Oxidation diffundieren. Daher enthält die durch Oxidation des Oberflächenteils der Ta-Leiterbahnschicht 22 erzeugte erste Isolierschicht 23 die meisten der implantierten Ionen. Der Punkt c, der die maximale Konzentration in der Normalverteilung der implantierten Ionen anzeigt, kann mit dem Punkt b übereinstimmen, der der Oberfläche der Ta-Leiterbahnschicht 22 vor der anodischen Oxidation entspricht, jedoch liegt er im allgemeinen irgendwo zwischen dem Punkt b und dem Punkt d in der Ta-Leiterbahnschicht 22 nach der anodischen Oxidation. Stickstoffionen sind so implantiert, dass ihre Konzentration am Punkt d 0,05% oder mehr des metallischen Ta beträgt. Wenn Kohlenstoff als Fremdstoff verwendet wird, sollte die Konzentration der implantierten Kohlenstoffionen 2% oder mehr des Metalls Ta am Punkt d betragen.
  • So enthält in der durch das obige Verfahren hergestellten Gateelektroden- Leiterbahn 20 nur der Oberflächenteil der Ta-Leiterbahnschicht 22 nahe der ersten Isolierschicht 23 implantierte Stickstoffionen. Demgemäß ist der spezifische Widerstand nur in diesem Oberflächenteil erhöht, jedoch nicht im gesamten Teil der Ta-Leiterbahnschicht 22. Im Ergebnis kann die gemäß dem erfindungsgemäßen Verfahren hergestellte Gateelektroden-Leiterbahn 20 sowohl eine erste Isolierschicht 23 mit hervorragenden Isolationseigenschaften als auch eine Ta-Leiterbahnschicht 22 mit ausreichend niedrigem Widerstand aufweisen.
  • Dann wird, gemäß Fig. 2D, nach der Ausbildung der ersten Isolierschicht 23 durch anodische Oxidation, SiNx durch Sputtern oder CVD auf der gesamten Oberfläche der Schichtstruktur mit einer Dicke von z. B. ungefähr 300 nm abgeschieden, um eine zweite Isolierschicht 62 auszubilden.
  • Gemäß Fig. 2E werden amorphes Silizium (a-Si) und SiNx in dieser Reihenfolge durch Plasma-CVD mit Dicken von ungefähr 30 nm bzw. 200 nm auf der gesamten Oberfläche der zweiten Isolierschicht 62 abgeschieden. Dann werden diese abgeschiedenen Schichten durch Photoätzen geätzt, um eine zweite Halbleiterschicht 63, die nur einen Teil der zweiten Isolierschicht 62 über der Gateelektrode 20a, um den TFT 50 auszubilden, bzw. eine dritte Isolierschicht 64 auf der Halbleiterschicht 63 auszubilden.
  • Dann wird, gemäß Fig. 2F, mit Phosphor (P) dotiertes a-Si durch Plasma-CVD mit einer Dicke von ungefähr 100 nm auf der gesamten Oberfläche der Schichtstruktur abgeschieden. Dann wird durch Photoätzen ein Teil des a-Si, wie im mittleren Teil der dritten Isolierschicht 64 abgeschieden, entfernt, eine a-Si-Schicht 65 auszubilden, die die Halbleiterschicht 63 und die Seitenteile und die oberen Randteile der dritten Isolierschicht 64 bedeckt.
  • Ferner wird, gemäß Fiq. 2 G, Mo durch Sputtern mit einer Dicke von 300 nm auf der gesamten Oberfläche der Schichtstruktur abgeschieden. Danach wird ein Teil des Mo, wie im mittleren Teil der dritten Isolierschicht 64 abgeschieden, durch Photoätzten entfernt, um die aus Mo bestehende Drainelektrode 66 und die aus Mo bestehende Sourceelektrode 30a auszubilden. Gemäß Fig. 2H wird dann Indiumzinnoxid (ITO) durch Sputtern auf der gesamten Oberfläche der Schichtstruktur abgeschieden. Dann wird ein Teil des ITO, wie im mittleren Teil der dritten Isolierschicht 64 abgeschieden, durch Photoätzen entfernt, um eine ITO-Schicht 67 wie auch die Pixelelektrode 40 auszubilden, wie es in Fig. 1 dargestellt ist.
  • Abschließend wird, gemäß Fig. 21, SiNx durch Plasma-CVD auf der gesamten Oberfläche der Schichtstruktur abgeschieden, um einen Schutzfilm 68 auszubilden. So wird das Aktivmatrixsubstrat fertiggestellt.
  • Im durch das oben beschriebene Verfahren erhaltenen Aktivmatrixsubstrat zeigen die Gateelektroden-Leiterbahnen 20 mit der durch anodische Oxidation hergestellten Isolierschicht 23 einen kleinen spezifischen Widerstand, so dass das Aktivmatrixsubstrat vergrößert werden kann und die Gateelektroden- Leiterbahnen 20 klein und schmal sein können, ohne dass Schwierigkeiten wie übermäßige parasitäre Kapazität, Übersprechen und/oder Herstellschwierig keiten verursacht werden. Ferner verfügt die erste Isolierschicht 23, in die Stickstoff implantiert ist, über hervorragende Isolationseigenschaften, so dass keine Isolationsstörung zwischen den Gateelektroden-Leiterbahnen 20 und den Sourceelektroden-Leiterbahnen 30 auftritt.
    • Beispiel 2
  • Fig. 5 zeigt ein anderes Beispiel eines Aktivmatrixsubstrats mit gemäß dem erfindungsgemäßen Verfahren hergestellten Gateelektroden-Leiterbahnen. Das Aktivmatrixsubstrat dieses Beispiels umfasst eine Vielzahl von in einer Matrix auf einem Glassubstrat 10 angeordneten Pixelelektroden 40 sowie eine Vielzahl von Abrastersignal-Leiterbahnen 70, die entsprechend dem erfindungsgemäßen Verfahren hergestellt sind und entlang Reihen der Pixelelektroden 40 verlaufen. Jede der Pixelelektroden 40 ist elektrisch über eine Dünnschichtdiode (TFD) mit der benachbarten Abrastersignal-Leiterbahn 70 verbunden. Fig. 5 zeigt der Einfachheit halber nur eine Pixelelektrode 40 und die Abrastersignal-Leiterbahn 70, die über die TFD mit der Pixelelektrode 40 verbunden ist.
  • Nun wird die Herstellung des obigen Aktivmatrixsubstrats unter Bezugnahme auf die Fig. 6A bis 6E beschrieben.
  • Gemäß Fig. 6A wird zum Herstellen der Abrastersignal-Leiterbahn 70 Nb mit körperzentrierter, kubischer Gitterstruktur als erstes mit einer Dicke im Bereich von einigen Nanometern bis 100 nm, vorzugsweise im Bereich von 5 bis 15 nm, auf der Oberfläche des Glassubstrats 10 abgeschieden. Dann wird nicht mit Stickstoff dotiertes Ta durch Sputtern mit einer Dicke im Bereich von ungefähr 100-500 nm, vorzugsweise 250-350 nm, auf der Nb-Schicht abgeschieden.
  • Auf der Ta-Schicht wird ein Resist mit dem Muster von Abrastersignal-Leiterbahnen (nicht dargestellt) abgeschieden, und nicht mit dem Resist bedeckte Teile der Nb-Schicht und der Ta-Schicht werden abgeätzt, um eine Nb- Leiterbahnschicht 71 und eine Ta-Leiterbahnschicht 72 zu erhalten, die mit der Form der Abrastersignal-Leiterbahnen 70 strukturiert sind.
  • Gemäß Fig. 6B werden durch Ionenschauerbehandlung bei denselben Bedingungen wie denen, die unter Bezugnahme auf Fig. 2B für das Beispiel 1 beschrieben wurden, Stickstoff-Fremdstoffe in die Ta-Leiterbahnschicht 72 implantiert.
  • Die Implantation von Fremdstoffen kann auch durch Plasmatempern erfolgen. Die Bedingungen für das Plasmatempern sind dieselben, wie sie unter Bezugnahme auf Fig. 2B beim Beispiel 1 beschrieben sind.
  • Danach wird, gemäß Fig. 6C, durch anodisches Oxidieren der freiliegenden Oberflächen der Ta-Leiterbahnschicht 72 und der Nb-Leiterbahnschicht 71 eine erste Isolierschicht 73 hergestellt, die die Nb-Leiterbahnschicht 71 und die Ta-Leiterbahnschicht 72 bedeckt. So werden die Abrastersignal-Leiterbahnen 70 auf dem Glassubstrat 10 ausgebildet. Bei diesem Beispiel liegt die Dicke der Nb-Leiterbahnschicht 71 und der Ta-Leiterbahnschicht 72 vor der anodischen Oxidation, die dem Wert d&sub2; der Fig. 3 beim Beispiel 1 entspricht, im Bereich von ungefähr 100-500 nm, und die Dicke der ersten Isolierschicht 73 nach der anodischen Oxidation, die dem Wert d&sub1; in Fig. 3 entspricht, liegt im Bereich von ungefähr 20-200 nm. Beim Beispiel 1 sind nur in den Oberflächenteil der Ta-Leiterbahn 72 nahe der ersten Isolierschicht 73 Stickstoffionen implantiert. Demgemäß ist der spezifische Widerstand nur in diesem Oberflächenteil, jedoch nicht im gesamten Teil der Ta- Leiterbahnschicht 72 erhöht. Darüber hinaus verfügt die erste Isolierschicht 73 über eine Spannung-Strom-Charakteristik, die symmetrisch zur Nullachse der Spannung ist.
  • Dann wird, gemäß Fig. 6D, ITO durch Sputtern auf der gesamten Oberfläche der Schichtstruktur abgeschieden und durch Photoätzen zu vorbestimmter Form strukturiert, um die Pixelelektrode 40 zu bilden.
  • Gemäß Fig. 6E wird Cr durch Sputtern auf der gesamten Schichtstruktur abgeschieden und durch Photoätzen geätzt, um eine obere Elektrode 80 auszubilden, die die Abrastersignal-Leiterbahn 70 schneidet und teilweise mit der Pixelelektrode 40 überlappt. So ist das Aktivmatrixsubstrat fertiggestellt.
  • Wie oben beschrieben, werden gemäß dem erfindungsgemäßen Verfahren Fremdstoffe in eine Metallschicht implantiert, und danach wird der Oberflächenteil der Metallschicht oxidiert. Daher weist bei der sich ergebenden Metalleiterbahn nur der Oberflächenteil der zu oxidierenden Metallschicht einen großen spezifischen Widerstand auf, während der andere Teil der Metallschicht einen kleinen spezifischen Widerstand aufweist.

Claims (8)

1. Verfahren zum Herstellen von Metallleiterbahnen auf einem isolierenden Substrat, mit den folgenden Schritten:
- Herstellen einer Metallleiterbahn-Schicht vorbestimmter Form an einer vorbestimmten Position des isolierenden Substrats, wobei die Metallleiterbahn-Schicht aus einem aus der aus Ta, Nb, Ti und Al bestehenden Gruppe ausgewählten Material besteht;
- Implantieren der Oberfläche der Metallleiterbahn-Schicht mit einem Fremdstoffelement; und
- Herstellen einer Isolierschicht durch Oxidieren der Oberfläche der Metallleiterbahn-Schicht nach dem Implantieren des Fremdstoffelements.
2. Verfahren nach Anspruch 1, bei dem das Fremdstoffelement aus der aus Stickstoff und Kohlenstoff bestehenden Gruppe ausgewählt wird.
3. Verfahren nach Anspruch 1 oder Anspruch 2, bei dem der Schritt des Implantierens der Metallleiterbahn-Schicht mit dem Fremdstoffelement durch einen Ionenschauervorgang ausgeführt wird.
4. Verfahren nach Anspruch 1 oder Anspruch 2, bei dem der Schritt des Implantierens der Metallleiterbahn-Schicht mit dem Fremdstoffelement durch Plasmatempern ausgeführt wird.
5. Verfahren nach einem der vorstehenden Ansprüche, bei dem die Metallleiterbahnen Gateelektrode-Leiterbahnen für ein Aktivmatrixsubstrat unter Verwendung von Dünnschichttransistoren aufweisen.
6. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Metallleiterbahnen Abrastersignal-Leiterbahnen für ein Aktivmatrixsubstrat unter Verwendung von Dünnschichtdioden aufweisen.
7. Verfahren nach einem der vorstehenden Ansprüche, bei dem die Metallleiterbahn-Schicht auf einer gitterbeeinflussenden Grundschicht hergestellt wird, die auf dem isolierenden Substrat ausgebildet ist, um in der leitenden Schicht eine vorbestimmte Gitterstruktur zu schaffen.
8. Verfahren nach Anspruch 7, bei dem das Metall Ta ist und die Grundschicht aus einem aus der Nb, Mo und TaNx bestehenden Gruppe ausgewählten Material hergestellt wird.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0582387B1 (de) * 1992-08-05 1999-05-26 Sharp Kabushiki Kaisha Metallische Leiterplatte und Herstellungsverfahren dafür
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
US6251758B1 (en) * 1994-11-14 2001-06-26 Applied Materials, Inc. Construction of a film on a semiconductor wafer
US5610084A (en) * 1995-04-21 1997-03-11 U.S. Phillips Corporation Method of manufacturing an antifuse utilizing nitrogen implantation
US5837592A (en) * 1995-12-07 1998-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stabilizing polysilicon resistors
JP2865039B2 (ja) * 1995-12-26 1999-03-08 日本電気株式会社 薄膜トランジスタ基板の製造方法
KR100205301B1 (ko) * 1995-12-26 1999-07-01 구본준 금속배선구조 및 형성방법
JPH10163501A (ja) * 1996-11-29 1998-06-19 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型トランジスタ
US6501094B1 (en) * 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JP3717634B2 (ja) * 1997-06-17 2005-11-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6166428A (en) * 1997-08-25 2000-12-26 Advanced Micro Devices, Inc. Formation of a barrier layer for tungsten damascene interconnects by nitrogen implantation of amorphous silicon or polysilicon
US7253109B2 (en) 1997-11-26 2007-08-07 Applied Materials, Inc. Method of depositing a tantalum nitride/tantalum diffusion barrier layer system
US6887353B1 (en) * 1997-12-19 2005-05-03 Applied Materials, Inc. Tailored barrier layer which provides improved copper interconnect electromigration resistance
US6396147B1 (en) 1998-05-16 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with metal-oxide conductors
KR20000043666A (ko) * 1998-12-29 2000-07-15 신현준 전로용 슬래그 코팅재
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
JP2000275663A (ja) * 1999-03-26 2000-10-06 Hitachi Ltd 液晶表示装置とその製造方法
US6613671B1 (en) * 2000-03-03 2003-09-02 Micron Technology, Inc. Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby
JP4831885B2 (ja) * 2001-04-27 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6955835B2 (en) * 2003-04-30 2005-10-18 Hewlett-Packard Development Company, L.P. Method for forming compressive alpha-tantalum on substrates and devices including the same
US20060084217A1 (en) * 2004-10-20 2006-04-20 Freescale Semiconductor, Inc. Plasma impurification of a metal gate in a semiconductor fabrication process
TW200913269A (en) * 2007-09-03 2009-03-16 Chunghwa Picture Tubes Ltd Thin film transistor and manufacturing method thereof
US9391152B1 (en) * 2015-01-20 2016-07-12 International Business Machines Corporation Implantation formed metal-insulator-semiconductor (MIS) contacts

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5197385A (en) * 1975-02-21 1976-08-26 Handotaisochino seizohoho
EP0058548B1 (de) * 1981-02-16 1986-08-06 Fujitsu Limited Verfahren zur Herstellung einer Halbleitervorrichtung des Typs MOSFET
DE3783405T2 (de) * 1986-08-19 1993-08-05 Fujitsu Ltd Halbleiteranordnung mit einer duennschicht-verdrahtung und verfahren zum herstellen derselben.
US5254870A (en) * 1988-05-07 1993-10-19 Seiko Epson Corporation Static random access memory having memory cells with electric field shielding for cell load resistances
JPH02106723A (ja) * 1988-10-17 1990-04-18 Toppan Printing Co Ltd 薄膜トランジスタアレイ
US5236866A (en) * 1988-10-25 1993-08-17 Mitsubishi Denki Kabushiki Kaisha Metal interconnection layer having reduced hillock formation in semi-conductor device and manufacturing method therefor
JP2795883B2 (ja) * 1989-03-24 1998-09-10 シチズン時計株式会社 液晶表示装置における非線形素子
JPH0770725B2 (ja) * 1989-03-29 1995-07-31 シャープ株式会社 半導体装置の製造方法
JPH0351823A (ja) * 1989-07-20 1991-03-06 Citizen Watch Co Ltd Ｍｉｍ型非線形スイッチング素子の製造方法
JPH03248568A (ja) * 1990-02-27 1991-11-06 Fuji Xerox Co Ltd 薄膜半導体装置
US5126283A (en) * 1990-05-21 1992-06-30 Motorola, Inc. Process for the selective encapsulation of an electrically conductive structure in a semiconductor device
US5250459A (en) * 1992-04-14 1993-10-05 Micron Technology, Inc. Electrically programmable low resistive antifuse element

Also Published As

Publication number Publication date
EP0570205B1 (de) 1999-08-04
KR970005000B1 (ko) 1997-04-10
DE69325849D1 (de) 1999-09-09
KR940006432A (ko) 1994-03-23
TW221523B (de) 1994-03-01
US5518936A (en) 1996-05-21
EP0570205A1 (de) 1993-11-18
JPH0629534A (ja) 1994-02-04
JP2905032B2 (ja) 1999-06-14

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