DE69323948T2

DE69323948T2 - Bilddekodierer

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Publication number: DE69323948T2
Application number: DE69323948T
Authority: DE
Inventors: Dong Ho C/O Goldstar Co. Ltd. Seoul Lee
Original assignee: Gold Star Co Ltd
Current assignee: LG Electronics Inc
Priority date: 1992-09-30
Filing date: 1993-09-30
Publication date: 1999-07-22
Anticipated expiration: 2013-10-01
Also published as: DE69323948D1; EP0592351A2; US5357282A; KR940008481A; DE592351T1; EP0592351A3; EP0592351B1; KR950005621B1

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf einen Bilddecodierer zur diskreten Cosinustransformation und Bewegungskompensation und, mehr insbesondere, auf einen Bilddecodierer, der separat einen Prozeß zur inversen Quantisierung und inversen diskreten Cosinustransformation sowie einen Prozeß zur Bewegungskompensation mit Blöcken durchführt und dann die Bilddatenabtastdifferenz kompensiert, die während der betreffenden Prozesse erzeugt wird, um dadurch einen stabilen Bewegungskompensationsprozeß in dem Konturteil von Subbildern zu ermöglichen.

2. Beschreibung des Standes der Technik

Allgemein erfordert in einem HDTV- oder MPEG-Standardbild-signalverarbeitungssystem ein Bildcodierer oder ein Bilddecodierer zur diskreten Cosinustransformation und Bewegungskompensation, die in dem Bildkompressions-/-expansionssystem vorgenommen werden, eine hohe Taktfrequenz (mehr als 50 MHz-Abtasttakte im Falle von HDTV) zur Echtzeitverarbeitung eines Videosignals. Ein paralleles Verarbeitungsverfahren, wie es in der WO-A-91110314 beschrieben, ist, mit Teilung des Bildes wird daher angewandt, um das Problem des Hardwareaufbaus aufgrund der Echtzeitverarbeitung von Videosignalen mit einer so hohen Taktfrequenz zu überwinden. Das heißt, nachdem ein einzelnes Bild, an dem eine Signalverarbeitung vorzunehmen ist, in n Subbilder unterteilt worden ist, sind n Bilddecodierer parallel vorgesehen, um einen Prozeß zur inversen Quantisierung und zur inversen diskreten Cosinustransformation sowie einen Prozeß zur Bewegungskompensation an den betreffenden Subbildern einzeln auszuführen. Das expandierte Videosignal kann erzielt werden durch Addieren der Ausgangssignale der jeweiligen Decodierer. Die Bilddecodierer von n Subbildern unterteilen, wie oben beschrieben, die betreffenden Videosignale, wodurch die Abtasttaktfrequenz auf 1/n reduziert und einfach eine Echtzeitverarbeitung des Videosignals ausgeführt wird.
Fig. 1 ist ein Blockschaltbild eines herkömmlichen Bilddecodierers, wobei der Decodierer ein Subbild verarbeitet, das 1/n des Gesamtbildes entspricht. Der Decodierer weist einen längenvariablen Decodierer 1 zum Decodieren des komprimierten Videosignals auf, das aus dem Codierer als ein Code variabler Länge übertragen wird, einen Abschnitt 2 zur inversen Quantisierung und zur inversen diskreten Cosinustransformation zum Wiederherstellen des Videosignals, das von dem längenvariablen Decodierer 1 geliefert wird, einen Rahmenspeicher 3 zum Speichern des Videosignals zur Bewegungskompensation des Signals, einen Bewegungskompensationsabschnitt 4 zum Ausführen einer Bewegungskompensation durch Auslesen des in dem Rahmenspeicher 3 gespeicherten Videosignals und einen Addierer 5 zum Addieren des inversen quantisierten und inversen diskreten cosinustransformierten Videosignals zu dem bewegungskompensierten Videosignal. Der Bilddecodierer nimmt ein Subbild unter n Subbildern P1 bis Pn unterteilt aus einem Rahmen, wie es in Fig. 2 gezeigt ist. Das heißt, ein Bilddecodierer für das Gesamtbild wird vervollständigt durch Vorsehen von n Bilddecodierern in Fig. 1 parallel für n Subbilder.
Der Betrieb des vorstehenden Bilddecodierers bei einem von n Subbildern wird im folgenden erläutert.
Der längenvariable Decodierer 1 decodiert ein Eingangsvideosignal und gibt dann das decodierte Signal an den Abschnitt 2 zur inversen Quantisierung und inversen diskreten Transformation ab, der das decodierte Videosignal invers quantisiert und invers diskret cosinustransformiert und das invers verarbeitete Signal an den Addierer 5 abgibt. Das Videosignal aus dem Addierer 5 wird in dem Rahmenspeicher 3 gespeichert und durch den Bewegungskompensationsabschnitt 4 ausgelesen und dann zu dem Addierer 5 als ein bewegungskompensiertes Videosignal zurückgeleitet. Der Addierer 5 addiert dann das inverse quantisierte und inverse diskrete cosinustransformierte Videosignal zu dem bewegungskompensierten Videosignal, um dadurch das endgültige expandierte Videosignal zu erzeugen.
In dem Bilddecodierer, der mit Bildunterteilung arbeitet, werden zwar die inverse Quantisierung und die inverse diskrete Cosinustransformation leicht verarbeitet, es gibt jedoch ein Problem bei der Verarbeitung der Bewegungskompensation. Das heißt, wenn die Information über den Bewegungssektor MV die Konturteile des Subbildes Pn kreuzt, wie es in Fig. 3 gezeigt ist, kann jeder Decodierer nicht unabhängig die betreffenden Subbilder unabhängig parallel verarbeiten. Demgemäß sind separate Steuerlogikschaltungen und Speicher zur Bewegungskompensation in den Konturteilen von Subbildern erforderlich. Daher wird die Wirkung eines Parallelverarbeitungsverfahren zur Echtzeitverarbeitung mit einem niedrigen Geschwindigkeitstakt, reduziert. Außerdem bewirkt die Information über die Bewegungskompensation, die die Konturteile von Subbildern kreuzt, daß die Bildverarbeitung mit einer niedrigen Frequenz instabil ist, so daß die Bildqualität verschlechtert wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung ist gemacht worden, um die im Stand der Technik auftretenden Probleme zu überwinden.
Es ist ein Ziel der vorliegenden Erfindung, einen Bilddecodierer zu schaffen, der einen Bildrahmen verarbeitet, der in vier Phasen unterteilt wird, um bewegungskompensiert zu werden, und die Ordnungen der Videosignale, die die Abtastdifferenz zwischen sich haben, an die betreffenden Phasen anpaßt, um dadurch eine stabile Bewegungskompensationsverarbeitung in dem Konturteil des Subbildes und eine Echtzeitverarbeitung von Videosignalen mit einer Taktfrequenz niedriger Geschwindigkeit zu ermöglichen und die Bildqualität zu verbessern.
Zum Erreichen des obigen Ziels wird ein Bilddecodierer gemäß den Ansprüchen 1 oder 4 geschaffen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die obigen Ziele und andere Vorteile der vorliegenden Erfindung werden durch Beschreiben der bevorzugten Ausführungsform derselben unter Bezugnahme auf die beigefügten Zeichnungen deutlicher werden, in denen:
Fig. 1 ein Blockschaltbild eines herkömmlichen Bilddecodierers zur diskreten Cosinustransformation und Bewegungskompensation ist;
Fig. 2 einen unterteilten Zustand eines Subbildes zeigt, der bei dem Parallelverarbeitungsverfahren gemäß der herkömmlichen Bildunterteilung verwendet wird;
Fig. 3 einen Zustand eines Subbildes zeigt zur Erläuterung eines Falles, in welchem eine Information über die Bewegungskompensation die Konturteile eines Subbildes in einem herkömmlichen Bilddecodierer kreuzt;
Fig. 4 ein Blockschaltbild von einer Ausführungsform des Bilddecodierers nach der vorliegenden Erfindung;
die Fig. 5A und 5B Bilddarstellungen eines Rahmenspeichers nach der vorliegenden Erfindung zeigen;
die Fig. 6A bis 6D Bilddarstellungen zeigen, die die Abtastordnung des Videosignals durch jeden Teil von Fig. 4 zeigen;
Fig. 7 ein Beispiel eines Schaltbildes von einer Ausführungsform des Abtastkonversionsabschnittes in dem Bilddecodierer nach der vorliegenden Erfindung ist;
Fig. 8 ein Beispiel eines Schaltbildes von einer Ausführungsform des Phasenkompensationsabschnittes, des Phasenunterteilungsabschnittes und des Datenumschaltabschnittes in dem Bilddecodierer nach der vorliegenden Erfindung zeigt;
Fig. 9 ein Blockschaltbild von einer weiteren Ausführungsform des Bilddecodierers nach der vorliegenden Erfindung ist;
Fig. 10 ein Blockschaltbild von einer weiteren Ausführungsform des Bilddecodierers nach der vorliegenden Erfindung ist; und
Fig. 11 ein Beispiel eines Schaltbildes von einer weiteren Ausführungsform des Phasenkompensationsabschnittes und des Phasenumschaltabschnittes in dem Bilddecodierer nach der vorliegenden Erfindung zeigt.

AUSFÜHRLICHE BESCHREIBUNG VON BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es wird nun auf Fig. 4 Bezug genommen, die eine Ausführungsform der vorliegenden Erfindung zeigt, wobei der Bilddecodierer einen Demultiplexer 6 zum Unterteilen eines Videosignals für einen Rahmen in vier Phasen eines 8 · 8-Blockes aufweist, Abschnitte 7 bis 10 zur inversen Quantisierung und inversen diskreten Cosinustransformation zum inversen Quantisieren bzw. inversen diskreten Cosinustransformieren der unterteilten Videosignale des 8 · 8-Blockes und einen Abtastkonversionsabschnitt 11 zum Anpassen der Abtastordnungen der inversen quantisierten und inversen diskreten cosinustransformierten Videosignale und des bewegungskompensierten Videosignals. Der Bilddecodierer hat auch einen Addierer 12 zum Addieren des abtastkonvertierten Videosignals zu dem bewegungskompensierten Videosignal aus einem Phasenkompensationsabschnitt 13, dem Phasenkompensationsabschnitt 13 zum Anpassen der Phasen der betreffenden bewegungskompensierten Videosignale, die dem Addierer 12 zuzuführen sind, und einen Phasenunterteilungsabschnitt 14 zum Unterteilen des Videosignals aus dem Addierer 12 für einen Rahmen in vier Phasen auf der X-Achse. In dieser Ausführungsform sind weiter vorgesehen ein Datenumschaltabschnitt 15 zum Steuern der Ordnungen der Lese- und Schreibzeiteinstellungen der Videosignale, die dem Phasenkompensationsabschnitt 13 zuzufüh ren sind, und der Videosignale, die von dem Phasenunterteilungsabschnitt 14 geliefert werden, Rahmenspeicher 16 bis 23 zum abwechselnden Lesen und Schreiben der betreffenden Videosignale bei den vier Phasen, einen Adreßumschaltabschnitt 24 zum Steuern der Ordnungen der Lese- und Schreibadressen der Rahmenspeicher 16 bis 23, sodaß diese abwechselnd geliefert werden, und einen Adreßerzeugungsabschnitt 25 zum Erzeugen der Lese- und Schreibadressen von Rahmenspeichern 16 bis 23 über den Adreßumschaltabschnitt 24.
In dieser Ausführungsform des Bilddecodierers nach der vorliegenden Erfindung, der wie oben, dargelegt aufgebaut ist, wird ein Prozeß zur inversen Quantisierung und inversen diskreten Cosinustransformation in der Einheit des 8 · 8-Blockes ausgeführt und die Verarbeitung zur Bewegungskompensation erfolgt in der Einheit eines 16 · 16-Blockes. Zu dieser Zeit werden diese Einheiten gemäß dem verlangten Bildkompressions-/-expansionssystem verändert, weshalb die Einheiten nicht auf die oben erwähnten 8 · 8- und 16 · 16-Blöcke beschränkt sind. Bei dem oben beschriebenen Bilddecodierer ist die Verarbeitungsstruktur zur Bewegungskompensation von der für die inverse Quantisierung und die inverse diskrete Cosinustransformation verschieden.
Das heißt, zur. Bewegungskompensation wird ein Videosignal für einen Rahmen (M · N), wie er in Fig. 5A gezeigt ist, parallelverarbeitet, indem es auf der X = Achse in vier Phasen unterteilt wird, wie es in Fig. 5B gezeigt ist. Jeder der Pixelwerte, der 4n (n:0, bis M·N-1), 4(n+1), 4(n+2), und 4(n+3) entspricht, wird den Rahmenbildern FM1 bis FM4 zugeordnet.
Das Rahmenbild FM1 bei der ersten Phase, das Rahmenbild FM2 bei der zweiten Phase, das Rahmenbild FM3 bei der dritten Phase und das Rahmenbild FM4 bei der vierten Phase entsprechen jedem Paar Rahmenspeichern 16 und 20, 17 und 21, 18 und 22 bzw. 19 und 23.
Das heißt, die Rahmenspeicher 16 bis 19 und die Rahmenspeicher 20 bis 23 lesen bzw. schreiben Videosignale für einen Rahmen, der in vier Phasen unterteilt ist. Wenn die Rahmenspeicher 16 bis 19 Rahmenbilder FM1 bis FM4 schreiben, lesen die Rahmenspeicher 20 bis 23 die Rahmenbilder FM1 bis FM4, die zuvor darin gespeichert worden sind. Und dann werden die Lese- und Schreiboperationen jedes Speicherpaares in bezug auf sich selbst abwechselnd geändert. Weil die Videosignale des 16 · 16-Blockes, die bewegungskompensiert werden sollen, in dieselben Daten des 4 · 16-Blockes bei den vier Phasen unterteilt werden, kann das bewegungskompensierte Bildsignal, das dem 16 · 16-Block entspricht, erzielt werden durch Auslesen der Bildsignale beiden vier Phasen zur selben Zeit (d. h. heißt Auslesen der Bildsignale der Rahmenspeicher 16 bis 23 zur selben Zeit).
Es wird zur inversen Quantisierung und zur inversen diskreten Cosinustransformation ein Videosignal des 16 · 16-Blockes, wie es in Fig. 6A gezeigt ist, in vier Phasen, Phase 1 bis Phase 4, des 8 · 8-Blockes unterteilt, wie es in Fig. 6B gezeigt ist. Ein Videosignal, das durch den längenvariablen Decodierer decodiert wird, wird in den Demultiplexer 6 eingegeben, wie es in Fig. 6A gezeigt ist, und wird in vier Phasen unterteilt und dann an die entsprechenden Abschnitte 7 bis 10 zur inversen Quantisierung und inversen diskreten Cosinustransformation angelegt. Die betreffenden inversen quantisierten und inversen diskreten cosinustransformierten Videosignale aus den betreffenden Abschnitten 7 bis 10 zur inversen Quantisierung und inversen diskreten Cosinustransformation werden gemäß der Ordnung von Fig. 6B abgetastet und dann an den Abtastkonversionsabschnitt 11 angelegt.
Es wird das Videosignal für einen Rahmen des 16 · 16-Blockes aus dem Addierer 12 in vier Phasen des 4 · 16-Blockes auf der X-Achse durch den Phasenunterteilungsabschnitt 14 unterteilt. Die Rahmenspeicher 16 bis 19 schreiben die unterteilten Videosignale, für jede Phase unter der Steuerung des Datenumschaltabschnittes 15 ein, und gleichzeitig lesen die Rahmenspeicher 20 bis 23 die Videosignale des darin zuvor gespeicherten Rahmens für jede Phase aus und geben die gelesenen Signale an den Phasenkompensationsabschnitt 13 ab.
Anschließend, bei der nächsten Bildsignalverarbeitungszeiteinstellung speichert der Datenumschaltabschnitt 15 die Videosignale aus dem Phasenunterteilungsabschnitt 14 in den Rahmenspeichern 20 bis 23 für jede Phase und liest die Videosignale des vorherigen Rahmens, der in den Rahmenspeichern 16 bis 19 gespeichert ist, aus, um so die gelesenen Signale an den Phasenkompensationsabschnitt 13 anzulegen. Dieser Betrieb wird in der Rahmeneinheit abwechselnd ausgeführt.
Die Videosignale, die, wie oben beschrieben, abwechselnd aus den Rahmenspeichern 16 bis 19 oder den Rahmenspeichern 20 bis 23 ausgelesen werden, werden gemäß der Ordnung der Signale, die in vier Phasen des 4 · 16-Blockes auf der X-Achse unterteilt werden, wie es in Figur, 6C gezeigt ist, abgetastet und dann an den Phasenkompensationsabschnitt 13 angelegt.
Es werden die Leseadresse RD und die Schreibadresse WR der Rahmenspeicher 16 bis 23 von dem Adreßerzeugungsabschnitt 25 geliefert, und die Zeiteinstellungen derselben werden durch den Adreßumschaltabschnitt 24 in der Rahmeneinheit konvertiert, und dann werden die Adressen abwechselnd jedem der Rahmenspeicher 16 bis 19 und 20 bis 23 zugeführt. Demgemäß lesen oder schreiben die Rahmenspeicher 16 bis 23 Videosignale abwechselnd.
Das Videosignal, das an den Phasenkompensationsabschnitt 13 gemäß der Abtastordnung angelegt wird, wie es in Fig. 6C gezeigt ist, wird, wie oben dargelegt, wie das nach Fig. 6D ab getastet und dann an den Addierer 12 angelegt. Es gibt demgemäß eine große Abtastdifferenz zwischen den Videosignalen aus den Abschnitten 7 bis 10 zur inversen Quantisierung und inversen diskreten Cosinustransformation, die wie die nach Fig. 6B abgetastet werden, und dem Videosignal aus dem Phasenkompensationsabschnitt 13, das wie das nach Fig. 6D abgetastet wird, wobei die Abtastdifferenz durch den Abtastkonversionsabschnitt 11 kompensiert wird. Das heißt, der Abtastkonversionsabschnitt 11 paßt die Abtastordnung des Videosignals aus den Abschnitten 7 bis 10 zur inversen Quantisierung und inversen diskreten Cosinustransformation an dem Addierer 12 so an, daß es mit der Abtastordnung des Videosignals aus dem Phasenkompensationsabschnitt 13 an dem Addierer 12 übereinstimmt.
Gemäß der Darstellung in Fig. 7 weist der Abtastkonversionsabschnitt 11 in einer Ausführungsform der vorliegenden Erfindung Dreizustandszwischenspeicher 26A bis 29B auf zum Steuern der Lese- und Schreibzeiteinstellungen der Videosignale, die in vier Phasen des 8 · 8-Blockes in der Rahmeneinheit, unterteilt werden, vier Paar SRAMs (Static Random Access Memories oder statische Direktzugriffsspeicher) 30A bis 33B zum abwechselnden Lesen und Schreiben der Videosignale des 8 · 8-Blockes unter der Steuerung der Zwischenspeicher 26A bis 29B, Multiplexer 34A und 34B zum abwechselnden Liefern der Lese- und Schreibadressen der SRAMs 30A bis 33B, Zähler 35A bis 36B zum Liefern der Lese- und Schreibadressen der SRAMs 30A bis 33B für die Multiplexer 34A und 34B, Multiplexer 37A bis 37D zum abwechselnden Liefern der Videosignale aus den Paaren von SRAMs 30A bis 33B, einen Multiplexer 38 zum Multiplexieren der Ausgangssignale der Multiplexer 37A bis 37D gemäß der Ordnung des bewegungskompensierten Videosignals und einen Zähler 39 zum Liefern von Auswahlsteuersignalen für den Multiplexer 38.
Der Betrieb des Abtastkonversionsabschnittes 11, der wie oben beschrieben aufgebaut ist, wird im folgenden beschrieben.
Die inversen diskreten cosinustransformierten Videosignale, wie sie in Fig. 6B dargestellt sind, gelangen in die Dreizustandszwischenspeicher 26A bis 29B für jeden Rahmen. Die erste bis vierte Phase, Phase 1 bis Phase 4, werden jedem Paar von Dreizustandszwischenspeichern 26A und 26B, 27A und 27B, 28A und 28B bzw. 29A und 29B zugeführt.
Die Dreizustandszwischenspeicher 26A und 26B werden abwechselnd freigegeben. Zum Beispiel, wenn der Dreizustandszwischenspeicher 26A "Ein" ist, gelangt der Dreizustandszwischenspeicher 26B in den Zustand hoher Impedanz, und wenn der Dreizustandszwischenspeicher 26B "Ein" ist, gelangt der Dreizustandszwischenspeicher 26A in den Zustand hoher Impedanz. Diese Operation wird für jeden Rahmen konvertiert.
Wenn demgemäß der Dreizustandszwischenspeicher 26A "Ein" ist, wird das Videosignal der ersten Phase in den SRAM 30A eingeschrieben, und gleichzeitig wird das Videosignal von SRAM 30B ausgelesen und somit über den Multiplexer 37A abgegeben. Und, wenn der Dreizustandszwischenspeicher 26B "Ein" ist, wird das Videosignal der ersten. Phase in den SRAM 30B eingeschrieben, und gleichzeitig wird das Videosignal des SRAM 30A ausgelesen und somit über den Multiplexer 37B abgegeben. Diese Operation wird in gleicher Weise in bezug auf die anderen Paare von Dreizustandszwischenspeichern 27A bis 29B bei der zweiten bis vierten Phase ausgeführt. Das heißt, zwei Speicher und zwei SRAMs werden abwechselnd zum Lesen und Schreiben von Videosignalen für jeden, Rahmen zugeordnet, und so werden die Lese- und Schreiboperationen der Videosignale in der Rahmeneinheit konvertiert. Die Lese- und Schreibadressen der SRAMs 30A bis 33B aus den Zählern 35A bis 36B werden durch die Multiplexer 34A und 34B für jede Datenperiode des 8 · 8-Blockes konvertiert.
Wenn eine Abtastfrequenz der Bilddaten 60 MHz beträgt, kann jeder Phasentakt der betreffenden Phasen, geteilt durch vier, auf 15 MHz reduziert werden.
Die Adresse des SRAM hat eine zweidimensionale Struktur der Zuordnung der X-Achse durch drei niedrigere Bits und durch Zuordnung der Y-Achse durch drei obere Bits auf der Basis von 8 · 8 = 64 = 2&sup6; (Pixels). Gemäß der Struktur werden die Lese- und Schreibadressen längs der X- Achse und der Y-Achse geteilt. Die Zähler 35A, 36A, 35B und 36B entsprechen einem Y-Achse- Adreßzähler mit einem Takt von 15/8 MHz, einem X-Achse-Schreibzähler mit einem Takt von 15 MHz, einem Y-Achse-Lesezähler mit einem Takt von 60/16 MHz und einem X-Achse-Lesezähler mit einem Takt von 60 MHz, und somit wird das Videosignal gemäß der gewünschten Ordnung ausgelesen. Das heißt, der X-Achse-Schreibzähler 36A zirkuliert achtmal in der Frequenz von 15 MHz, und der Y-Achse-Adreßzähler 35A schreibt acht Bilddaten auf der X-Achse und wird dann um "1" auf der Y-Achse erhöht und zirkuliert somit achtmal in der Frequenz von 15/8 MHz, wodurch die Schreibadresse des SRAM zugeordnet wird.
Außerdem zirkuliert der X-Achse-Lesezähler 36B achtmal in der Frequenz von 60 MHz, und der Y-Achse-Lesezähler 35B zirkuliert achtmal in der Frequenz von 60/16 MHz, wodurch wiederholt acht Bilddaten auf der X-Achse zweimal pro Periode gelesen werden. Da die erste und die zweite Phase, die Phase 1 und die Phase 2, der dritten und der vierten Phase, der Phase 3 und der Phase 4, längs der X-Achse benachbart sind, wie es in Fig. 6A gezeigt ist, wird die erste Zeile der ersten Phase, der Phase 1, gelesen, und dann sollte die entsprechende Zeile der zweiten Phase, der Phase 2, gelesen werden, damit sie mit der Abtastordnung wie der nach Fig. 6D in Übereinstimmung ist. Daher wird die Leseadresse auf der X-Achse zum zweifachen Lesen der Daten auf der X-Achse geliefert. Die Lese- und Schreibadressen, die wie oben dargelegt geliefert werden, werden durch die Multiplexer 34A und 34B umgeschaltet und dann abgegeben.
Außerdem werden Videosignale mit einem Takt von 60 MHz, die von den Multiplexem 37A und 37D geliefert werden, an die Ordnung von Fig. 6D unter der Steuerung des Zählers 39 über den Multiplexer 38 angepaßt und dann sequentiell dem Addierer 12 zugeführt. Dieser Prozeß wird durch den Multiplexer 38 ausgeführt zum Liefern der inversen quantisierten und der inversen diskreten cosinustransformierten Videosignale bei der ersten bis vierten Phase, der Phase 1 bis Phase 4, gemäß der Ordnung nach Fig. 6D durch Lesen des ersten und des vierten Ausgangsbits des Zählers 39 mit einem Takt von 60/8 MHz als Auswahlsteuereingangssignale S0 und S1.
Nachdem der Prozeß der Abtastkompensation abgeschlossen ist, wird das Videosignal, das an den, Addierer. 12 gemäß der Ordnung des Ausgangssignals aus dem Phasenkompensationsabschnitt 13 abgegeben wird, als das letzte expandierte Videosignal geliefert, das bewegungskompensiert ist und invers quantisiert ist und ebenso invers diskret cosinustransformiert ist.
Fig. 8 zeigt den Aufbau des Phasenkompensationsabschnitts 13, des Phasenunterteilungsabschnitts 14 und des Datenumschaltabschnitts 15 in einer Ausführungsform der vorliegenden Erfindung. Der Phasenkompensationsabschnitt 13 weist einen Multiplexer 40 auf zum Liefern des phasenkompensierten Videosignals gemäß der Abtastordnung durch Betrachten von zwei niedrigeren Bits des Bewegungsvektors entsprechend der X-Achse als Steuereingangssignale. Der Phasenunterteilungsabschnitt 14 umfaßt einen Demultiplexer 41 zum Unterteilen des Ausgangssignals des Addierers 12 in vier Phasen, die vier Paaren von Rahmenspeichern angepaßt sind. Und, der Datenumschaltabschnitt 15 weist einen Multiplexer 42 auf zum Auswählen der Ausgangssignale von Speichern, aus denen ausgelesen werden soll, jedes Paares von Rahmenspeichern für jede Phase, Dreizustandszwischenspeicher 43 und 44 zum Auswählen der Eingangsleitungen von Speichern, in die eingeschrieben werden soll, jedes Paares von Rahmenspeichern für jede Phase und einen Inverter 45 zum Konvertieren der Operationen der Zwischenspeicher 43 und 44.
Bei der Lesezeiteinstellung der Rahmenspeicher 16 bis 19, d. h. bei der Schreibzeiteinstellung der Rahmenspeicher 20 bis 23, wählt der Multiplexer 42 Datenleitungen der Rahmenspeicher 16 bis 19 aus, und der Dreizustandszwischenspeicher 43 gelangt in den Zustand hoher Impedanz, und somit wird der Dreizustandszwischenspeicher 44 gemäß dem. Freigabesteuersignal E, invertiert durch einen Inverter 45, freigegeben. Demgemäß werden die Videosignale, unterteilt in vier Phasen durch den Demultiplexer 41, in die Rahmenspeicher 20 bis 23 über den Dreizustandszwischenspeicher 44 eingeschrieben, und gleichzeitig werden die Videosignale aus den Rahmenspeichern 16 bis 19 an den Multiplexer 40 über den Multiplexer 42 abgegeben. Der Multiplexer 40 multiplexiert somit die Videosignale aus dem Multiplexer 42 und legt dann das multiplexierte Signal an den Addierer 12 gemäß der Ordnung nach Fig. 6D an durch Betrachten von zwei niedrigeren Bits VX0 und VX1 des Bewegungsvektors entsprechend der X = Achse als Steuereingangssignale S0 und S1.
Bei der Lesezeiteinstellung wählt der Rahmenspeicher 20 bis 23, d. h. bei der Schreibzeiteinstellung der Rahmenspeicher 16 bis 19, der Multiplexer 42 Datenleitungen der Rahmenspeicher 20 bis 23 aus, und der Dreizustandszwischenspeicher 43 wird freigegeben, und somit gelangt der Dreizustandszwischenspeicher 44 in den Zustand hoher Impedanz gemäß dem Freigabesteuersignal E, invertiert durch den Inverter 45. Demgemäß werden die Ausgangssignale des Demultiplexers 41 in die Rahmenspeicher 16 bis 19 über den Dreizustandszwischenspeicher 43 eingeschrieben, und die Videosignale, die von den Rahmenspeichern 20 bis 23, abgegeben werden, werden an den Addierer 12 gemäß der Ordnung nach Fig. 6D über die Multiplexer 42 und 40 angelegt.
Fig. 9, auf die nun Bezug genommen wird, zeigt eine weitere Ausführungsform der vorliegenden Erfindung, bei welcher der Bilddecodierer einen Demultiplexer 6 aufweist zum Unterteilen eines Videosignals für einen Rahmen in vier Phasen eines 8 · 8-Blockes, Abschnitte 7 bis 10 zur inversen Quantisierung und inversen diskreten Cosinustransformation, mittels welchen die unterteilten Videosignale des 8 · 8-Blockes invers quantisiert und invers diskret cosinustransformiert werden, einen Abtastkonversionsabschnitt 11 zum Anpassen der Abtastordnungen der inversen quantisierten und der inversen diskreten cosinustransformierten Videosignale und der bewegungskompensierten Videosignale, Addierer 12A bis 12D zum Addieren der abtastkonvertierten Videosignale zu den bewegungskompensierten Videosignalen für jede Phase und einen Multiplexer 46 zum Multiplexieren der Videosignale für einen Rahmen aus den Addierern 12A bis 12D. Der Decodierer hat außerdem einen Phasenkompensationsabschnitt 13 zum Anpassen der Phasen der bewegungskompensierten Videosignale, die an die Addierer 12A bis 12D angelegt werden, einen Datenumschaltabschnitt 15 zum Steuern der Ordnungen der Lese- und Schreibzeiteinstellungen der Videosignale, die an den Phasenkompensationsabschnitt 13 angelegt werden, und der Videosignale aus den Addierern 12A bis 12D, die an den Multiplexer 46 angelegt werden, Rahmenspeicher 16 bis 23 zum abwechselnden Lesen und. Schreiben der Videosignale für jede Phase, einen Adreßumschaltabschnitt 24 zum Steuern der Ordnungen der Lese- und Schreibadressen der Rahmenspeicher 16 bis 23, so daß sie abwechselnd geliefert werden, und einen Adreßerzeugungsabschnitt 25 zum Erzeugen der Lese- und Schreibadressen der, Rahmenspeicher 16 bis 23 über den Adreßumschaltabschnitt 24.
In einer weiteren Ausführungsform des Bilddecodierers nach der vorliegenden Erfindung, der wie oben aufgebaut ist, führen die Abschnitte, die dieselben Bezugszeichen wie in der Ausführungsform haben, die in Fig. 4 gezeigt ist, die gleichen Operationen aus, weshalb die Erläuterungen derselben weggelassen werden.
In einer weiteren Ausführungsform werden jedes Videosignal für jede Phase aus dem Abtastkonversionsabschnitt 11 und jedes bewegungskompensierte Videosignal für jede Phase aus dem Phasenkompensationsabschnitt 13 durch die Addierer 12A bis 12D addiert. Die addierten Videosignale jeder Phase werden direkt an den Datenumschaltabschnitt 15 angelegt, wohingegen gemäß einer Ausführungsform nach Fig. 4 die Videosignale durch den Phasenunterteilungsabschnitt 14 hindurchgehen und dann an den Phasenumschaltabschnitt 15 angelegt werden. Der Multiplexer 46 multiplexiert die letzten inversen quantisierten und inversen diskreten cosinustransformierten Videosignale sowie die letzten bewegungskompensierten Videosignale für jede Phase und liefert dann das multiplexierte Signal.
Fig. 10, auf die nun Bezug genommen wird, zeigt eine weitere Ausführungsform des Abtastkonversionsabschnittes 11 nach der vorliegenden Erfindung, wobei der Abtastkonversionsabschnitt Demultiplexer 11A bis 11D und Multiplexer 11E bis 11H zum Unterteilen der Videosignale aus den Abschnitten 7 bis 10 zur inversen Quantisierung bzw. inversen diskreten Cosinustransformation hat, so daß diese an die entsprechenden Videosignale aus dem Bewegungskompensationsabschnitt für jede Phase angepaßt werden, Dreizustandszwischenspeicher 26A bis 29B zum Steuern der Ordnungen der Lese- und Schreibzeiteinstellungen der Videosignale, die von den Multiplexern 11E bis 11H mit einer Periode eines 16 · 16-Blockes geliefert werden, so daß sie abwechselnd geliefert werden, SRAMs 30A bis 33B zum abwechselnden Lesen und Schreiben der Videosignale des 8 · 8-Blockes unter der Steuerung der Zwischenspeicher 26A bis 29B, Multiplexer 34A und 34B zum abwechselnden Liefern der Lese- und Schreibadressen der SRAMs 30A bis 33B, einen Zähler 11I zum Liefern der Schreibadressen der SRAMs 30A bis 33B, einen Zwischenspeicher 11J zur Verzögerungskompensation, einen PROM (Programmable Read Only Memory oder programmierbarer Festwertspeicher) 11K und einen PROM- Adreßzähler 11L zum Liefern der Leseadressen, der SRAMs 30A bis 33B für die Multiplexer 34A und 34B, um die Ordnungen des gespeicherten. Videosignals und des Videosignals, das von dem Bewegungskompensationsabschnitt geliefert wird, anzupassen, und Multiplexer 37A bis 37D zum abwechselnden Umschalten der Videosignale, die von den SRAMs 30A bis 33B geliefert werden, und zum Anlegen der umgeschalteten Signale an die Addierer 12A bis 12D für jede Phase.
In einer weiteren Ausführungsform des Abtastkonversionsabschnittes nach der vorliegenden Erfindung, der wie oben aufgebaut ist, führen die Abschnitte, die dieselben Bezugszeichen wie in der in Fig. 7 gezeigten Ausführungsform haben, die gleichen Operationen aus, und daher werden Erläuterungen derselben weggelassen.
In einer weiteren Ausführungsform werden die inversen diskreten cosinustransformierten Videosignale wie die nach Fig. 6B an 1 : 4-Demultiplexer 11A bis 11D für jede Phase angelegt. Das heißt, die erste bis vierte Phase, Phase 1 bis Phase 4, werden den 1 : 4-Demultiplexern 11A bis 11D zugeführt.
Demgemäß werden die Signale, die durch die 1 : 4-Demultiptexer 11A bis 11D hindurchgegangen sind, unterteilt, damit sie mit den entsprechenden Signalen aus dem Bewegungskompensationsabschnitt für jede Phase (vgl. Fig. 6D) übereinstimmen, und gehen durch 4 : 1-Multiplexer 11E bis 11H hindurch und werden als entsprechende Signale geliefert, die die gleichen Phasen wie die Videosignale aus dem Bewegungskompensationsabschnitt haben, d. h. als Signale, die den Phasen, unterteilt in vier auf der X-Achse aus dem 16 · 16-Block, entsprechen. Die Signale werden den Dreizustandszwischenspeichern 26A bis 29B zugeführt.
Die Signale, die der ersten Phase entsprechen und von dem Abschnitt der inversen diskreten Cosinustransformierten mit einer Periode des 16 · 16-Blockes geliefert werden, wie es oben beschrieben ist, werden an die Signale der ersten Phase des Bewegungskompensationsabschnittes angepaßt, wobei sich die Ordnungen derselben aber nicht linear entsprechen. Das heißt, weil die Signale, die der ersten Phase entsprechen, aus dem Abschnitt der inversen diskreten Cosinustransformierten in die Dreizustandszwischenspeicher 26A bis 29B gemäß der Ordnung nach Fig. 6C eintreten, sollten die Videosignale, die in den SRAMs 30A bis 33B gespeichert sind, wie oben beschrieben, gemäß der Ordnung nach Fig. 6D ausgelesen werden, damit sie mit der Ordnung nach Fig. 6D übereinstimmen.
Die Leseadressen der SRAMs 30A bis 33B werden in dem PROM 11K gespeichert, und der Zähler 11L liefert die Adresse des PROM 11K, wodurch die Ordnung der Lesezeiteinstellungen der SRAMs 30A bis 33B bestimmt wird. Die Schreibadressen der SRAMs 30A bis 33B werden von dem Zähler 11I geliefert, und der Zwischenspeicher 11J kompensiert die Verzögerungszeit des gezählten Wertes.
Die Adreßumschaltoperation durch die Multiplexer 34A und 34B und die, Datenlese- und - schreiboperationen der SRAMs über die Multiplexer 37A bis 37D stimmen mit denjenigen nach Fig. 7 überein.
Fig. 11 zeigt den Aufbau des Phasenkompensationsabschnittes und des Datenumschaltabschnittes von einer weiteren Ausführungsform der vorliegenden Erfindung.
Der Phasenkompensationsabschnitt 13 weist Multiplexer 13A bis 13D auf zum Abgeben der phasenkompensierten Videosignale an die Addierer 12A bis 12D, so daß sie an die Abtastord nung für jede Phase angepaßt werden, und einen Steuersignalerzeugungsabschnitt 13E zum Steuern der Multiplexer 13A bis 13D durch Betrachtung von zwei niedrigeren Bits VX0 und VX1 des Bewegungsvektors entsprechend der X-Achse als Eingangssteuersignalen.
Der Datenumschaltabschnitt 15 weist einen Multiplexer 42 auf zum Auswählen der Ausgangssignale der zu lesenden Speicher jedes Paares von Rahmenspeichern für jede Phase, Dreizustandszwischenspeicher 43 und 44 zum Auswählen der Eingangsleitungen der Speicher, in die einzuschreiben ist, jedes Paares von Rahmenspeichern für jede Phase, und einen Inverter 45 zum Konvertieren der Operationen der Zwischenspeicher 43 und 44.
Bei der Lesezeiteinstellung der Rahmenspeicher 16 bis 19, d. h. der Schreibzeiteinstellung der Rahmenspeicher 20 bis 23, wählt der Multiplexer 42 Datenleitungen der Rahmenspeicher 16 bis 19 aus, und der Dreizustandszwischenspeicher 43 gelangt in den Zustand hoher Impedanz, und somit wird der Dreizustandszwischenspeicher 44 gemäß dem Freigabesteuersignal E, invertiert durch den Inverter 45, freigegeben. Demgemäß werden die Videosignale, unterteilt, in vier Phasen, die von den Addierern 12A bis 12D geliefert werden, in die Rahmenspeicher 20 bis 23 über den Dreizustandszwischenspeicher 44 eingeschrieben, und gleichzeitig werden die Videosignale, die von den Rahmenspeichern 16 bis 19 abgegeben werden, an die Multiplexer 13A bis 13D über den Multiplexer 42 angelegt. Die Multiplexer 13A bis 13D multiplexieren somit die Videosignale aus dem Multiplexer 42 und legen dann an den Addierer 12 die entsprechenden multiplexierten Videosignale gemäß der Ordnung nach Fig. 6D an durch Betrachtung der beiden niedrigeren Bits VX0 und VX1 des Bewegungsvektors entsprechend der X-Achse als Steuereingangssignale S0 und S1 aus dem Steuersignalerzeugungsabschnitt 13E.
Bei der Lesezeiteinstellung der Rahmenspeicher 20 bis 23, d. h. bei der Schreibzeiteinstellung der Rahmenspeicher 16 bis 19, wählt der Multiplexer 42 Datenleitungen der Rahmenspeicher 20 bis 23 aus, und der Dreizustandszwischenspeicher 43 wird freigegeben, und somit gelangt der Dreizustandszwischenspeicher 44 in den Zustand hoher Impedanz gemäß dem Freigabesteuersignal E, invertiert durch den Inverter 45. Demgemäß werden die Ausgangssignale der Addierer 12A bis 12D in die Rahmenspeicher 16 bis 19 über den Dreizustandszwischenspeicher 43 eingeschrieben, und gleichzeitig werden die Videosignale aus den Rahmenspeichern 20 bis 23 an die Addierer 12A bis 12D gemäß der Ordnung nach Fig. 6D über die Multiplexer 42 und 13A bis 13D angelegt.
Aus den vorstehenden Darlegungen wird deutlich, daß die vorliegende Erfindung einen Prozeß ausführt zur inversen Quantisierung und inversen diskreten Cosinustransformation und parallel einen Prozeß zur Bewegungskompensation, wodurch eine stabile Echtzeitverarbeitung des Videosignals mit einer niedrigen Taktfrequenz ermöglicht wird. Darüber hinaus kann durch die Erfindung ein Problem bei der Verarbeitung der Bewegungskompensation in dem Konturteil von Subbildern überwunden werden und dadurch eine hohe Bildqualität erzielt werden.

Claims

1. Bilddecodierer mit einem längenvariablen Decodiererabschnitt (1) zum Decodieren eines eingegebenen komprimierten Videosignals und mit einem Bewegungskompensationsabschnitt (4) zum Ausführen einer Bewegungskompensation durch Erfassen von Bewegungsvektoren des eingegebenen komprimierten Videosignals in der Einheit eines Makroblockes von 16 · 16 Pixels, wobei der Bilddecodierer gekennzeichnet ist durch:

einen Demultiplexer (6) zum Unterteilen des Videosignals pro Rahmen, das durch den längenvariablen Decodierer decodiert wird, in 4 Blöcke von 8 · 8 Pixels;

Abschnitte (7-10) zur inversen Quantisierung, IQ, und zur inversen diskreten Cosinustransformation, IDCT, zum Ausführender inversen Quantisierung und der IDCT in bezug auf die unterteilten Videoblöcke; und

einen Abtastkonversionsabschnitt (11) zum Einstellen der Abtastordnungen der Videodaten, die von den IQ- und IDCT-Abschnitten geliefert werden, um die Ordnung an die bewegungskompensierten Daten anzupassen, die von dem Bewegungskompensationsabschnitt geliefert werden.

2. Bilddecodierer nach Anspruch 1, wobei der Abtastkonversionsabschnitt aufweist:

eine Vielzahl von Paaren von Dreizustandszwischenspeichern zum Steuern der Lese- und -Schreibzeiteinstellungen der N-unterteilten Videoblöcke aus dem IQ- und dem IDCT-Abschnitt in der Einheit eines Blockes;

eine Vielzahl von Paaren von Speichern zum abwechselnden Lesen und Schreiben der Videoblöcke unter der Steuerung jedes Dreizustandszwischenspeichers unter der Vielzahl von Paaren von Dreizustandszwischenspeichern;

ein erstes Paar Multiplexer zum abwechselnden Abgeben von Lese- und Schreibadressen an die Paare von Speichern;

eine erste Vielzahl von Zählern zum. Liefern der Lese- und Schreibadressen der Paare von Speichern über das erste Paar Multiplexer;

eine zweite Vielzahl von Multiplexem zum Umschalten der von der Vielzahl von Paaren von Speichern abgegebenen Videoblöcke;

einen dritten Multiplexer zum Multiplexieren der Ausgangssignale der zweiten Vielzahl von Multiplexern gemäß der Ordnung des bewegungskompensierten Videosignals; und

einen zweiten Zähler zum Liefern der Auswahlsteuersignale des dritten Multiplexers.

3. Bilddecodierer nach Anspruch 1, wobei der Abtastkonversionsabschnitt aufweist:

eine erste Vielzahl von Demultiplexern und eine zweite Vielzahl von Multiplexem zum Unterteilen der von dem IQ- und dem IDCT-Abschnitt abgegebenen Videodaten, um sie so den entsprechenden Videodaten anzupassen, die von dem Bewegungskompensationsabschnitt abgegeben werden;

eine Vielzahl von Paaren von Dreizustandszwischenspeichern zum Steuern der von der zweiten Vielzahl von Multiplexern abgegebenen Videodaten, so daß diese in einer Einheit eines 16 · 16- Pixel-Blockes abwechselnd gelesen und geschrieben werden;

eine Vielzahl von Paaren von Speichern zum abwechselnden Lesen und Schreiben der Videodaten unter der Steuerung jedes Dreizustandszwischenspeichers unter der Vielzahl von Paaren von Dreizustandszwischenspeichern;

ein drittes Paar von Multiplexern zum abwechselnden Liefern von Lese- und Schreibadressen für die Paare von Speichern;

einen Zähler zum Liefern der Lese- und Schreibadressen der Paare von Speichern;

einen Zwischenspeicher zur Verzögerungskompensation;

einen programmierbaren Festwertspeicher (PROM) und einen PROM-Adreßzähler zum Abgeben der Leseadressen der betreffenden Paare von Speichern an das dritte Paar Multiplexer, um die Ordnungen der gespeicherten Videodaten und der Videodaten, die von dem Bewegungskompensationsabschnitt abgegeben werden, einander anzupassen; und

eine vierte Vielzahl von Multiplexern zum abwechselnden Umschalten der Videodaten, die von den Paaren von Speichern abgegeben werden, um so die umgeschalteten Signale an die Vielzahl von Addierern für jeden Block anzulegen.

4. Bilddecodierer mit einem längenvariablen Decodiererabschnitt (1) zum Decodieren eines eingegebenen komprimierten Videosignals und mit einem Bewegungskompensationsabschnitt (4) zum Ausführen einer Bewegungskompensation des eingegebenen komprimierten Videosignals, Abschnitten (7-10) zur inversen Quantisierung, IQ, und zur inversen diskreten Cosinustransformation, IDCT, zum Ausführen der inversen Quantisierung und der IDCT in bezug auf das decodierte Videosignal,

einem Abtastkonversionsabschnitt (11) zum Einstellen der Abtastordnungen der inversen quantisierten und IDCT-transformierten Videodaten, die von den IG- und IDCT-Abschnitten geliefert werden, um die Ordnung der bewegungskompensierten Videodaten, die von dem Bewegungskompensationsabschnitt geliefert werden, einander anzupassen, und einem Addierer (12) zum Addieren der Videodaten aus dem Abtastkonversionsabschnitt zu den bewegungskompensierten Videodaten, um expandierte Videodaten abzugeben, wobei der Bilddecodierer gekennzeichnet ist durch:

einen Phasenunterteilungsabschnitt (14) zum Unterteilen der expandierten Videodaten für einen Rahmen aus dem Addierer in N Phasen;

eine Vielzahl von Rahmenspeichern (16-23) zum abwechselnden Lesen und Schreiben der N- unterteilten Videodaten aus dem Phasenunterteilungsabschnitt;

einen Datenumschaltabschnitt (15) zum Steuern der Ordnungen der Schreibzeiteinstellungen, und der N-unterteilten Videodaten, die von dem Phasenunterteilungsabschnitt an, die Vielzahl von Rahmenspeichern abgegeben werden, und der Ordnungen der Lesezeitsteuerungen der N- unterteilten Videodaten, die aus der Vielzahl von Rahmenspeichern ausgelesen werden; und

einen Phasenkompensationsabschnitt (13) zum Anpassen der Phasen der N-unterteilten Videodaten, welche aus der Vielzahl von Speichern ausgelesen werden, und zum Abgeben von phasenangepaßten Videodaten, die dieselbe Abtastordnung wie die Videodaten aus dem Abtastkonversionsabschnitt haben, an den Addierer als die bewegungskompensierten Videodaten.

5. Bilddecodierer nach Anspruch 4, wobei der Phasenkompensationsabschnitt einen Multiplexer auf weist zum Liefern der phasenkompensierten Videodaten durch Betrachten von zwei niedrigeren Bits des Bewegungsvektors entsprechend der X-Achse als ein Steuereingangssignal, um sie der Abtastordnung anzupassen.

6. Bilddecodierer nach Anspruch 4, wobei die Phasenunterteilungsschaltung einen Demultiplexer aufweist zum Unterteilen des Ausgangssignals des Addierers in N Phasen, so daß sie der Vielzahl von Rahmenspeichern angepaßt sind.

7. Bilddecodierer nach Anspruch 4, wobei der Datenumschaltabschnitt aufweist:

einen Multiplexer zum Auswählen eines Ausgangssignals des Rahmenspeichers, der zu lesen ist, aus dem Paar Rahmenspeichern für jede Phase;

ein Paar Dreizustandszwischenspeicher zum Auswählen von Eingangsleitungen der Rahmenspeicher, die zu lesen sind, unter dem Paar Rahmenspeichern für jede Phase; und

einen Inverter zum Invertieren der Operation der Dreizustandszwischenspeicher.

8. Bilddecodierer nach Anspruch 4, wobei der Phasenkompensationsabschnitt aufweist:

eine Vielzahl von Multiplexern zum Abgeben der phasenkompensierten Videodaten an die Addierer, so daß sie an die Abtastordnung für jede Phase angepaßt werden, und

einen Steuersignalerzeugungsabschnitt zum Steuern der Vielzahl von Multiplexern durch Betrachtete von zwei niedrigeren Bits des Bewegungsvektors entsprechend der X-Achse als ein Eingangssteuersignal.