DE69324114T2

DE69324114T2 - Bewegtbilddekodierungssystem

Info

Publication number: DE69324114T2
Application number: DE69324114T
Authority: DE
Inventors: Toshiaki Kitsuki; Akira Sawada
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1992-12-16
Filing date: 1993-12-16
Publication date: 1999-12-09
Anticipated expiration: 2013-12-17
Also published as: EP0602642B1; EP0602642A2; JPH06189298A; KR940017886A; EP0602642A3; JP2503853B2; KR0157071B1; US5754234A; DE69324114D1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft ein Bewegtbild-Decodiersystem. Genauer gesagt betrifft die Erfindung eine integrierte Schaltung zum Decodieren eines Bewegtbildes und ein System dafür zum Decodieren von Bewegtbilddaten, die durch ein Bild-zu-Bild- bzw. Interframe-Prädiktions-Codierverfahren codiert sind.
Ein herkömmliches komprimierendes Codierverfahren ist primär ein Codierverfahren, das zwischen einem Intraframe-Codierverfahren, einem Vorwärts-Prädiktions- Codierverfahren und einem bidirektionalen Prädiktions-Codierverfahren geeignet umschaltet. Andererseits gibt es ein Codierverfahren, bei dem nur zwischen einem Intraframe-Codierverfahren und dem Vorwärts-Prädiktions-Codierverfahren umgeschaltet wird, anstatt daß das bidirektionale Prädiktions-Codierverfahren verwendet wird.
Hier führt das Intraframe-Codierverfahren ein Codieren nur mit Informationen vom eigenen Frame durch. Das Vorwärts-Prädiktions-Codierverfahren führt ein Codieren unter Bezugnahme auf die Informationen des früheren Frames durch. Andererseits führt das bidirektionale Prädiktions-Codierverfahren ein Codieren in bezug auf die Informationen der vorangehenden und nachfolgenden Frames durch. Zum Decodieren der durch die vorangehend angegebenen Verfahren codierten Daten ist ein Prädiktions- bzw. Vorhersageframespeicher zum temporären Speichern der vorangehenden und hinteren Frames (Vollbilder) erforderlich.
Unter den Decodierverfahren zum Decodieren von Daten, die durch die vorangehend angegebenen Verfahren codiert sind, gibt es ein System, das in Fig. 4 dargestellt ist, welches ein Bewegtbild-Decodiersystem ist, das beispielsweise das bidirektionale Prädiktions-Codierverfahren nicht verwendet.
Beim gezeigten Bewegtbild-Decodiersystem wird ein zu decodierender Code zu einem Abschnitt 1 zum Decodieren eines Codes mit variabler Länge eingegeben. Der Abschnitt 1 zum Decodieren eines Codes mit variabler Länge stellt einen quantisierten diskreten Cosinustransformations-(DCT)-Koeffizienten wieder her, um den quantisierten DCT-Koeffizienten zu einem Umkehr-Quantisierabschnitt 2 auszugeben. In Zusammenhang damit stellt der Abschnitt 1 zum Decodieren eines zugeben. In Zusammenhang damit stellt der Abschnitt 1 zum Decodieren eines Codes mit variabler Länge einen Vorhersagemode und Bewegungsvektorinformationen wieder her, um den Vorhersagemode und die Bewegungsvektorinformationen zu einem Abschnitt 5 zum Berechnen eines vorhergesagten Wertes und einem Speichersteuerabschnitt 33 auszugeben.
Der Umkehr-Quantisierabschnitt 2 stellt einen DCT-Koeffizienten aus dem quantisierten DCT-Koeffizienten wieder her, um den DCT-Koeffizienten zu einem Umkehr-DCT-Abschnitt 3 zuzuführen. Der Umkehr-DCT-Abschnitt stellt Interframe- Differenzdaten oder Bilddaten durch Durchführen einer Umkehr-DCT wieder her, um die Interframe-Differenzdaten oder die Bilddaten zu einem Addierer 4 zuzuführen.
Ein Vorhersagespeicher 32 hat eine Datenkapazität zum Lesen und Schreiben zweier Frames und wird durch eine Adresse und ein Steuersignal vom Speichersteuerabschnitt 33 gesteuert. Der Speichersteuerabschnitt 33 führt eine Vorhersagereferenzblock-Lesesteuerung, eine Schreibsteuerung für wiederhergestellte Bilddaten und eine Lesesteuerung für eine Rasterabtasttransformation der wiederhergestellten Bilddaten auf eine zeitaufgeteilte Weise durch.
Während der Vorhersagereferenzblock-Lesesteuerung durch den Speichersteuerabschnitt 33 wird in bezug auf eine aktuelle Position (x, y) eines aktuellen Frames ein Block bei einer Position (x + Δx, y + Δy), korrigiert mit einem Bewegungsvektor eines Referenzframes, ausgelesen. Der ausgelesene Block wird zu einem Referenzblockpuffer 34 ausgegeben.
Andererseits werden während einer Schreibsteuerung der wiederhergestellten Bilddaten durch den Speichersteuerabschnitt 33 die vom Addierer 4 ausgegebenen Daten in den Vorhersagespeicher 32 geschrieben, wenn in horizontaler Richtung acht Abtastungen in einem Latch 31 akkumuliert sind. Ebenso werden während der Lesesteuerung der wiederhergestellten Bilddaten durch den Speichersteuerabschnitt 33 die wiederhergestellten Bilddaten des Vorhersageframes im Vorhersagespeicher 32 ausgelesen und zu einem Zeilenpuffer 38 übertragen.
Der Referenzblockpuffer 34 speichert temporär einen vom Vorhersagespeicher 32 eingegebenen Vorhersagereferenzblock und gibt ihn zu einem Multiplexer 36 wortweise aus. Der Multiplexer 36 extrahiert Daten mit einer Abtastung von 8 Bits von dem Vorhersagereferenzblock pro einem Wort und führt die Abtastdaten zum Berechnen des vorhergesagten Wertes zum Abschnitt 5 zu.
Der Abschnitt 5 zum Berechnen des vorhergesagten Wertes antwortet auf eine Eingabe der Daten für eine Abtastung vom Multiplexer 36, um einen vorhergesagten Wert für eine Position entsprechend der Ausgabe des Umkehr-DCT-Abschnitts 3 gemäß einem Vorhersagemode und Bewegungsvektorinformationen von dem Abschnitt 1 zum Decodieren eines Codes mit variabler Länge zu berechnen. Der Abschnitt 5 zum Berechnen eines vorhergesagten Wertes gibt den vorhergesagten Wert zum Addierer 4 aus.
Der Addierer 4 stellt die Bilddaten durch Addieren der Ausgabe des Umkehr-DCT- Abschnitts 3 und der Ausgabe des Abschnitts 5 zum Berechnen des vorhergesagten Wertes wieder her. Die wiederhergestellten Bilddaten werden zum Latch 31 ausgegeben. Wenn Daten für acht Abtastungen in horizontaler Richtung im Latch 31 akkumuliert sind, werden die akkumulierten Daten unter der Steuerung des Speichersteuerabschnitts 33 in den Vorhersagespeicher 32 geschrieben.
Ein Abtasttransformations-Steuerabschnitt 39 gibt ein Steuersignal zu einem Zeilenpuffer 38 zum Steuern eines Schreibens der wiederhergestellten Bilddaten aus dem Vorhersagespeicher 32 und eines Auslesens der wiederhergestellten Bilddaten in einer Reihenfolge einer Rasterabtastung aus.
Der Zeilenpuffer 38 hat zwei Reihen von Puffern für eine Zeile für jede Farbkomponente zum Schreiben und Lesen. Wenn eine jeweilige Zeile jeweiliger Farbkomponenten der wiederhergestellten Bilddaten aus dem Vorhersagespeicher 32 in einer der Reihen des Zeilenpuffers 38 geschrieben ist, werden nämlich Daten in der Reihenfolge einer Rasterabtastung von der anderen Reihe ausgelesen.
Es sollte beachtet werden, daß der Latch 31, der Referenzblockpuffer 34, der Zeilenpuffer 38 jeweils über einen Speicherdatenbus 101 mit dem Vorhersagespeicher 32 verbunden sind. Der Speicherdatenbus 101 hat eine Breite von 64 Bits.
Anhand des Bewegtbild-Decodiersystems, das arbeitet, wie es oben aufgezeigt ist, wird eine notwendige Zugriffsgeschwindigkeitsleistung diskutiert, wenn der Speichersteuerabschnitt 33 auf den Vorhersagespeicher 32 zugreift. Die Zugriffsgeschwindigkeitsleistung ist in dem Fall des Vorwärtsrichtungs- Vorhersagecodierframes am dringendsten erforderlich. Die Zugriffsgeschwindigkeitsleistung ist nämlich für eine Lesesteuerung des Vorhersagereferenzblocks, eine Schreibsteuerung der wiederhergestellten Bilddaten und eine Rasterabtasttransformation der wiederhergestellten Bilddaten durch den Speichersteuerabschnitt 33 erforderlich.
Hier hat ein jeweiliger Funktionsblock des Bewegtbild-Decodiersystems Blöcke von 8 Pixel · 8 Pixel als minimale Einheit. Ein Block mit 8 Pixel · 8 Pixel wird nämlich die minimale Einheit bei einer Umkehrquantisierung durch den Umkehr- Quantisierungsabschnitt 2 und bei einer Umkehr-DCT durch den Umkehr-DCT- Abschnitt 3. Ebenso wird bei der folgenden Diskussion ein Block, der aus 2 · 2 Blöcken von Luminanzkomponenten (Y) und jeweils 1 · 2 Blöcken von zwei Chrominanzkomponenten (Cr, Cb) ausgebildet ist, Makro-Block genannt.
In dem Fall, daß der Speichersteuerabschnitt 33 eine Schreibsteuerung der wiederhergestellten Bilddaten durchführt, werden die wiederhergestellten Daten durch achtmaligen Zugriff pro einem Block in den Vorhersagespeicher geschrieben.
Andererseits sind dann, wenn der Speichersteuerabschnitt 33 eine Lesesteuerung für den Vorhersagereferenzblock durchführt, 8 Abtastungen · 8 Abtastungen des Vorhersagereferenzblocks erforderlich, wenn der Bewegungsvektor auf die Ganzzahlenpixelpositionen für einen Block Bezug nimmt.
Wenn der Bewegungsvektor auf Zwischenpixelpositionen (halbes Bildelement = Abtastwert) Bezug nimmt, sind 9 Abtastungen · 9 Abtastungen des Vorhersagereferenzblocks für einen Block erforderlich. Jedoch können in dem Fall des Wortaufbaus, der in horizontaler Richtung 8 Abtastungen als ein Wort einnimmt, 9 Abtastungen · 9 Abtastungen des Vorhersagereferenzblocks nicht direkt ausgelesen werden. Daher ist es erforderlich, für einen Zugriff für horizontale zwei Worte (16 Abtastungen) neunmal einen Zugriff durchzuführen.
Weiterhin werden dann, wenn der Speichersteuerabschnitt 33 eine Lesesteuerung für eine Rasterabtasttransformation der wiederhergestellten Bilddaten durchführt, Daten einer horizontalen Zeile für jede Chrominanzkomponente zum Zeilenpuffer 38 ausgegeben.
Ein 525-Zeilen-System im digitalen Fernsehstudiostandard CCIR601 ist eine Pixelrate von 720 · 480 Pixel einer Framegröße und 30 Frames/sek einer Framerate. Beim zuvor angegebenen Standard ist eine Abtastfrequenz 13,5 MHz. Gemäß diesem Standard ist es erforderlich, eine Ausgabe für 858 Zyklen für eine Zeile durchzuführen, so daß ein Prozeß mit 13728 (858 · 16) Zyklen pro 16 Zeilen erforderlich ist.
Als nächstes wird der Fall diskutiert, bei dem die Pixelrate des 525-Zeilen-Systems unter dem Standard CCIR601 durch das oben angegebene Bewegtbild- Decodiersystem realisiert wird. Zuerst wird eine Anzahl von Wortzugriffen pro 16 Zeilen des vorangehend beschriebenen Bewegtbild-Decodiersystems betrachtet: Lesen des Vorhersagereferenzblocks:
2 Worte · 9-mal · 8 Blöcke · 45 Makro-Blöcke = 6480
Schreiben der wiederhergestellten Bilddaten
1 Wort · 8-mal · 8 Blöcke · 45 Makro-Blöcke = 2880
Lesen wiederhergestellter Bilddaten
(1/8) Worte x (720 + 2 + 360) Abtastungen · 16 Zeilen = 2880
und somit wird insgesamt ein 12240-maliger Wortzugriff nötig. Hier beträgt die Anzahl von Makro-Blöcken in einer Horizontalzeilenkomponente 45 Blöcke.
Andererseits ist ein Betriebstakt der LSI auf ein ganzzahliges Vielfaches eines Abtasttaktes des Bildes eingestellt. In dem Fall des 525-Zeilen-Systems des Standards CCIR601 wird deshalb, weil die Abtastfrequenz 15,5 MHz ist, ein Zyklus 74 ns.
Wenn ein SRAM (statischer Direktzugriffsspeicher) mit einer Zugriffszeit von weniger als oder gleich 74 ns als der Vorhersagespeicher 32 verwendet wird, kann ein Wortzugriff des SRAM in einem Zyklus durchgeführt werden, der Zugriffszyklus wird 12240 Zyklen, was in die nötige Zugriffsrate von 13728 Zyklen fällt, wie es im 525-Zeilen-System des Standards CCIR601 erforderlich ist, um die Bedingung zu erfüllen. Andererseits kann dann, wenn ein SRAM mit einer Zugriffszeit von weniger als oder gleich 37 ns bei 27 MHz verwendet wird, die Bedingung sogar mit dem Speicherdatenbus 101 mit einer Breite von 32 Bits erfüllt werden.
Gegenteilig dazu werden dann, wenn DRAMs (dynamische Direktzugriffsspeicher) mit einer Zugriffszeit von 70 ns als der Vorhersagespeicher 32 verwendet werden, nötige Zugriffszeiten zum Zugreifen auf die DRAMs wie folgt.
Ein Seitenmodenzugriff der DRAMs wird so, wie es in Fig. 3(a) dargestellt ist, wobei auf eine Initiierung eines Zugriffs hin, nach zwei Zyklen, d. h. einem Vorladezyklus eines RAS-Signals und eines CAS-Signals und einem Zeilenadressenzyklus R, ein Zugriff durch Eingeben von Spaltenadressen C0, C1, ... durchgeführt.
Da beim Lesen des Vorhersagereferenzblocks ein Zweiwortzugriff durch sequentielles Adressieren von Spalten zweimal durchgeführt werden kann, wird die Anzahl von Zyklen Vier. Da Spaltenadressen bei einem Wortzugriff beim Schreiben der wiederhergestellten Bilddaten nicht aufeinanderfolgend sind, kann ein Einwortzugriff bei einem Seitenmodezugriff im wesentlichen in einem Zyklus durchgeführt werden.
Demgemäß wird dann, wenn DRAMs verwendet werden, eine nötige Anzahl von Zyklen pro 16 Zeilen folgendermaßen:
Lesen des Vorhersagereferenzblocks:
4 Zyklen · 9-mal · 8 Blöcke · 45 Makro-Blöcke = 12960
Schreiben wiederhergestellter Bilddaten
3 Zyklen · 8-mal · 8 Blöcke · 45 Makro-Blöcke = 8640
Lesen wiederhergestellter Bilddaten
(118) Zyklen x (720 + 2 + 360) Abtastungen · 16 Zeilen = 2880
und somit insgesamt 24480 Zyklen. Hier ist die Anzahl von Makro-Blöcken in einer horizontalen Zeile 45.
Demgemäß kann dann, wenn DRAMs verwendet werden, die Bedingung von weniger als oder gleich 13728 Zyklen, die für die Pixelrate in dem 525-Zeilen-System des Standards CCIR601 erforderlich sind, nicht erfüllt werden. Wenn ein DRAMs- Produkt mit einer Zugriffszeit von etwa 40 ns verwendet wird, kann es möglich sein, einen Zugriff für ein Wort in einem Zyklus wie bei dem SRAM durchzuführen, der eine Zugriffszeit von weniger als oder gleich 74 ns hat. Jedoch ist ein solches DRAM-Produkt gegenwärtig nicht verfügbar.
Unter diesen Umständen wird im Bewegtbild-Decodiersystem mit einer Pixelrate, die höher als oder gleich wie bei dem 525-Zeilen-System des Standards CCIR601 ist, ein SRAM verwendet, oder alternativ dazu, wird ein DRAM mit reduzierten Zugriffszeiten durch derartiges Erweitern der Anzahl von Datenbussen verwendet, daß sie größer als oder gleich 128 Bits ist.
Unter den herkömmlichen Systemen zum Decodieren codierter Daten gibt es ein Bewegtbild-Decodiersystem für das codierte Bewegtbildsignal, das durch adaptives Umschalten zwischen dem Intraframe-Vorwärtsprädiktionscodieren und dem bidirektionalen Prädiktionscodieren codiert ist, wie es in Fig. 5 dargestellt ist.
Das Bewegtbild-Decodiersystem der Fig. 5 ist vom System der Fig. 4 in den folgenden Punkten unterschiedlich. Beim Bewegtbild-Decodiersystem der Fig. 4 ist nämlich nur ein Referenzblockpuffer 34 vorgesehen. Gegensätzlich dazu verwendet das Bewegtbild-Decodiersystem der Fig. 5 zwei Referenzblockpuffer, d. h. einen Vorwärts-Referenzblockpuffer 44 und einen Rückwärts-Referenzblockpuffer 45. Es soll angenommen werden, daß die Vorwärts-Prädiktionsreferenzblöcke, die temporär im Vorwärts-Referenzblockpuffer 44 gespeichert sind, und ein Rückwärts- Prädiktionsreferenzblock, der temporär im Rückwärts-Referenzblockpuffer 45 gespeichert ist, zum Abschnitt 5 zum Berechnen des vorhergesagten Wertes über Multiplexer 46 und 47 ausgegeben werden.
Andererseits ist ein Speichersteuerabschnitt 43 des Bewegtbild-Decodiersystems der Fig. 5 durch Hinzufügen einer Steuerung für einen bidirektionalen prädiktiv codierten Frame für die Steuerungen im Speichersteuerabschnitt 33 der Fig. 4 ausgebildet. Der bidirektionale prädiktiv codierte Frame benötigt eine Lesesteuerung für den Vorwärts-Prädiktionsreferenzblock und eine Lesesteuerung für den Rückwärts-Prädiktionsreferenzblock.
Das Ausgeben wiederhergestellter Bilddaten des bidirektionalen Prädiktionscodierframes wird durch Schreiben in einen Abtasttransformierspeicher 48 vom Latch 31 über einen Multiplexer 40 durch eine Steuerung eines Abtasttransformier- Steuerabschnitts 49 und nicht über den Speicherdatenbus 101 durchgeführt.
Weiterhin ist beim Bewegtbild-Decodiersystem der Fig. 4 die Reihenfolge der Ausgabe von Daten bei einer Lesesteuerung der wiederhergestellten Bilddaten pro jeweiliger Chrominanzkomponenten und pro einer Zeile. Gegensätzlich dazu ist beim Bewegtbild-Decodiersystem der Fig. 5 die Reihenfolge einer Ausgabe von Daten pro Makro-Block, ähnlich zu jener für ein Eingeben der wiederhergestellten Bilddaten vom Latch 31, an die Ausgabe wiederhergestellter Bilddaten des bidirektionalen Prädiktionscodierframes angepaßt. Die wiederhergestellten Bilddaten vom Latch 31 werden nämlich über den Multiplexer 40 in den Abtasttransformierspeicher 48 geschrieben.
Für den Abtasttransformierspeicher 48 des Bewegtbild-Decodiersystems der Fig. 5 müssen zwei Reihen von Puffern zum Speichern von Makro-Blöcken für eine horizontale Zeile zum Lesen und Schreiben zum Eingeben wiederhergestellter Bilddaten pro Makro-Block vorgesehen sein. Daher wird die Speicherkapazität dafür 360 KBits.
Der Abtasttransformier-Steuerabschnitt 49 des Bewegtbild-Decodiersystems der Fig. 5 gibt ein Steuersignal zum Abtasttransformierspeicher 48 zum Steuern eines Schreibens der wiederhergestellten Bilddaten aus, die pro Makro-Block eingegeben sind, und zum Ausgeben der wiederhergestellten Bilddaten in einer Reihenfolge der Rasterabtastung.
Wenn die Pixelrate des 525-Zeilen-Systems des Standards CCIR601 beim oben angegebenen Bewegtbild-Decodiersystem realisiert wird, wird die Anzahl eines Wortzugriffs pro 16 Zeilen im Speichersteuerabschnitt 43 das 12240-fache, was gleich den Wortzugriffsanzahlen des Bewegtbild-Decodiersystems der Fig. 4 ist, und zwar im Fall einer Vorwärts-Prädiktionscodierung.
Gegensätzlich dazu wird die Anzahl der Wortzugriffe im Fall der bidirektionalen Prädiktionscodierung folgendermaßen:
Lesen eines Vorwärts-Referenzblocks:
2 Worte · 9-mal · 8 Blöcke · 45 Makro-Blöcke = 6480
Lesen eines Rückwärts-Referenzblocks:
2 Worte · 9-mal · 8 Blöcke · 45 Makro-Blöcke = 6480
und somit insgesamt 12960-mal. Hier ist die Anzahl von Makro-Blöcken in einer horizontalen Zeile 45.
Wenn ein SRAM als der Vorhersagespeicher 32 verwendet wird, kann die Bedingung, daß die Zugriffsrate kleiner als oder gleich 13728 Zyklen ist, wie es für das 525-Zeilen-System des Standards CCIR601 nötig ist, durch Verwenden eines SRAM erfüllt werden, der eine Zugriffszeit hat, die kleiner als oder gleich 74 ns ist. Andererseits kann die vorangehend angegebene Bedingung durch Verwenden eines SRAM mit einer Zugriffszeit von kleiner als oder gleich 37 ns auch mit dem Speicherdatenbus 101 einer Breite von 32 Bits erfüllt werden.
Weiterhin kann dann, wenn DRAMs als der Vorhersagespeicher 32 verwendet werden, genauso wie beim Bewegtbild-Decodiersystem der Fig. 4, die Bedingung der Zugriffsrate von weniger als oder gleich 13728 Zyklen, die im 525-Zeilen- System des Standards CCIR601 erforderlich sind, nicht erfüllt werden.
Wie es eingeschätzt werden kann, ist es beim herkömmlichen Bewegtbild- Decodiersystem erforderlich gewesen, einen SRAM als den Vorhersageframespeicher zum Decodieren des Bewegtbildes zu verwenden, um die Pixelrate des 525- Zeilen-Systems des Standards CCIR601 zu erfüllen, und ein billiger DRAM kann nicht verwendet werden.
Ebenso wird dann, wenn ein DRAM mit einem Erweitern der Breite des Datenbusses verwendet wird, damit sie größer als oder gleich 128 Bits ist, die Anzahl von Anschlußstellen der LSI beim Ausbilden der integrierten Schaltung erhöht, was ein Verkleinern der LSI verhindert.
Weiterhin müssen DRAMs zum Erreichen der Busbreite von 128 Bits beim Verwenden eines Aufbaus von DRAMs der gegenwärtig verfügbaren maximalen Breite von · 16 Bits um 8 erhöht werden. Daher wird dann, wenn acht 4-MBit-DRAMs für eine nötige Kapazität von [(720 + 360) Abtastungen · 480 Zeilen · 8 Bits · 2 Frames = 10.546 MBits] als der Vorhersageframespeicher im 525-Zeilen-System des Standards CCIR601 verwendet werden, der von den DRAMs nicht verwendete Bereich groß.
Wenn angesichts der Speicherkapazitätseffizienz 1-MBit-DRAMs verwendet werden, werden 16 DRAMs nötig, was dazu führt, daß der Einbaubereich des Vorhersageframespeichers groß wird.
Im Falle des Bewegtbild-Decodiersystems für das bidirektionale prädiktiv codierte Signal wird die Ausgabe der wiederhergestellten Bilddaten des bidirektionalen prädiktiv codierten Frames direkt in den Abtasttransformierspeicher vom Latch geschrieben und nicht über den Speicherdatenbus. Dies ist so, weil jener große Abschnitt des Speicherdatenbusses zum Zugreifen auf den Vorhersagespeicher verwendet wird, so daß Zyklen (8 Zyklen · 8-mal · 45 Makro-Blöcke = 2880 Zyklen) pro 16 Zeilen, die zum Schreiben in den Abtasttransformierspeicher nötig sind, nicht sicher erhalten werden können.
Daher sind dann, wenn bei einer Integration des Systems ein externer Speicher als der Abtasttransformierspeicher verwendet wird, 64 zusätzliche Anschlußstellen für den Datenbus des Abtasttransformierspeichers erforderlich, was ein Verkleinern des LSI verhindert.
EP-A-0,503,956 offenbart ein Verfahren und eine Vorrichtung zur Dekomprimierung eines Videosignals. Ein Verfahren und eine Struktur sind vorgesehen, um Intraframe- und Interframe-codierte komprimierte Videodaten zu decodieren. Bei einem Ausführungsbeispiel der Erfindung ist eine Dekompressionsstruktur mit einem Prozessor mit einem globalen Bus vorgesehen, über den ein Decodierer- Coprozessor, ein Coprozessor für eine umgekehrte diskrete Cosinustransformation und ein Bewegungskompensationscoprozessor kommunizieren. Die Dekompressionsstruktur gemäß der Erfindung kommuniziert mit einem Hostcomputer über einen Hostbus und mit einem externen dynamischen Direktzugriffsspeicher über einen Speicherbus. Der Prozessor bei der Dekompressionsstruktur der Erfindung stellt eine Gesamtsteuerung für die Decodierer-, IDCT- und Bewegungskompensations-Coprozessoren durch Lesen und Schreiben in eine Vielzahl von Daten- und Steuerregistern zur Verfügung, wobei jedes Register einem der Decodierer-, IDCT- und Bewegungskompensations-Coprozessoren zugeordnet ist.
Der 2-dimensionale Anzeigeraum wird in die externen DRAM-Adressen durch Einbetten in die Adressenraum-X- und -Y-Vektoren des Anzeigeraums abgebildet. Das Abbilden der X- und Y-Vektoren läßt zu, daß ein Makroblock von Pixeln in einer DRAM-Speicherseite gespeichert wird, so daß ein Zugriff auf einen Makroblock effizient unter einem Seitenmodezugriff zur DRAM-Seite erreicht werden kann. Durch Vorsehen einer Steuerung zu einem Adressenbit können Daten von vier Pixeln gleichzeitig in einer "Quad-Pixel"-Konfiguration von 2 Pixel · 2 Pixel erhalten werden, oder in einer Horizontal-"Abtast"-Konfiguration von 4 Pixel · 1 Pixel.
Eine Struktur mit vier der Dekompressionsstrukturen und ein Verfahren sind zum Decodieren eines Signals für hochauflösendes Fernsehen (eines HDTV-Signals) vorgesehen. Bei dieser HDTV-Dekompressionsstruktur decodiert jede Dekompressionsstruktur einen Bildbereich von 480 · 1088 Pixel mit einem Zugriff von bis zu zwei zusätzlichen Bildbereichen von 240 · 1088 Pixel. Ein Verfahren, das einen Teiler für ein Teilen durch 15 verwendet, ist bei der HDTV-Dekompressionsstruktur vorgesehen, um den Anzeigeraum mit effizienter Ausnutzung des physikalischen DRAM-Adressenraums in den externen DRAM abzubilden.
Eine Decodierlogikeinheit mit einer Vielzahl von Decodiertabellen und ein Verfahren sind im Decodier-Coprozessor vorgesehen, um codierte Videodaten zu decodieren. Jedes codierte Datum, das zu decodieren ist, wird zu allen der Decodiertabellen geliefert. Das decodierte Datum wird durch eine Endzustandsmaschine aus den Ausgangsdaten aller decodierter Tabellen ausgewählt.
Der Prozessor der Dekompressionsstruktur ist mit einer Struktur und einem Verfahren zum Reduzieren der Berechnung eines Produkts in die Berechnung einer Summe versehen, und zwar unter Verwendung einer "Temary-Arithmetik" und einer Nullbildung, einer Negierung oder eines Unverändertlassens der Operanden der Summe.
Eine Blockspeicherstruktur und ein Verfahren sind vorgesehen, um spaltenweise Blöcke von 8 · 8 Pixeln in einem Bildbereich von 16 · 16 Pixel zu empfangen, so daß der Bildbereich von 16 · 16 Pixel spaltenweise gleichzeitig mit dem Empfangen der Blöcke von 8 · 8 Pixel ausgegeben werden kann, ohne eine Doppelpufferung zu benötigen.
Eine Bewegungskompensationsstruktur und ein Verfahren sind vorgesehen, um Interframe-codierte Videodaten unter Verwendung von Bewegungsvektoren zu interpolieren. Die Bewegungskompensationsstruktur weist ein Filter auf, um die Pixeldaten in sowohl vertikaler als auch horizontaler Richtung erneut abzutasten, eine Vorhersagespeicherstruktur und eine gewichtete Addiererstruktur. Bei einem Ausführungsbeispiel der vorliegenden Erfindung sind eine gewichtete Addiererstruktur und ein Verfahren zum Durchführen einer bilinearen Interpolation von zwei Werten unter Verwendung von Multiplexern und einem Addierer mit mehreren Eingängen vorgesehen.
Eine Struktur und ein Verfahren sind vorgesehen, um auf einen Bildbereich von 16 X 16 Pixel in zwei Teilen zuzugreifen, damit die Anzahl einer DRAM-Seitengrenze, die während eines Zugreifens auf den Bildbereich von 16 · 16 Pixel überquert wird, minimiert wird, um dadurch die Effizienz eines Speicherzugriffs durch Reduzieren der Gesamtkosten von Anfangszugriffen unter einem Seitenmodezugriff auf DRAMs zu reduzieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Bewegtbild- Decodiersystem zu schaffen, das zuläßt, billige DRAMs als Vorhersagespeicher zu verwenden und einen Einbaubereich des Vorhersagespeichers klein zu machen, um zur Verkleinerung eines LSI beizutragen.
Zum Erreichen der oben angegebenen und anderer Aufgaben schafft die vorliegende Erfindung ein Bewegtbild-Decodiersystem, wie es im unabhängigen Anspruch 1 definiert ist. Die abhängigen Ansprüche definieren besondere Ausführungsbeispiele der Erfindung.
Vorzugsweise wird ein Zugriff auf die Speichereinrichtung durch einen Seitenmodezugriff eines dynamischen Speichers durchgeführt. Ebenso kann das Bewegtbild-Decodiersystem weiterhin eine Leseeinrichtung zum Auslesen der Bilddaten aus der Speichereinrichtung in einer Reihenfolge einer Rasterabtastung mit einem der Luminanzkomponenten und Chrominanzkomponenten einer Vielzahl von Pixeln als eine Einheit aufweisen, und
eine Videosignal-Wiederherstelleinrichtung zum Wiederherstellen eines Videosignals in der Reihenfolge einer Rasterabtastung aus den Bilddaten, die durch die Leseeinrichtung ausgelesen werden. Die Halteeinrichtung kann für eine Vorwärtsvorhersage bzw. für eine Rückwärtsvorhersage vorgesehen sein.
Bei der weiter bevorzugten Konstruktion weist das Bewegtbild-Decodiersystem weiterhin eine Videosignal = Wiederherstellungseinrichtung zum Wiederherstellen des Videosignals auf der Basis des Ergebnisses einer Berechnung durch die Berechnungseinrichtung auf, und
eine Steuereinrichtung zum Steuern auf eine derartige Weise, daß das Ergebnis einer Berechnung zur Videosignal-Wiederherstellungseinrichtung über den Speicherdatenbus in Verbindung mit einem Schreiben des Ergebnisses der Berechnung zur Speichereinrichtung ausgegeben wird.
Die Berechnungseinrichtung kann eine zweite Speichereinrichtung zum temporären Speichern der Ausgabe der Wiederherstellungseinrichtung pro Block und eine Wiederherstellungseinrichtung zum Wiederherstellen der Bilddaten, die aus den Luminanzkomponenten und Chrominanzkomponenten einer Vielzahl von Pixeln bestehen, durch Berechnen der Ausgabe der zweiten Speichereinrichtung und des Ergebnisses der Berechnung durch die Berechnungseinrichtung aufweisen. Das Bewegtbild-Decodiersystem weist weiterhin eine Einrichtung zum temporären Speichern des Ergebnisses der Berechnung durch die Berechnungseinrichtung und eine Schreibeinrichtung zum Schreiben des temporär gespeicherten Ergebnisses der Berechnung der Speichereinrichtung über den Speicherdatenbus auf.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird vollständiger aus der hierin nachfolgend gegebenen detaillierten Beschreibung und aus den beigefügten Zeichnungen des bevorzugten Ausführungsbeispiels der Erfindung verstanden, welche jedoch nicht dazu hergenommen werden sollten, beschränkend für die Erfindung zu sein, sondern lediglich zur Erklärung und zum Verstehen dienen.

Die Zeichnungen zeigen folgendes:

Fig. 1 ist ein Blockdiagramm eines Ausführungsbeispiels eines Bewegtbild- Decodiersystems gemäß der vorliegenden Erfindung;
Fig. 2 ist ein Blockdiagramm eines weiteren Ausführungsbeispiels eines Bewegtbild-Decodiersystems gemäß der vorliegenden Erfindung;
Fig. 3(a) ist eine Darstellung, die einen Seitenmode-Zugriffszyklus eines DRAM zeigt;
Fig. 3(b) ist eine Darstellung eines Schreibzugriffszyklus wiederhergestellter Bilddaten;
Fig. 3(c) ist eine Darstellung, die einen Lesezugriffszyklus eines Vorhersagereferenzblocks außerhalb einer Seitengrenze zeigt;
Fig. 3(d) ist eine Darstellung eines Lesezugriffszyklus eines Vorhersagereferenzblocks auf der Seitengrenze;
Fig. 4 ist ein Blockdiagramm des herkömmlichen Aufbaus des Bewegtbild- Decodiersystems; und
Fig. 5 ist ein Blockdiagramm eines weiteren herkömmlichen Aufbaus des Bewegtbild-Decodiersystems.

BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

Die vorliegende Erfindung wird nun unter Bezugnahme auf die Zeichnungen diskutiert. Fig. 1 zeigt ein Ausführungsbeispiel eines Bewegtbild-Decodiersystems gemäß der vorliegenden Erfindung, welches System zum Decodieren von Bilddaten geeignet ist, die ohne Verwendung einer bidirektionalen Vorhersagecodierung codiert sind.
Wenn ein zu decodierender Code zu einem Abschnitt 1 zum Decodieren eines Codes mit variabler Länge eingegeben wird, stellt der Abschnitt 1 zum Decodieren eines Codes mit variabler Länge einen quantisierten diskreten Cosinustransformations-(DCT)-Koeffizienten wieder her, um den quantisierten DCT-Koeffizienten zu einem Umkehr-Quantisierungsabschnitt 2 auszugeben. In Verbindung damit stellt der Abschnitt 1 zum Decodieren eines Codes mit variabler Länge einen Vorhersagemode und Bewegungsvektorinformationen wieder her, um den Vorhersagemode und die Bewegungsvektorinformationen zu einem Abschnitt 5 zum Berechnen eines vorhergesagten Wertes und zu einem Speichersteuerabschnitt 13 auszugeben.
Der Umkehr-Quantisierungsabschnitt 2 stellt einen DCT-Koeffizienten aus dem quantisierten DCT-Koeffizienten wieder her, um den DCT-Koeffizienten zu einem Umkehr-DCT-Abschnitt 3 zuzuführen. Der Umkehr-DCT-Abschnitt 3 stellt Interframe-Differenzdaten oder Bilddaten durch Durchführen einer Umkehr-DCT wieder her, um die Interframe-Differenzdaten oder die Bilddaten zu einem Addierer 4 zuzuführen.
Ein dynamischer Vorhersagespeicher 12 hat eine Datenkapazität zum Lesen und Schreiben zweier Frames und wird durch eine Adresse und ein Steuersignal vom Speichersteuerabschnitt 13 gesteuert. Der Speichersteuerabschnitt 13 führt eine Vorhersagereferenzblock-Lesesteuerung, eine Schreibsteuerung für wiederhergestellte Bilddaten und eine Lesesteuerung für eine Rasterabtasttransformation der wiederhergestellten Bilddaten auf eine zeitaufgeteilte Weise durch.
Während der Vorhersagereferenzblock-Lesesteuerung durch den Speichersteuerabschnitt 13 wird ein Vorhersagereferenzblock für einen vorangehenden Frame, der im dynamischen Vorhersagespeicher 12 gespeichert ist, gemäß einem Vorhersagemode und einem Bewegungsvektor ausgelesen. Der ausgelesene Vorhersagereferenzblock wird zu einem Referenzblockpuffer 14 ausgegeben.
Andererseits werden während einer Schreibsteuerung der wiederhergestellten Bilddaten durch den Speichersteuerabschnitt 13 Daten für einen Makroblock in den dynamischen Vorhersagespeicher 12 geschrieben, wenn Daten für einen Makroblock in einem Makroblockpuffer 11 akkumuliert sind. Ebenso werden während einer Lesesteuerung der wiederhergestellten Bilddaten durch den Speichersteuerabschnitt 13 die wiederhergestellten Bilddaten des vorangehenden Frames im dynamischen Vorhersagespeicher 12 ausgelesen und zu einem Zeilenpuffer 18 ausgegeben.
Der Referenzblockpuffer 14 speichert den vom dynamischen Vorhersagespeicher 12 eingegebenen Vorhersagereferenzblock temporär und gibt den Vorhersagereferenzblock zu einem Multiplexer 16 pro einem Wort aus. Der Multiplexer 16 extrahiert Abtastdaten von 8 Bits aus dem Vorhersagereferenzblock der Einworteinheit, die vom Referenzblockpuffer 14 eingegeben ist, um die Abtastdaten zum Abschnitt 5 zum Berechnen des vorhergesagten Wertes auszugeben.
Der Abschnitt 5 zum Berechnen des vorhergesagten Wertes antwortet auf die vom Multiplexer 16 eingegebenen Abtastdaten, um einen vorhergesagten Wert bei einer Position zu berechnen, die der Ausgabe des Umkehr-DCT-Abschnitts 3 entspricht, um den vorhergesagten Wert zum Addierer 4 auszugeben.
Der Addierer addiert die Ausgabe des Umkehr-DCT-Abschnitts 3 und die Ausgabe des Abschnitts 5 zum Berechnen des vorhergesagten Wertes, um die Bilddaten wiederherzustellen. Die wiederhergestellten Bilddaten werden zum Makroblockpuffer 11 ausgegeben. Wenn Daten für einen Makroblock im Makroblockpuffer 11 akkumuliert sind, werden die Daten in den dynamischen Vorhersagespeicher 12 unter der Steuerung durch den Speichersteuerabschnitt 13 geschrieben.
In diesem Fall wird ein Wort der wiederhergestellten Bilddaten, die aus 2 · 2 Abtastungen der Luminanzkomponente (Y), 1 · 2 Abtastungen der Cr-Komponente und 1 · 2 Abtastungen der Cb-Komponente bestehen, pro jeder Adresse geschrieben.
Andererseits führt ein Speicherdatenbus 100, der den Makroblockpuffer 11 und den dynamischen Vorhersagespeicher 12 verbindet, eine Übertragung pro Einwort- Bilddaten durch, die aus 2 · 2 Abtastungen der Luminanzkomponente (Y), 1 · 2 Abtastungen der Cr-Komponente und 1 · 2 Abtastungen der Cb-Komponente bestehen.
Demgemäß wird ein Schreiben der wiederhergestellten Bilddaten vom Makroblockpuffer 11 zum dynamischen Vorhersagespeicher 12 pro einem Wort der wiederhergestellten Bilddaten durchgeführt, die aus 2 · 2 Abtastungen der Luminanzkomponente (Y), 1 · 2 Abtastungen der Cr-Komponente und 1 · 2 Abtastungen der Cb-Komponente bestehen. Dadurch wird für jede Adresse des dynamischen Vorhersagespeichers jeweils ein Wort der wiederhergestellten Bilddaten geschrieben.
Der Zeilenpuffer 18 hat zwei Reihen von Puffern für zwei Zeilen für jeweilige Chrominanzkomponenten zum Lesen und Schreiben, um ein Wort der wiederhergestellten Bilddaten einzugeben, die aus 2 · 2 Abtastungen der Luminanzkomponente (Y), 1 · 2 Abtastungen der Cr-Komponente und 1 · 2 Abtastungen der Cb- Komponente bestehen, vom dynamischen Vorhersagespeicher 12 über den Speicherdatenbus 100 einzugeben.
Nämlich dann, wenn jeweilige zwei Zeilen der Chrominanzkomponenten der wiederhergestellten Bilddaten vom dynamischen Vorhersagespeicher 12 in eine der Reihen des Zeilenpuffers 18 geschrieben werden, werden Daten in der Reihenfolge zur Rasterabtastung von der anderen Reihe ausgelesen. Demgemäß ist es erforderlich, daß die Speicherkapazität des Zeilenpuffers 18 8 Abtastungen x (2 · 2 + 1 · 2 + 1 · 2) Blöcke · 45 Makroblöcke · 2 Reihen = 45 KBits ist.
Ein Abtasttransformations-Steuerabschnitt 19 gibt ein Steuersignal zum Zeilenpuffer 18 aus, um ein Schreiben der wiederhergestellten Bilddaten vom dynamischen Vorhersagespeicher 12 und ein Lesen der wiederhergestellten Daten in der Reihenfolge der Rasterabtastung zu steuern.
Es soll angenommen werden, daß der Makroblockpuffer 11, der Referenzblockpuffer 14 und der Zeilenpuffer 18 jeweils mit dem dynamischen Vorhersagespeicher 12 über den Speicherdatenbus 100 verbunden sind. Der Speicherdatenbus 100 hat eine Breite von 64 Bits, um die Bilddaten zu übertragen, die aus 2 · 2 Ab tastungen der Luminanzkomponente (Y), 1 · 2 Abtastungen der Cr-Komponente und 1 · 2 Abtastungen der Cb-Komponente bestehen.
Als nächstes wird ein Zugriff auf den dynamischen Vorhersagespeicher durch den Speichersteuerabschnitt 13 diskutiert. Als Zugriff auf den dynamischen Vorhersagespeicher 12 durch den Speichersteuerabschnitt 13 gibt es eine Lesesteuerung des Vorhersagereferenzblocks, eine Schreibsteuerung für die wiederhergestellten Bilddaten und eine Lesesteuerung für eine Rasterabtasttransformation der wiederhergestellten Bilddaten.
Wenn der Speichersteuerabschnitt 13 eine Schreibsteuerung der wiederhergestellten Bilddaten durchführt, werden die wiederhergestellten Bilddaten durch einen Wortzugriff für 8 Worte · 8-mal pro Makroblock in den dynamischen Vorhersagespeicher 12 geschrieben.
Andererseits ist es dann, wenn eine Lesesteuerung des Vorhersagereferenzblocks durch den Speichersteuerabschnitt 13 durchzuführen ist, für den Vorhersagereferenzblock für einen Makroblock erforderlich, daß er 16 · 16 Abtastungen der Luminanzkomponente (Y) und 8 · 16 Abtastungen der Chrominanzkomponenten hat, wenn der Bewegungsvektor auf ganzzahlige Pixelpositionen Bezug nimmt. Jedoch dann, wenn der Bewegungsvektor auf die Zwischenpixelpositionen (halbe Bildelemente) Bezug nimmt, ist es für den Vorhersagereferenzblock erforderlich, daß er 17 · 17 Abtastungen der Luminanzkomponenten (Y) und 9 · 17 Abtastungen der Chrominanzkomponente hat.
Demgemäß wird im Fall des Wortaufbaus des gezeigten Ausführungsbeispiels, bei dem ein Wort aus 2 · 2 Abtastungen der Luminanzkomponente (Y), 1 · 2 Abtastungen der Cr-Komponente und 1 · 2 Abtastungen der Cb-Komponente besteht, ein Lesen des Vorhersagereferenzblocks vom dynamischen Vorhersagespeicher 12 durch einen Zugriff auf die 9 · 9 Worte durchgeführt.
Weiterhin wird dann, wenn eine Lesesteuerung für eine Rasterabtasttransformation der wiederhergestellten Bilddaten durch den Speichersteuerabschnitt 13 durchgeführt wird, eine Ausgabe zum Zeilenpuffer 18 pro Wort in der horizontalen Richtung statt einer Ausgabe pro Makroblock durchgeführt.
Hierin nachfolgend wird der Fall für die Pixelrate des 525-Zeilen-Systems des Standards CCIR601 anhand des gezeigten Ausführungsbeispiels diskutiert. Zuerst werden Wortzugriffe pro 16 Zeilen beim gezeigten Ausführungsbeispiel betrachtet, wobei folgendes erfolgt:
Lesen des Vorhersagereferenzblocks:
9 Worte · 9-mal · 45 Makroblöcke = 3645
Schreiben der wiederhergestellten Bilddaten:
8 Worte · 8-mal · 45 Makroblöcke = 2880
Lesen der wiederhergestellten Bilddaten:
360 Worte · 8 horizontale Zeilen = 2880
und somit sind insgesamt 9405 Zugriffe erforderlich. Hier besteht eine horizontale Zeile aus 45 Makroblöcken.
Wenn ein DRAM (dynamischer Direktzugriffsspeicher) als der dynamische Vorhersagespeicher verwendet wird, wird eine Anzahl von Zyklen, die zum Zugreifen auf DRAMs nötig ist, wie folgt.
Ein Seitenmodezugriff auf die DRAMs wird so, wie es in Fig. 3(a) dargestellt ist, wobei auf eine Initiierung eines Zugriffs hin nach zwei Zyklen, d. h. einem Vorladezyklus eines RAS-Signals und eines CAS-Signals und eines Zeilenadressenzyklus R, ein Zugriff durch Eingeben von Spaltenadressen C0, C1, ... durchgeführt wird.
Ein 8-Wort-Zugriff während einer Schreibsteuerung der wiederhergestellten Daten durch den Speichersteuerabschnitt 13 wird nicht auf eine Seitengrenze zugreifen, und wird somit durch 10 Zyklen durchgeführt, wie es in Fig. 3(b) gezeigt ist.
Andererseits wird ein 9-Wort-Zugriff bei der Lesesteuerung des Vorhersagereferenzblocks durch den Speichersteuerabschnitt 13 ohne ein Zugreifen auf die Seitengrenze durch 11 Zyklen durchgeführt, wie es in Fig. 3(c) gezeigt ist. Andererseits wird dann, wenn auf die Seitengrenze zugegriffen wird, der 9-Wort-Zugriff bei einer Lesesteuerung des Vorhersagereferenzblocks durch den Speichersteuerabschnitt 13 durch 13 Zyklen durchgeführt, wie es in Fig. 3(d) gezeigt ist.
Weiterhin wird im Fall eines Zugriffs bei einer Lesesteuerung der wiederhergestellten Bilddaten durch den Speichersteuerabschnitt 13 eine Seitengrenze nur einige Male enthalten sein, so daß ein Vorladezyklus P und ein Zeilenadressenzyklus R ignoriert werden können. Daher kann ein Ein-Wort-Zugriff in ungefähr einem Zyklus stattfinden.
Demgemäß werden dann, wenn DRAMs verwendet werden, nötige Zyklen pro 16 Zeilen folgendermaßen sein:
Lesen des Vorhersagereferenzblocks:
13 Zyklen · 9-mal · 45 Makroblöcke = 5265
Schreiben wiederhergestellter Bilddaten:
10 Zyklen · 8-mal · 45 Makroblöcke = 3600
Lesen wiederhergestellter Bilddaten:
360 Zyklen · 8 horizontale Zeilen = 2880
und somit insgesamt 11745 Zyklen. Hier ist die Anzahl von Makroblöcken in einer horizontalen Zeile 45.
Demgemäß kann dann, wenn DRAMs verwendet werden, die Bedingung von weniger als oder gleich 13728 Zyklen pro 16 Zeilen, die für die Pixelrate des 525- Zeilen-Systems des Standards CCIR601 nötig sind, erfüllt werden.
Beim oben angegebenen Ausführungsbeispiel der Erfindung kann durch Schreiben der wiederhergestellten Bilddaten auf den Speicherdatenbus im Zeilenpuffer 18 in Zusammenhang mit einem Schreiben der wiederhergestellten Bilddaten vom Makroblockpuffer 11 zum dynamischen Vorhersageblock 12 eine Frameverzögerung, die andererseits auf ein Transformieren von ihnen in ein Videosignal verursacht würde, aufgelöst werden. Es soll angenommen werden, daß in diesem Fall als eine Kapazität des Zeilenpuffers 18 eine größere Kapazität als 2 Zeilen · 2 Reihen nötig wird.
Fig. 2 ist ein Blockdiagramm, das ein weiteres Ausführungsbeispiel des Bewegtbild-Decodiersystems gemäß der vorliegenden Erfindung zeigt. In Fig. 2 ist das gezeigte Ausführungsbeispiel des Bewegtbild-Decodiersystems zum Codieren eines adaptiven Umschaltens von einem Intraframecodieren, einem Vorwärts- Prädiktionscodieren und einem bidirektionalen Prädiktionscodieren geeignet.
Das gezeigte Ausführungsbeispiel des Systems unterscheidet sich vom System der Fig. 1 in den folgenden Punkten. Während das erste Ausführungsbeispiel des Bewegtbild-Decodiersystems nur einen Makropuffer 14 für eine Vorwärtsprädiktion verwendet, verwendet nämlich das gezeigte Ausführungsbeispiel des Systems ei nen Vorwärts-Referenzmakroblockpuffer 24 und einen Rückwärts-Referenz- Makroblockpuffer 25.
Es sollte beachtet werden, daß der Vorwärts-Vorhersagereferenzblock und der Rückwärts-Vorhersagereferenzblock, die jeweils temporär im Vorwärts- Referenzmakroblockpuffer 24 und im Rückwärts-Vorhersagereferenzblock 25 gespeichert sind, über Multiplexer 26 und 27 zum Abschnitt 5 zum Berechnen des Vorhersagewertes ausgegeben werden.
Ebenso ist ein Speichersteuerabschnitt 23 des gezeigten Ausführungsbeispiels des Bewegtbild-Decodiersystems als Steuerung für einen bidirektionalen prädiktiv codierten Frame zusätzlich zur Steuerung des Speichersteuerabschnitts 13 im ersteren Ausführungsbeispiel vorgesehen. Der bidirektionale prädiktiv codierte Frame erfordert eine Lesesteuerung für den Vorwärts-Vorhersagereferenzmakroblock und eine Lesesteuerung für den Rückwärts-Vorhersagereferenzmakroblock.
Eine Ausgabe der wiederhergestellten Bilddaten des bidirektionalen prädiktiv codierten Frames wird durch Schreiben der wiederhergestellten Bilddaten, die vom Makroblockpuffer 11 ausgegeben werden, unter der Steuerung eines Abtasttransformations-Steuerabschnitts 29 über den Speicherdatenbus 100 zu einem Abtasttransformierspeicher 28 durchgeführt.
Weiterhin erfolgt beim ersteren Ausführungsbeispiel der Erfindung die Reihenfolge der Datenausgabe während einer Lesesteuerung der wiederhergestellten Bilddaten pro jeder Chrominanzkomponente und pro einer Zeile. Gegensätzlich dazu ist beim gezeigten Ausführungsbeispiel die Reihenfolge der Datenausgabe pro Makroblock gleich einem Eingeben der wiederhergestellten Bilddaten vom Makroblockpuffer 11 angepaßt an eine Ausgabe der Daten der wiederhergestellten Bilddaten des bidirektionalen prädiktiv codierten Frames.
Der Abtasttransformations-Steuerabschnitt 29 des gezeigten Ausführungsbeispiels gibt das Steuersignal zum Abtasttransformierspeicher 28 aus, um ein Einschreiben der eingegebenen wiederhergestellten Bilddaten pro Makroblock und ein Ausgeben der wiederhergestellten Bilddaten in der Reihenfolge einer Rasterabtastung zu steuern.
In dem Fall, daß die Pixelrate des 525-Zeilen-Systems des Standards CCIR601 durch das gezeigte Ausführungsbeispiel des Bewegtbild-Decodiersystems der Erfindung zu realisieren ist, wird bei Betrachtung der Wortzugriffszeiten auf den dynamischen Vorhersagespeicher pro 16 Zeilen durch den Speichersteuerabschnitt 23 die Anzahl für die Wortzugriffe 9405-mal, was gleich dem ersteren Ausführungsbeispiel ist, und zwar in dem Fall, daß die Vorwärts-Vorhersagecodierung betrachtet wird.
Andererseits gilt in dem Fall der bidirektionalen Vorhersagecodierung folgendes: Lesen des Vorwärts-Vorhersagereferenzblocks:
9 Worte · 9-mal · 45 Makroblöcke = 3645
Lesen des Rückwärts-Vorhersagereferenzblocks:
9 Worte · 9-mal · 45 Makroblöcke = 3645
und somit insgesamt 7290-mal. Hier ist die Anzahl von Makroblöcken in einer horizontalen Zeile 45.
Wenn DRAMs als der dynamische Vorhersagespeicher verwendet werden, wie beim ersteren Ausführungsbeispiel, werden die nötigen Zyklen pro 16 Zeilen folgendermaßen sein:
Lesen des Vorhersagereferenzblocks:
13 Zyklen · 9-mal · 45 Makroblöcke = 5265
Schreiben der wiederhergestellten Bilddaten:
10 Zyklen · 8-mal · 45 Makroblöcke = 3600
Lesen der wiederhergestellten Bilddaten:
10 Zyklen · 8-mal · 45 Makroblöcke = 3600
und somit insgesamt 12465 Zyklen. Hier ist die Anzahl von Makroblöcken in einer horizontalen Zeile 45.
Andererseits wird es im Fall der bidirektionalen Vorhersagecodierung zusätzlich zu einem Zugriff auf den dynamischen Vorhersagespeicher 12 nötig, daß die Anzahl von Zyklen zum Schreiben der ausgegebenen Daten des Makroblockpuffers 11 in den Abtasttransformierspeicher 28 enthalten ist, da der Speicherdatenbus 100 ebenso dafür verwendet wird. Demgemäß wird die nötige Anzahl von Zyklen folgendermaßen:
Lesen des Vorwärts-Vorhersagereferenzblocks:
13 Zyklen · 9-mal · 45 Makroblöcke = 5265
Lesen des Rückwärts-Vorhersagereferenzblocks:
13 Zyklen · 9-mal · 45 Makroblöcke = 5265
Ausgeben zum Abtasttransformierspeicher 28:
8 Zyklen · 8-mal · 45 Makroblöcke = 2880
und somit insgesamt 13410. Hier ist die Anzahl von Makroblöcken in einer horizontalen Zeile 45.
Daher kann mit dem gezeigten Ausführungsbeispiel die Bedingung von weniger als oder gleich 13728 Zyklen, die für die Zugriffsrate des 525-Zeilen-Systems des Standards CCIR601 nötig sind, erfüllt werden. Daher kann das gezeigte Ausführungsbeispiel des Systems für das 525-Zeilen-System des Standards CCIR601 geeignet sein.
Bei den vorangehenden Ausführungsbeispielen ist der Fall diskutiert worden, daß der Makroblock aus 2 · 2 Blöcken einer Luminanzkomponente (Y), 1 · 2 Blöcken der Cr-Komponente und 1 · 2 Blöcken der Cb-Komponenten gemäß dem Abtastverhältnis der Luminanzkomponente und der Chrominanzkomponenten von 4 2 : 2 im 525-Zeilen-System des Standards CCIR601 besteht.
Jedoch ist es möglich, einen DRAM als den Vorhersageframespeicher auch dann zu verwenden, wenn der Makroblock aus 2 · 2 Blöcken einer Luminanzkomponente (Y), 1 · 1 Blöcken einer Cr-Komponente und 1 · 1 Blöcken von Cb- Komponenten gemäß dem Abtastverhältnis der Luminanzkomponente und der Chrominanzkomponenten von 4 : 1 : 1 besteht, und zwar durch Einstellen der Busbreite des dynamischen Vorhersagespeichers 12 auf 43 Bits und durch Ausbilden der 2 · 2 Blöcke der Luminanzkomponente (Y), 1 · 1 Blöcke der Cr-Komponente und 1 · 1 Blöcke der Cb-Komponenten als ein Wort.
Ebenso wie bei den vorangehenden Ausführungsbeispielen ist als eine Einrichtung zum Ausbilden der Bilddaten mit einem Nehmen von 2 · 2 Blöcken der Luminanzkomponente (Y), 1 · 2 Blöcken der Cr-Komponenten und 1 · 2 Blöcken der Cb- Komponenten als ein Wort der Makroblockpuffer 11 bei einer späteren Stufe des Addierers 4 vorgesehen.
Jedoch kann das Zugriffsverfahren für den dynamischen Vorhersagespeicher 12 bei den vorangehenden Ausführungsbeispielen durch Vorsehen einer Einrichtung zum erneuten Anordnen von Daten aus einem Wort anwendbar sein, das aus 2 · 2 Blöcken der Luminanzkomponente (Y), 1 · 2 Blöcken der Cr-Komponente und 1 · 2 Blöcken der Cb-Komponenten bei der Stufe des Addierers 4 und eines Latches zum Akkumulieren der Ausgaben des Addierers 4 für 8 Abtastungen bei der späteren Stufe des Addierers 4 besteht.
Wenn das oben angegebene System durch eine integrierte Schaltung realisiert wird, kann beim zuerst angegebenen Ausführungsbeispiel der Abschnitt ausschließlich dem dynamischen Vorhersagespeicher 12 durch LSI oder eine Gruppe von mehreren Chips realisiert werden. Andererseits kann im Fall des später angegebenen Ausführungsbeispiels der Abschnitt ausschließlich des dynamischen Vorhersagespeichers 12 oder ausschließlich des dynamischen Vorhersagespeichers 12 und des Abtasttransformierspeichers 28 durch LSI oder eine Gruppe von mehreren Chips realisiert werden.
Wie es aufgezeigt ist, kann dann, wenn die wiederhergestellten Bilddaten, die durch den Addierer 4 wiederhergestellt sind, pro Block temporär im Makroblockpuffer 11 gespeichert werden, durch ein erneutes Anordnen der Daten in einem Wort, das aus 2 · 2 Blöcken der Luminanzkomponente (Y), 1 · 2 Blöcken der Cr- Komponente und 1 · 2 Blöcken der Cb-Komponenten besteht, und durch Ausgeben der Daten pro Ein-Wort zum dynamischen Vorhersagespeicher 12, zum Referenzmakroblockpuffer 14 oder zum Vorwärts-Referenzmakroblockpuffer 24 und zum Rückwärts-Referenzmakroblockpuffer 25 und zum Zeilenpuffer 13 oder zum Abtasttransformierspeicher 28, auf den dynamischen Vorhersagespeicher 12 durch einen Seitenmodezugriff des DRAM zugegriffen werden. Daher können billige DRAMs als der dynamische Vorhersagespeicher verwendet werden.
Andererseits kann durch Vorsehen einer Breite von 64 Bits für den Speicherdatenbus 100 der Vorhersageframespeicher mit vier DRAMs gebildet werden, wenn ein Aufbau von · 16 Bits von 4-MBit-DRAMs verwendet wird. Daher kann im Vergleich zu einem herkömmlichen Bus mit 128 Bits ein Einbaubereich reduziert werden.
Weiterhin wird deshalb, weil 4-MBit-DRAMs für eine nötige Kapazität des Vorhersageframespeichers von [(720 + 360 · 2) Abtastungen · 480 Zeilen · 8 Bits · 2 Frames = 10.546 ... MBits] für das 525-Zeilen-System des Standards CCIR601 verwendet werden, ein nicht verwendeter Bereich niemals erhöht.
Zusätzlich wird es selbst dann, wenn der externe Speicher als der Abtasttransformierspeicher bei einer Integration des Systems verwendet wird, unnötig, 64 An schlußstellen als Anschlußstellen für den Datenbus des Abtasttransformierspeichers hinzuzufügen, was zu einer Verkleinerung des LSI beitragen kann.
Obwohl die Erfindung unter Bezugnahme auf ein beispielhaftes Ausführungsbeispiel davon dargestellt und beschrieben worden ist, sollte es von Fachleuten auf dem Gebiet verstanden werden, daß dabei die vorangehend beschriebenen und verschiedene andere Änderungen, Weglassungen und Hinzufügungen durchgeführt werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Daher sollte die vorliegende Erfindung nicht als beschränkt auf das spezifische Ausführungsbeispiel verstanden werden, das oben gezeigt ist.

Claims

1. Bewegtbild-Decodiersystem, das folgendes aufweist:

eine Wiederherstellungseinrichtung (1, 2, 3) zum Wiederherstellen von Bilddaten auf der Basis eines diskreten Cosinustransformationskoeffizienten, der aus einem eingegebenen Code wiederhergestellt wird;

eine Einrichtung (5) zum Erzeugen eines Vorhersagewertes zum Erzeugen eines vorhergesagten Wertes bei einer Position entsprechend den Bilddaten auf der Basis eines Bewegungsvektors, der aus dem eingegebenen Code wiederhergestellt ist, und von Vorhersage-Abtastdaten, die aus einer Speichereinrichtung (12) gelesene Bilddaten aufweisen;

eine Berechnungseinrichtung (4) zum Wiederherstellen der Bilddaten einschließlich einer Luminanzkomponente und einer Chrominanzkomponente durch Durchführen einer Berechnung unter Verwendung der Ausgabe der Wiederherstellungseinrichtung und des vorhergesagten Wertes der Einrichtung zum Erzeugen eines vorhergesagten Wertes;

einen Speicherdatenbus (100) zum Übertragen der Bilddaten, die durch die Berechnungseinrichtung (4) erzeugt sind, in Einheiten einer Vielzahl von Pixeln der Luminanzkomponenten und der Chrominanzkomponenten;

eine Speichereinrichtung (12) zum Speichern der Bilddaten in den Einheiten pro jeder Adresse über den Speicherdatenbus;

eine Halteeinrichtung (14) zum Halten der Bilddaten, die über den Speicherdatenbus aus der Speichereinrichtung (12) ausgelesen sind, pro Block, der aus m · n Pixeln besteht, wobei m und n positive ganze Zahlen sind; und

eine Einrichtung (16) zum Ausgeben der durch die Halteeinrichtung gehaltenen Bilddaten zur Erzeugungseinrichtung auf eine multiplexte Weise, dadurch gekennzeichnet, daß das System weiterhin folgendes aufweist:

eine Speichereinrichtung (11) zum temporären Speichern der Ergebnisse der Berechnung durch die Berechnungseinrichtung für eine Blockeinheit von Bilddaten, die die Luminanzkomponenten und die Chrominanzkomponenten einer Vielzahl von Pixeln aufweisen, pro Adresse; und

eine Schreibeinrichtung zum Schreiben des Ergebnisses der Berechnung, das in der Speichereinrichtung gehalten wird, in die Speichereinrichtung über den Speicherdatenbus (100).

2. Bewegtbild-Decodiersystem nach Anspruch 1, wobei ein Zugriff für die Speichereinrichtung (12) durch einen Seitenmodezugriff eines dynamischen Speichers durchgeführt wird.

3. Bewegtbild-Decodiersystem nach Anspruch 2, daß weiterhin folgendes aufweist: eine Leseeinrichtung (18) zum Auslesen der Bilddaten aus der Speichereinrichtung (12) in einer Reihenfolge einer Rasterabtastung mit einem Nehmen der Luminanzkomponenten und der Chrominanzkomponenten einer Vielzahl von Pixeln als eine Einheit, und eine Videosignal-Wiederherstellungseinrichtung zum Wiederherstellen eines Videosignals in der Reihenfolge der Rasterabtastung aus den durch die Leseeinrichtung ausgelesenen Bilddaten.

4. Bewegtbild-Decodiersystem nach Anspruch 3, wobei die Halteeinrichtung (24, 25) jeweils für eine Vorwärtsvorhersage und für eine Rückwärtsvorhersage vorgesehen sind.

5. Bewegtbild-Decodiersystem nach Anspruch 4, wobei die Videosignal- Wiederherstellungseinrichtung das Videosignal auf der Basis des Ergebnisses der Berechnung durch die Berechnungseinrichtung (4) wiederherstellt, und weiterhin folgendes aufweist: eine Steuereinrichtung (19) zum Steuern auf eine derartige Weise, daß das Ergebnis der Berechnung zur Videosignal-Wiederherstellungseinrichtung (18) über den Speicherdatenbus (100) in Verbindung mit einem Schreiben des Ergebnisses der Berechnung der Speichereinrichtung (12) ausgegeben wird.