DE69321216T2 - Halbleiteranordnung mit elektrischer verbindung - Google Patents

Halbleiteranordnung mit elektrischer verbindung

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Description

  • Die Erfindung bezieht sich auf Halbleiteranordnungen und deren Verpackungen.
  • Insbesondere bezieht sich die vorliegende Erfindung auf Halbleiteranordnungen, die ein nicht durch ein Lötmetall benetzbares Material enthalten, eine elektrisch leitende Fläche eines Materials, welches durch das auf diese Fläche aufgebrachte Lötmetall benetzbar ist, und eine Anschlußleitung, die einen mittels Lötmetall mit der leitenden Fläche verbundenen Basisbereich umfaßt.
  • Ziel der Erfindung ist es, eine Verminderung der mechanischen Spannung an der Verbindung zwischen der Anschlußleitung und dem Substrat zu erzielen.
  • Zu diesem Zweck ist eine erfindungsgemäße Halbleiteranordnung durch folgende Maßnahmen gekennzeichnet:
  • die elektrisch leitfähige Fläche umfaßt eine Aussparung an einer Seite hiervon, wobei die Aussparung über einem Bereich des Substrats liegt und diesen freilegt;
  • wobei die Form des Basisbereichs im wesentlichen der leitfähigen Fläche entspricht und eine Aussparung in einer Kante hiervon umfaßt;
  • wobei ein senkrecht verlaufender Bereich der Anschlußleitung mit dem Basisbereich an einer innenliegenden Kante der Aussparung im Basisbereich verbunden ist; und
  • der Basisbereich innerhalb des Umfangsbereichs der darunterliegenden leitenden Fläche liegt, mit der Ausnahme, daß die Tiefe der Aussparung in der leitenden Fläche größer ist als die Tiefe der Aussparung im Basisbereich, wobei die untere Kante der Aussparung im Basisbereich einen Bereich auf weist, welcher über dem freiliegenden Bereich der Substratoberfläche liegt.
  • Obwohl nicht hierauf beschränkt, ist diese Erfindung besonders nützlich im Falle von Halbleiteranordnungen wie sie im US-Patent 5,028,987 beschrieben sind. Dieses Patent offenbart eine Verpackung, welche eine schalenförmige Basis umfaßt, die eine Seitenwand mit einer flachen oberen Seite aufweist. Auf der Innenseite des Bodens der Basis ist ein Halbleiterchip mit daran angebrachten Anschlußleitungen angelötet, wobei die Anschlußleitungen sich nach oben von einer oberen Seite des Chips weg erstrecken. Die Verpackung umfaßt einen flachen Deckel, welcher an die Oberseite der Seitenwand der Basis angelötet ist. Die Anschlußleitungen des Chips erstrecken sich durch Öffnungen im Deckel hindurch und sind mit den Seitenwänden der Öffnungen durch Löten verbunden. Die Verpackung versiegelt den Chip somit hermetisch.
  • Ein Nachteil der vorstehend beschriebenen Verpackung besteht darin, daß das Verfahren des Anlötens des Deckels an die Basis dazu führen kann, daß unerwünschte Verunreinigungen, welche während des Lötprozesses freigesetzt werden, innerhalb der Verpackung eingeschlossen werden können und die Halbleiteranordnung beschädigen können.
  • Eine Halbleiteranordnung gemäß der vorliegenden Erfindung kann mit einer Verpackung kombiniert werden, welche eine tassenförmige Basis mit einer Bodenwand und einer diese umgebende Seitenwand aufweist, welche an ihrem oberen Ende einen sich seitlich nach außen erstreckenden Metallflansch auf weist. Der Metallflansch erstreckt sich um den gesamten oberen Umfangsbereich der Basis herum. Ein Deckel für die Verpackung umfaßt ein flaches Glied, zum Beispiel aus Keramik, welches an seiner unteren Umfangskante einen sich seitlich nach außen erstreckenden Metallflansch umfaßt, welcher den Basisflansch übergreift. Da sich beide Flansche von der Verpackung weg nach außen erstrecken, können die Flansche leicht zwischen Werkzeugen zur Herstellung einer Verbindung eingeklemmt werden, wie zum Beispiel Widerstandsschweißelektroden, um die Flansche mittels einer lötmetallfreien Verbindung während der Herstellung der Verpackung miteinander zu verbinden.
  • In einer Ausführungsform der Erfindung weist der Deckel Öffnungen darin auf, welche durch mit der unteren Oberfläche des Deckels verbundene Metallfolien versiegelt sind. In einer vollständig zusammengebauten Verpackung liegen die Metallfolien über den Elektroden und sind mit diesen verbunden, wobei die Elektroden auf der Oberseite des Chips innerhalb der Verpackung angebracht sind. Beim Verbinden der Folie mit den Elektroden wird die obere Oberfläche des Deckels nach unten gepreßt, um eine Preßverbindung der Folien mit den Elektroden zu erzielen. Eine ausreichende Flexibilität der Verpackung, ohne daß diese beschädigt wird, wird durch die Flexibilität der sich seitlich erstreckenden Flansche erzielt.
  • In einer weiteren Ausführungsform der Erfindung, bei welcher der Deckel ebenfalls Öffnungen aufweist, erstreckt sich ein hohles Rohr derart zu einer jeden Öffnung, daß ein hermetischer Sitz mit der umgebenden Wand der Öffnung vorliegt. Der Chip in der Verpackung umfaßt Anschlußleitungen, welche sich in die Zuleitungen erstrecken und hermetisch mit den Innenwänden der Zuleitungen verbunden sind.
  • Das Handbook of Thick Film Technology von P. J. Holmes und R. G. Loasby, Electrochemical Publications Ltd., 1976, offenbart unter Punkt 5.6.1.3 und Fig. 5.5(c) einen Abreißtest, bei welchem ein metallisches Band auf eine Anschlußkontaktfläche angelötet und anschließend von dieser abgerissen wird.
  • Damit die vorliegende Erfindung leichter verständlich ist, werden im folgenden Ausführungsformen hiervon unter Bezugnahme auf Beispiele beschrieben, wobei auf die beiliegenden Zeichnungen Bezug genommen wird.
  • Es zeigen
  • Fig. 1 einen Querschnitt einer Halbleiteranordnung nach dem Stand der Technik, welche im wesentlichen ähnlich ist zu der Anordnung in der zuvor genannten US-Patentschrift 5,028,987;
  • Fig. 2 einen Querschnitt einer verpackten Halbleiteranordnung, welche mit der vorliegenden Erfindung zu kombinieren ist;
  • Fig. 3 eine Draufsicht auf die in Fig. 2 gezeigte Anordnung, wobei jedoch ein Teil des Deckels weggebrochen ist, um eine der Anschlußleitungen zu zeigen, welche mit einer Elektrode auf der Substratoberfläche gemäß der vorliegenden Erfindung verbunden ist;
  • Fig. 4 einen Querschnitt einer anderen Anordnung; und
  • Fig. 5 zur Verdeutlichung der Erfindung eine vergrößerte Ansicht eines Bereiches einer Substratoberfläche, die ähnlich ist zu der freiliegenden Oberfläche des Deckels in Fig. 1, wobei jedoch zwei Substratelektroden gezeigt sind.
  • Fig. 1 zeigt ein Beispiel einer Halbleiteranordnung 10 nach dem Stand der Technik, welche einen Halbleiterchip 12 umfaßt, der hermetisch versiegelt innerhalb einer Verpackung 14 liegt, die eine metallische topfförmige Basis 16 aufweist, welche zum Beispiel aus Kupfer besteht, und einen flachen Deckel 18 aus Keramik, wie z. B. aus Tonerde, aufweist. Eine dünne Folie 20 aus Kupfer ist an die innere Oberfläche 22 des Deckels längs der Außenseitenkante 24 hiervon angebracht und der Deckel ist mit der Basis mittels einer Lötverbindung zwischen der Deckelfolie 20 und einem seitlich aufstehenden Flansch 26 verbunden, welcher um die Basis 16 herum verläuft.
  • Anschlußleitungen 28 für die Anordnung sind von einer im wesentlichen L-förmigen Gestalt, welche einen horizontalen Bereich 30 umfassen, der an einem Oberflächenbereich des Chips 12 angebracht ist, und einen senkrecht verlaufenden Bereich 32, welcher sich durch eine Öffnung 34 hindurch durch den keramischen Deckel 18 erstreckt. Die senkrecht verlaufenden Bereiche 32 der Leitung sind mit dem Deckel hermetisch versiegelt mittels Metallschichten, wie z. B. Kupferspulen 36, welche mit dem Deckel im Bereich der Öffnungen 34 vorab verbunden worden sind, wobei die Metallschichten mit den Anschlußbereichen 32 verlötet sind.
  • Wie zuvor bemerkt, besteht ein Problem dieser bekannten Anordnung darin, daß während des Verlötens der Deckel 18 mit der Basis 16 unerwünschte Verunreinigungen innerhalb der Verpackung eingeschlossen werden können, welche beim Verlöten entstehen. Die eingeschlossenen Verunreinigungen können die Anordnung beschädigen.
  • Die Fig. 2 und 3 zeigen eine Anordnung 40 gemäß der vorliegenden Erfindung, welche das Problem der eingeschlossenen und durch das Verlöten erzeugten Verunreinigungen weitestgehend vermeidet. Die Anordnung 40 ist im wesentlichen ähnlich zu der Anordnung 10, außer daß der keramische Bereich 42 des Deckels 44 der Anordnung 40 nicht den Basisflansch 26 überdeckt. Statt des sen ist ein Kupferfilm 48 an den keramischen Bereich 42 angebracht und erstreckt sich über eine Kante 52 hiervon hinaus und liegt über dem Basisflansch 26.
  • Die äußeren Oberflächen der überlappten Flansche 26 und 48 sind frei zugänglich für Schweißwerkzeuge; somit können die Flansche auf leichte Weise durch Verschweißen miteinander verbunden werden, ohne daß ein Verlöten verwendet wird. Eine "Schweißverbindung" in diesem Sinne ist eine Ultrasschall-, Thermokompressions-, Thermoschall- oder Diffusionsverbindung; Kalt-, Widerstands-Laser und Leichtschweißen; direkte Kupferverbindung und andere ähnliche Verbindungstechniken inklusive Elektronenstrahlschweißen, Lichtbogenschweißen und Gasflammenschweißen. Verschiedene dieser Verbindungsverfahren verlangen eine sorgfältige thermische Isolierung des Schweißbereichs und die Verwendung einer Inertgas- oder Vakuumumgebung. Widerstands- und Punktschweißen verlangen ein Anschlußstellenmaterial zwischen den Kupferfolien mit einem relativ hohen elektrischen Widerstand, wie z. B. eine Nickeleisenlegierung. Die augenblicklich bevorzugte Verbindungstechnik ist Thermokompression, durch welche sich sauberes Kupfer leicht mit sauberem Kupfer verbinden läßt. Laser- und Ultraschall-Schweißverfahren erscheinen beide ebenfalls als besonders vielversprechend.
  • Da der Deckel 44 der Anordnung 40 durch lötfreie Verbindungstechniken mit der Basis 16 verbunden wird, können die mit den Anordnungen nach dem Stand der Technik in Verbindung mit eingeschlossenen Lötverunreinigungen auftretenden Probleme weitestgehend überwunden werden. Andere Verbindungstypen der Anordnung können Lötverbindungen sein, vorausgesetzt, daß die Lötverbindungen hergestellt werden, bevor die Verpackung hermetisch abgedichtet wird.
  • Fig. 4 zeigt eine Anordnung 70, welche den Anordnungen 40 in Fig. 2 und 3 ähnlich ist, aber weiterhin hohle Rohre 72 (nur eines ist gezeigt), wie z. B. aus Kupfer, umfaßt, welche mit der inneren Wand einer der jeden Öffnungen 34 verbunden sind. Die verschiedenen Anschlußleitungen 28 der Vorrichtung 70 erstrecken sich durch die Rohre 72 hindurch und eine jede Leitung ist mit der inneren Wand des zugehörigen Rohrs verbunden. Die Anschlußleitungen werden bevorzugterweise so ausgeführt, daß sie relativ knapp innerhalb der Rohre sitzen und leicht mit diesen durch Quetschen der Rohrwände gegen die Anschlußleitungen und Verschweißen derselben verbunden werden können. Die Anschlußleitungen können auch mit den Wänden der Rohre verlötet sein. Das Lötmetall kann durch den strammen Sitz zwischen Rohrleitungen und den Anschlußleitungen und durch Voroxidieren von Oberflächenbereichen der Anschlußleitungen zwischen den Lötpunkten und den innenliegenden Kanten der Öffnungen daran gehindert werden, in die Verpackung zu kriechen. Wie allgemein bekannt, benetzt ein Lötmetall im allgemeinen keine oxidierten Oberflächen. In einer Ausführungsform besteht die Anschlußleitung zum Beispiel aus Kupfer und das Lötmetall umfaßt 90% Blei und 10% Zinn.
  • Ebenfalls gilt, wie durch die gestrichelten Linien in Fig. 4 gezeigt, daß die Rohre 70 geschlossene obere Enden 74 aufweisen können.
  • Fig. 5 zeigt eine Draufsicht auf die erfindungsgemäße Halbleiteranordnung, welche ein Halbleitersubstrat 12 mit einer Anschlußleitung 28 umfaßt, welche an einer leitenden Oberfläche (Elektrode 60) des Substrats angebracht ist. Eine angrenzende Oberfläche 60 ist ebenfalls gezeigt, aber zum Zwecke der besseren Übersichtlichkeit ist die normalerweise damit verbundene Leitung nicht dargestellt.
  • Die leitenden Flächen 60 auf dem Substrat 12 sind von einer im wesentlichen rechteckigen Form, weisen aber eine Aussparung 80 an einer Kante 82 hiervon auf. Die leitenden Flächen 60 sind aus einem Material, welches durch ein Lötmetall benetzbar ist, wie z. B. Nickel. Die Aussparung 80 liegt über einem nicht durch ein Lötmetall benetzbaren und z. B. aus Siliziumdioxid bestehenden Oberflächenbereich des Substrats 12 und legt diesen frei. Das Lötmetall kann z. B. 90% Blei und 10% Zinn umfassen.
  • Die Anschlußleitung 28 umfaßt einen Basisbereich 30 und einen senkrecht verlaufenden Bereich 32 (siehe auch Fig. 2). Der Basisbereich 30 wird durch Löten mit dem leitenden Bereich 60 verbunden und zu diesem Zweck entspricht die Gestalt des Basisbereichs 30 im allgemeinen der des leitenden Bereichs 60, wobei eine Aussparung 84 in einem Kantenbereich 86 hiervon umfaßt ist. Der senkrecht verlaufende Bereich 32 der Anschlußleitung ist mit dem Basisbereich 30 einer innenliegenden Kante 88 der Aussparung 84 verbunden.
  • Der Basisbereich 30 der Anschlußleitung paßt in den Umfang der darunterliegenden leitenden Fläche 60 mit der Ausnahme, daß die Aussparung 80 in der Fläche 60 tiefer ist als die Aussparung 80 im Basisbereich 30. Somit liegt die gesamte untere Kante 88 der Aussparung 84 im Basisbereich 30 nicht direkt über der leitenden Fläche 60, sondern einen Teil hiervon liegt über der darunterliegende Siliziumdioxidoberfläche, welche durch die Aussparung 80 freigelegt ist. Da das Lötmetall das Siliziumdioxid nicht benetzt, ist eine Fläche des Basisbereichs 30, welche die Fläche dort umfaßt, wo der senkrecht verlaufende Bereich 32 mit dem Basisbereich in Verbindung tritt, nicht mit der Substratoberfläche verbunden. Dies sorgt für eine größere Flexibilität zwischen den senkrecht verlaufenden Bereichen und Basisbereichen der Anschlußleitungen und vermindert die Gefahr eines Bruches der Verbindung zwischen Anschlußleitung und Substrat während des Aufsetzens der Anordnung auf eine Platine. Das optionale Merkmal der Verbindung der Anschlußleitungen sorgt für eine Verminderung von mechanischen Spannungen, welche vergleichbar ist mit der Biegung in den Anschlußleitungen, welche in Fig. 4 der zuvorgenannten US- Patentschrift 5 028 987 gezeigt ist.

Claims (5)

1. Halbleitervorrichtung, welche ein Halbleitersubstrat (12) umfaßt mit einer Oberfläche, die ein nicht durch ein Lötmetall benetzbares Material umfaßt sowie eine elektrisch leitende Fläche (60) eines durch ein Lötmetall benetzbaren Materials, welche auf der Oberfläche aufgebracht ist, und eine Anschlußleitung (28), welche einen mit einem Lötmetall an die leitfähige Fläche (60) angeschlossenen Basisbereich (30) umfaßt,
dadurch gekennzeichnet, daß:
die elektrisch leitfähige Fläche (60) eine Aussparung (80) an einer Seite (82) hiervon umfaßt, wobei die Aussparung (80) über einem Bereich des Substrats (12) liegt und diesen freilegt;
wobei die Form des Basisbereichs (30) im wesentlichen der leitfähigen Fläche (60) entspricht und eine Aussparung (84) in einer Kante (86) hiervon umfaßt;
wobei ein senkrecht verlaufender Bereich (32) der Anschlußleitung (28) mit dem Basisbereich (30) an einer innenliegenden Kante (88) der Aussparung (84) im Basisbereich (30) verbunden ist; und
der Basisbereich (30) innerhalb des Umfangsbereichs der darunterliegenden leitenden Fläche (60) liegt, mit der Ausnahme, daß die Tiefe der Aussparung (80) in der leitenden Fläche (60) größer ist als die Tiefe der Aussparung (84) im Basisbereich (30), wobei die untere Kante (88) der Aussparung (84) im Basisbereich (30) einen Bereich aufweist, welcher über dem freiliegenden Bereich der Substratoberfläche liegt.
2. Vorrichtung nach Anspruch 1, wobei die leitende Fläche (60) eine im wesentlichen rechteckige Form aufweist.
3. Vorrichtung nach Anspruch 1 oder 2 in Verbindung mit einer Verpackung (14), wobei der senkrecht verlaufende Bereich (32) durch eine Öffnung (34) in einem Deckel (42) der Verpackung (14) hindurchgreift.
4. Vorrichtung nach Anspruch 3, wobei der Deckel (42) der Verpackung ein keramischer Deckel (42) für ein metallisches tassenförmiges Bodenteil (16) der Verpackung ist, und wobei der Deckel (42) und das Bodenteil (16) jeweils metallische Flansche (48, 26) um ihren Umfangsbereich herum verlaufend auf weisen, welche einander überlappen und miteinander verbunden sind.
5. Vorrichtung nach Anspruch 4, wobei der Flansch (48) des keramischen Deckels (42) mit einer inneren Oberfläche (62) hiervon verbunden ist.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0582694B1 (de) * 1992-01-27 1998-05-20 Harris Corporation Halbleitervorrichtung mit einem halbleitersubstrat und einer keramischen scheibe als decke
US5366932A (en) * 1993-04-26 1994-11-22 Harris Corporation Semi-conductor chip packaging method and semi-conductor chip having interdigitated gate runners with gate bonding pads
US5446316A (en) * 1994-01-06 1995-08-29 Harris Corporation Hermetic package for a high power semiconductor device
US5473193A (en) * 1994-01-06 1995-12-05 Harris Corporation Package for parallel subelement semiconductor devices
JPH07221590A (ja) * 1994-01-31 1995-08-18 Matsushita Electric Ind Co Ltd 電子部品とその製造方法
CA2251650A1 (en) * 1996-04-10 1997-10-16 Diacrin, Inc. Method for providing pathogen-free porcine tissue suitable for human transplantation
US6075289A (en) * 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US6157076A (en) * 1997-06-30 2000-12-05 Intersil Corporation Hermetic thin pack semiconductor device
JPH11330283A (ja) * 1998-05-15 1999-11-30 Toshiba Corp 半導体モジュール及び大型半導体モジュール
US7692211B1 (en) * 2001-07-03 2010-04-06 Silicon Power Corporation Super GTO-based power blocks
US6663294B2 (en) 2001-08-29 2003-12-16 Silicon Bandwidth, Inc. Optoelectronic packaging assembly
US6847115B2 (en) 2001-09-06 2005-01-25 Silicon Bandwidth Inc. Packaged semiconductor device for radio frequency shielding
US6603193B2 (en) 2001-09-06 2003-08-05 Silicon Bandwidth Inc. Semiconductor package
US7135768B2 (en) * 2001-09-06 2006-11-14 Silicon Bandwidth Inc. Hermetic seal
JP3960156B2 (ja) * 2002-07-19 2007-08-15 千住金属工業株式会社 板状基板封止用リッドの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1250005B (de) * 1961-02-06 1967-09-14
GB1100697A (en) * 1965-11-22 1968-01-24 Matsushita Electronics Corp Alternator semiconductor diode and rectifying circuit assembly
US3576474A (en) * 1968-02-23 1971-04-27 Gen Motors Corp Passivated power rectifier
US3723836A (en) * 1972-03-15 1973-03-27 Motorola Inc High power semiconductor device included in a standard outline housing
DE2927609A1 (de) * 1979-07-07 1981-01-15 Licentia Gmbh Halbleiterzelle mit druckkontaktierter halbleiterscheibe
US5028987A (en) * 1989-07-03 1991-07-02 General Electric Company High current hermetic package having a lead extending through the package lid and a packaged semiconductor chip

Also Published As

Publication number Publication date
CA2127890A1 (en) 1993-07-22
EP0623241B1 (de) 1998-09-23
ATE171564T1 (de) 1998-10-15
US5248901A (en) 1993-09-28
EP0623241A1 (de) 1994-11-09
WO1993014517A1 (en) 1993-07-22
JPH07503102A (ja) 1995-03-30
DE69321216D1 (de) 1998-10-29

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