DE69102141T2

DE69102141T2 - Zweistufiger analog-digital-wandler.

Info

Publication number: DE69102141T2
Application number: DE69102141T
Authority: DE
Inventors: Barbara Baggini; Luciana Coppero; Franco Maloberti; Giuseppe Palmisano
Original assignee: Italtel SpA
Current assignee: Italtel SpA
Priority date: 1990-10-24
Filing date: 1991-09-20
Publication date: 1995-01-05
Anticipated expiration: 2011-09-21
Also published as: DE69102141D1; IT9021863A1; IT9021863A0; EP0554265A1; WO1992008287A1; EP0554265B1; IT1244078B

Description

Die vorliegende Erfindung bezieht sich auf einen zweistufigen Analog-Digital-Wandler zur Umwandlung eines analogen elektrischen Signals in ein digitales elektrisches Signal. Auf der ersten Stufe werden die signifikantesten Bits (MSBs) kodiert und in einer zweiten Stufe werden die weniger signifikanten Bits (LSBs) des Digitalcodes bestimmt.
Dieser Wandler basiert auf der Flash-Technik, in der der zu kodierende Eingang gleichzeitig mit einer Mehrzahl von Referenzspannungen verglichen wird.
Einige bekannte Verwirklichungen der zweistufigen Flash- Umwandlung benötigen zwei Widerstandsketten, eine für die MSBs und die andere für die LSBs. Die in den beiden nachfolgenden Umwandlungsstufen (-phasen) benutzten Komparatoren sind die selben.
Diese Verwirklichung ist unvorteilhaft was die Größe des Silikonchips betrifft und auch unter Berücksichtigung der Tatsache, daß der Wert der Widerstandskette seine untere Grenze von der Spezifizierung des Leistungsverlustes ableitet.
Es ist auch notwendig, zwei zusätzliche Referenzspannungen zu erzeugen, die um 2 N/2 im Vergleich zu den Endwerten reduziert sind, wobei N die Anzahl der Umwandlungsbits ist. Diese Spannungen spannen die zusätzliche Widerstandskette vor und haben die Referenzwerte für die LSBs mit der gleichen Genauigkeit zu bestimmen wie die Pegel der MSBs auf dem Hauptwiderstand. Mögliche Ungenauigkeiten bei diesem Vorgang können den Verlust des spezifisch monotonen Wesens des Potentiometrischen Wandlers hervorrufen, wie auch eine Verschlechterung der absoluten Linearität des Wandlers verbunden mit der Genauigkeit der Trennung der Endspannung durch die Widerstandskette.
Um diese Probleme auszuschließen, schlagen einige bekannte Lösungen ein Umwandlungsschema vor, bei dem die LSBs durch die Benutzung der selben Widerstandskette zur Grobumwandlung der MSBs bestimmt werden bei Einbeziehung einer Verstärkerschaltung mit einer Verstärkung gleich 2N/2. Dieser Verstärker hat ein Produkt Schleifenverstärkung-Bandweite gleich dem Produkt zwischen der Abschaltfrequenz bei offener Schleife und dem Rückkopplungsfaktor, der annähernd 1/2N/2 ist. Aus diesem Grund muß ein Operationsverstärkers vorgesehen werden, der eine 2N/2 mal höhere potentielle Fraktionsgeschwindigkeit hat als die tatsächlich benutzte bei gleichzeitiger Belastung einer hohen Spezifikation der Slew-Rate aufgrund der hohen kapazitiven Eingangsbelastung gleich 2N/2.Cin, wobei Cin die Eingangskapazitanz ist.
Das IEEE Journal of Solid-State Circuits, 24(1989)(ii) Nr. 6, New York, Seite 241 - 249 stellt einen mehrstufigen Wandler vor, der 2N Widerstände und 2N/2-1 Komparatoren einschließt, worauf die Präambel des Anspruchs 1 basiert.
Dieser Wandler nach dem bekannten Stand der Technik benötigt einen Subtrahend um die Differenz zwischen dem umzuwandelnden analogen Eingangswert und seiner Grobapproximation zu berechnen, und ein zusätzlicher Mangel besteht in der großen Anzahl von Schaltern auf der Widerstandskette.
Ziel der vorliegenden Erfindung ist die Verwirklichung des Analog-Digital-Wandlers entsprechend dem o.g. Typ, der eine einzige Widerstandskette zur Überwindung dieser Probleme benutzt.
Der den Gegenstand der vorliegenden Erfindung bildende Wandler macht es möglich, eine gute Funktionsgeschwindigkeit , einen niedrigen Leistungsverlust und eine begrenzte Größe des Silikonchips zu erzielen, bei Beibehaltung der monotonen Beschaffenheit dieser potentiometrischen Wandler.
Diese Ziele werden durch die Erfindung verwirklicht, die aus einem Analog-Digital-Wandler zur Umwandlung eines analogen Eingangssignals in einen Digitalcode von N Bits besteht, der folgendes einschließt:
eine Abtast-Halte-Schaltung, die an ihrem Eingang das umzuwandelnde analoge Signal empfängt, wobei diese Abtast-Halte- Schaltung einen Kondensator einschließt, dessen obere Elektrode mit dem Eingangsanschluß verbunden ist;
eine Widerstandskette, die in Serie zwischen zwei Referenzspannungsquellen zur Erzeugung von Zwischenvergleichsspannungen eingebunden ist, wobei die genannte Kette aus 2N Elementarwiderständen besteht, die in 2N/2 Segmente gebündelt sind, von denen jedes 2N/2 Elementarwiderstände umfaßt;
einen Satz von 2N/2 -1 Komparatoren, die zum Vergleich Zwischen das Eingangssignal und die genannten Zwischenreferenz schwellenwerte geschaltet werden können;
eine Mehrzahl von Sperren, die mit den Ausgängen der genannten Komparatoren verbunden sind;
ein Codierer zur Verbindung eines Digitalcodes mit der Ausgangskonfiguration der genannten Komparatoren entsprechend vorherbestimmter Regeln;
einen Pufferspeicher zur Speicherung des erzeugten Codes;
gekennzeichnet durch den Einschluß einer Schalteinheit, die geeignet ist, die Referenzeingänge der Komparatoren mit den Elementarwiderständen eines vorbestimmten Segments zu verbinden, und wobei die Abtast-Halte-Schaltung als Referenz eine Basisspannung und die analoge Massespannung, die der Spannung des Mittelpunktes der genannten Widerstandskette entspricht, empfängt, wobei die genannte Basisspannung durch ein logisches Schaltnetz ausgewählt wird, das durch einen der Schalter einer anderen Schaltereinheit mit den Eingängen der genannten Sperren verbunden ist, wobei die genannten Schalter der Verbindung der Anschlüsse zwischen den genannten Segmenten oder einer der Referenzspannungsquellen mit der unteren Elektrode des Kondensators des Abtast-Halte-Schaltkreise dient.
Entsprechend der Erfindung wird die Wiederbenutzung der selben Widerstandskette zur Umwandlung sowohl der MSBs und der LSBs vorausgesetzt, ohne weitere analoge Schaltungen hinzuzufügen, wobei nachfolgend der selbe Satz Komparatoren der Hauptwiderstandskette mit einem ihrer Segmente geschaltet wird. So wird eine wesentliche Ersparnis im Hinblick auf die Größe des Silikonchips und ein begrenzter Leistungsverlust erzielt.
Nachfolgend wird die Erfindung mit Bezug auf eine bevorzugte Form, der Verwirklichung, wie in den anliegenden Abbildungen dargestellt, erläutert werden, wobei
Abbildung 1 ein allgemeines Blockdiagramm eines dem bekannten Stand der Technik entsprechendem Wandlers darstellt;
Abbildung 2 zeigt im Detail die Architektur der Widerstandskette aus Abbildung 1;
Abbildung 3 zeigt ein Blockdiagramm der bevorzugten Verwirklichung des Wandlers entsprechend der Erfindung; und
Abbildung 4 Zeigt den Zeittrend der Steuerphasen Φ1 - Φ4 und der SH Steuerphase.
Mit Bezug auf Abbildung 1 schließt der Wandler entsprechend dem bekannten Stand der Technik eine mit SR bezeichnete Widerstandskette, einen Satz Komparatoren oder Vergleichselemente (2N/2 - 1 an der Zahl) ein, welche in der Einheit COMP zusammengefaßt sind.
Genauer gesagt kann jeder Komparator selektiv mit den Anschlüssen der Segmente GR (Fall A), mit den einzelnen Elementarwiderstande Rei eines ausgewählten Segments GR (Fall B) und dem Eingang der Abtast-Halte-Schaltung S/H (Fall C) verbunden werden. Im Fall A wird die Verbindung durch eine Mehrzahl von Schaltern SWG hergestellt; im Fall B erfolgt dies durch eine gesteuerte Schaltereinheit, der durch einen Kombinationsschaltkreis (LCC) ausgewählt wird, dessen Eingänge mit den Ausgängen des genannten Halteschaltkreises LT übereinstimmen; im Fall C schließlich Erfolgt dies durch eine Mehrzahl von Schaltern SWI. Die Verbindung mit den Referenzspannungen und der Eingangsspannung findet zu verschiedenen Zeiten statt.
Die 2N/2-1 Ausgänge der Komparatoren sind mit der gleichen Anzahl von Sperren oder Halte-Schaltungen, die den LT Block bilden, verbunden, und über diese mit der wirklichen Codiereinrichtung COD, deren erzeugter Code in den Ausgangssperren LTU gespeichert wird. Weiter ist Zwischen der Einheit LT und den Schaltereinheiten SWF eine logische Kombinationsschaltung LCC vorgesehen.
Die Widerstandskette SR besteht aus 2N Elementarwiderständen Re mit gleichem Wert, wobei N die Anzahl der Bits ist, durch die das analoge Signal kodiert werden soll und welche in 2N/2 Segmente gebündelt sind, wobei jedes aus 2N/2 Elementarwiderständen besteht (siehe Abb. 2).
Die Endpunkte der Widerstandskette SR sind mit zwei Referenzspannungen Vref1 und Vref2 verbunden, die die dynamische Spanne des Eingangssignals bestimmen. Die an den Anschlüssen der Hauptsegmente GR vorhandenen Spannungswerte stellen die Entscheidungsschwellenwerte für die Umwandlung der MSBs dar und werden auf die Komparatoren COMP durch das Schliessen der 2N/2-1 den SWG bildenden Schalter forciert. Die an den Anschlüssen der Elementarwiderstände Re innerhalb eines jeden Segments GR vorhandenen Spannungen stellen die Referenzwerte für die Bestimmung der LSBs dar. In diesem Fall wird die Verbindung mit den Komparatoren durch die SWF Einheiten gesichert, wobei jede aus 2N/2-1 Schaltern besteht, gesteuert durch die Logik LCC.
Die Komparatoren der COMP Einheit entsprechen vorzugsweise dem in der am 16.5.1991 im Namen des gleichen Antragsstellers niedergelegten Patentanmeldung WO 91/19355 mit dem Titel "Low Power Dissipation Autozeroed Comparator Circuit" dargestellten Typ. Auf diese Patentanmeldung wird für weitere Einzelheiten Bezug genommen. Jedoch können auch andere Vergleichsschaltungen bekannten Typs benutzt werden.
Der S/H Schaltkreis schließt im wesentlichen eine auf die analoge Massespannung bezogene Kapazitanz ein, die durch ein Entkupplungselement mit Einheitsverstärkung gefolgt wird. Der durch Vref gekennzeichnete Mittelpunkt der Widerstandskette RS wird als analoge Referenzmasse gewählt.
Nun wird der Ablauf eines kompletten Umwandlungszyklus erläutert, der vier Taktsignale oder Phasen benötigt, wie in Abb. 4 dargestellt.
Während der Phase Φ1 werden die Komparatoren COMP automatisch genullt und ihre Referenzeingänge werden mit den 2N/2-1 Referenzspannungen verbunden, die an den Anschlüssen der Segmente GR vorhanden sind und die auch als Grobreferensspannungen bezeichnet werden. Gleichzeitig wird das Eingangssignal Vin abgetastet und im S/H Schaltkreis gespeichert.
Während der nachfolgenden Phase Φ2 werden die Komparatoreneingänge mit dem Eingang der S/H Schaltung verbunden, und zwar so, daß jeder Komparator den Vergleich zwischen der Probe des zu codierenden Eingangssignals und einem der durch die Widerstandskette SR erzeugten Referenzwerte ausführt. Der Ausgang eines jeden Komparators nimmt z.B. den hohen Wert an, wenn die Probe des Eingangssignals höher ist als der am anderen Eingang vorhandene Referenzschwellenwert.
Auf der Basis der 2N/2-1 logischen Ausgänge der Komparatoren bestimmt die Digitalcodiereinrichtung COD die N/2 MSBs entsprechend dem gewählten Codiersystem. Dies Codiersystem kann unterschiedlicher Art sein und wird hier nicht im Detail beschrieben.
Während der gleichen Phase Φ2 werden die Ausgänge der Komparatoren auch in die Auswahlkombinationslogik LCC eingeführt und zur Identifizierung eines der Hauptwiderstandssegmente GR benutzt, und genauer gesagt das, dessen oberer Anschluß mit einer Referenzspannung übereinstimmt, die unmittelbar höher ist als der Wert der Eingangsspannung Vin. Die LCC Logik erzeugt 2N/2-1 Steuersignale, die parallel die Schaltereinheiten SWF steuern, die mit den Anschlüssen der Elementarwiderstände Re jedes Hauptwiderstandssegments Gr verbunden sind.
Während der Phase Φ3, der zweiten "Autozero"-Stufe des Wandlers wird nur eins der vorher genannten Steuersignale aktiviert und dies bestimmt die Verbindung der 2N/2-1 schon benutzten Komparatoren COMP mit den neuen Referenzfeinwerten innerhalb der Segmente GR, die durch die LCC Logik identifiziert worden sind.
Zu Beginn der Phase Φ4, der zweiten Vergleichsphase, werden die Eingänge der Komparatoren wieder auf den Ausgang S/H geschaltet, um die verbleibenden N/2 LABS zu bestimmen, die sich auf die auf der Kapazitanz Ci gespeicherten Spannung Vin beziehen.
Der abgebildete Wandler benötigt eine Anzahl von Schaltern auf der Widerstandskette, die gleich der Summe von 2N/2-1 (für die Bestimmung der MSBs) und von 2N/2*(2N/2-1) (für die Bestimmung der LSBs) ist. Diese Schalter führen nur während eines kurzen Einschaltvorgangs Strom, und sie beeinträchtigen daher nicht den Spannungswert des Punkts, in dem die Referenzen für den Vergleich entnommen werden.
Entsprechend dem in Abb. 3 gezeigten Wandler dieser Erfindung kann die Anzahl der Schalter jedoch reduziert werden, und zwar ohne weitere logische Steuerschaltungen hinzuzufügen. Die schon in Abbildung 1 benutzten Kennzeichen werden in Abbildung 3 wieder für Elemente gebraucht, die gleiche oder ähnliche Funktionen ausführen.
Der Wandler entsprechend der Erfindung sieht eine einzige Schaltereinheit SWF vor, die mit den Widerständen des mittleren SGR Segments der Widerstandskette, deren unterer Anschluß sich auf die analoge Massespannung (Vref) bezieht, verbunden ist. Weiter hat der Kondensator Ci des Abtast-Halte-Schaltkreises (S/H) eine Elektrode, die mit der umzuwandelnden Eingangsspannung (Vin) verbunden werden kann, und die andere Elektrode die selektiv mit einer durch eine Kombinationslogik LCA ausgewählte Basisspannung (Vlow) und mit der analogen Massespannung (Vref) verbunden werden kann.
Entsprechend der Erfindung wird während des zweiten Umwandlungsschritts die Umwandlung der Differenz zwischen der Eingangsspannung Vin und der sich als unmittelbar niedriger als Vin erweisenden Referenzspannung ausgeführt
Diese Differenz bewegt sich zwischen 0 und δv, mit
δv = (Vref1 - Vref2)/2N/2
und bezieht sich auf die analoge Masse.
Die Funktion des Analog-Digital-Umwanlers aus Abbildung 3 ist die folgende.
Während der Phase Φ1 ist die Funktion gleich der des Wandlers aus Abbildung 1.
Während der Phase Φ2 findet das Codieren der MSBs, wie zuvor erläutert, statt. Weiter erfolgt die Auswahl einer geeigneten Spannung Vlow in dieser Phase, wobei die umzuwandelnde Spannung während des zweiten Umwandlungsschritts innerhalb des selben vorherbestimmten Spannungsintervals δv für gleich welche Eingangsspannung beibehalten wird. Die Basisspannung Vlow wird unter den möglichen aus den an den Anschlüssen der GR Segmente vorhandenen Spannungen einschließlich Vref1 bestehenden Werten eines vollendeten Satzes ausgewählt.
Bezogen auf die Struktur der in Abbildung 3 dargestellten S/H Schaltung ist die Spannung Vx am Ausgang S/H gleich (Vin + Vlow - Vref), wobei Vref dem Mittelpunkt der Widerstandskette entspricht. Es können zwei Fäll eintreten, die nachfolgend beschrieben werden sollen unter Bezugnahme auf eine analoge Massespannung Vref von 2,5 V.

Fall A

Vin ≥ 2,5V + nδv < Vin < 2,5 + (n+1)δv
wobei n zwischen 0 und N/2 enthalten ist.
In diesem Fall wird Vlow gleich 2,5 - nδv gewählt und die Spannung Vx wird:
niederer Grenzwert 2,5+nδv-nδv=2,5
Vx=Vin-2,5+2,5-nδv{
oberer Grenzwert 2,5+(N+1)δv-nδv=2,5+δv

Fall B

Vin ≤2,5V 2,5 - (n+1)δv < Vin < 2,5 -nδv
In diesem Fall wird Vlow = 2,5 + (n + 1) δv gewählt und die Spannung Vx wird:
niederer Grenzwert 2,5-(n+1)δv+(n+1)δv=2,5
Vx=Vin-2,5+2,5+(n+1)δv{
oberer Grenzwert 2,5-nδv+(n+1)δv=2,5+δv
Je nach den Komparatorenausgängen erzeugt die Auswahllogik LCA die 2N/2 Steuersignale, um Vlow durch die Schalter SW zu bestimmen, wobei jeweils nur ein Signal aktiv ist. Die Bestimmung des neuen Wertes der reduzierten Eingangsspannung ist von einem Fehler befallen, der auf die parasitäre Kapazitanz der oberen Elektrode des Halte-Kondensators Ci Zurückzuführen ist, welcher die Umwandlungsgenauigkeit bestimmt. In der vorliegenden Realisationsform ist dieser Grenzwert gleich 8 Bits.
Während der Phase Φ3, der zweiten "Autozero"-Phase werden die Komparatoreneingänge, die schon für die MSBs benutzt wurden, auf die Feinreferenzspannungen geschaltet. Diese Schwellenwerte erhält man an den Endpunkten der Elementarwiderstände Re des GR Widerstandssegments, das sich unten auf 2,5 V (Vref) und oben auf (2,5+δv) V bezieht. Gleichzeitig ist die untere Elektrode des Halte-Kondensators Ci des S/H mit der zuvor identifizierten Vlow Spannung verbunden.
Schließlich ist die Funktion während der Phase Φ4 ähnlich der mit Bezug auf Abbildung 1 beschriebenen. Während dieser Phase bezieht sich der Kondensator Ci von S/H auf Vlow.
Bei der beschriebenen Struktur ist die Anzahl der auf der Widerstandskette verharrenden Schalter gleich der Summe von 2N/2-1 (für die Bestimmung der MSBs) und von 2N/2-1 + 2N/2 (für die Bestimmung der LSBs).

Claims

1. Analog-Digital-Wandler zur Umwandlung eines analogen Eingangssignals (Vin) in einen Digitalcode von N Bits, der folgendes einschließt:

eine Abtast-Halte-Schaltung (S/H), die an ihrem Eingang das umzuwandelnde analoge Signal (Vin) empfängt, wobei dieser Abtast-Halte-Schaltkreis einen Kondensator (Ci) einschließt, dessen obere Elektrode mit dem Eingangsendpunkt verbunden ist;

eine Kette von Widerstanden (SR), die in Serie zwischen zwei Referenzspannungsquellen (Vref1, Vref2) zur Erzeugung von Zwischenvergleichsspannungen geschaltet ist, wobei die genannte Kette aus 2N Elementarwiderständen (Re) besteht, die in 2N/2 Segmenten (GR), von denen jedes 2N/2 Elementarwiderstände umfaßt, gebündelt sind;

einen Satz von 2N/2 -1 Komparatoren (COMP), die zum Vergleich zwischen dem Eingangssignal und den genannten Zwischenreferenzschwellenwerten geschaltet werden können;

eine Mehrzahl von Sperren (LT), die mit den Ausgängen der genannten Komparatoren verbunden sind;

ein Codierer (COD) zur Verbindung eines Digital codes mit der Ausgangskonfiguration der genannten Komparatoren entsprechend vorbestimmter Regeln;

einen Pufferspeicher (LTU) zur Speicherung der erzeugten Codes,

gekennzeichnet durch das Einschließen einer Schalteinheit (SWF), die geeignet ist, die Referenzeingänge von Komparatoren (COMP) mit den Elemetarwiderständen (Re) eines vorbestimmten Segments (GR) zu verbinden, und wobei der Abtast-Halte-schaltkreis (S/H) als Referenz eine Basisspannung (Vlow) und die analoge Massespannung (Vref), die der Spannung des Mittelpunktes der genannten Widerstandskette (SR) entspricht, empfängt, wobei die genannte Basisspannung (Vlow) durch ein logisches Schaltnetz (LCA) ausgewählt wird, das durch einen der Schalter einer anderen Schaltereinheit (SW) mit den Ausgängen der genannten Sperren (LT) verbunden ist, wobei die genannten Schalter der Verbindung der Anschlüsse zwischen den genannten Segmenten (GR) oder einer der Referenzspannungsquellen (Vref1) mit der unteren Elektrode des Kondensators (Ci) des Abtast-Halte-Schaltkreises (S/H) dienen.

2. Analog-Digital-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß das genante vorbestimmte ohmsche Segment (GR) das ist, welches sich unten auf die analoge Masse (Vref) bezieht.

3. Analog-Digital-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Abtast-Halte-Schaltkreis (S/H) einen Speicherkondensator einschließt, dessen untere Elektrode mit der genannten Basisspannung (Vlow) und mit einer analogen Massespannung (Vref) verbunden werden kann.

4. Analog-Digital-Wandler nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die genannte Basisspannung (Vlow) unter 2N/2 möglichen Werten, die vom Wert des analogen umzuwandelnden Signals (Vin) abhängen, ausgewählt wird, und zwar so, daß der zweite Umwandlungsschritt auf das selbe vorbestimmte ohmsche Segment (GR) reduziert wird, ungeachtet des Wertes des genannten analogen umzuwandelnden Signals (Vin).