DE69032145T2

DE69032145T2 - Schnittstellensteuerungssystem

Info

Publication number: DE69032145T2
Application number: DE69032145T
Authority: DE
Inventors: Ray-Yuan Lan
Original assignee: Acer Inc
Current assignee: Wistron Corp; Acer Inc
Priority date: 1989-09-12
Filing date: 1990-01-17
Publication date: 1998-11-19
Anticipated expiration: 2010-01-18
Also published as: EP0417878A3; EP0417878B1; EP0417878A2; DE69032145D1; US5235698A

Description

Hintergrund der Erfindung

Die in den beigefügten Ansprüchen dargelegte Erfindung ist auf ein Interface-Steuerungssystem und insbesondere auf ein System zur Steuerung der zeitlichen Beziehungen von Taktsignalen, die den Datenzugang über Interfaces steuern, gerichtet. Die Erfindung ist besonders zur Anwendung bei Computer-Systemen geeignet, bei denen Hochgeschwindigkeits- Zentralrecheneinheiten verwendet werden, um auflangsame Erweiterungsgeräte in Standardausführung Zugriff zu haben, wie zum Beispiel bei Erweiterungs-Interfaces ("Expansions- Interfaces").
Die Benutzer von Computern wünschen sich häufig Erweiterungs- Interfaces für spezielle Zwecke. Aus diesem Grund verfügen viele Computer-Systeme über Erweiterungs-Vielfachleitungen (Bus-Anordnungen) zur Verbindung mit den Erweiterungs-Interfaces. Damit die Erweiterungs-Interfaces mit vielen Computer- Systemen kompatibel sind, sind sie darüber hinaus üblicherweise in einer Standardausführung aufgebaut. Eine derartige Ausführung schließt zum Beispiel vorbestimmte Zeit- bzw. Takteinstellungsbeziehungen und -erfordernisse ein.
Zur Erleichterung der Kommunikation mit den Erweiterungs- Interfaces wird für diese ein Standard-Takt festgelegt, und ein Standard-Zyklus (Periode) der Interfaces wird als eine voreingestellte Anzahl von Standard-Takt-Zyklen definiert, während derer die Interfaces Zugriff haben. In Prinzip kann eine Zentralrecheneinheit (CPU) am Ende eines Standardzyklus ihren Zyklus nach Beendigung des Datenzugriffs zu den Interface abschließen.
Erweiterungs-Interfaces in Standard-Ausführung haben gewöhnlich eine geringe Geschwindigkeit. Mit der Entwicklung immer schnellerer Zentralrechner (CPU) können die Rechnerzyklen am Ende eines Standardzyklus für derartige Erweiterungs-Vorrichtungen nicht mit geringer Geschwindigkeit enden. In einem solchen Fall sind Computer-Systeme, die derartige Rechner anwenden, mit den Erweiterungs-Interfaces nicht vollständig kompatibel. Das beeinflußt nicht nur die Effizienz des Computer-Systems bei Anwendung solcher Interfaces, sondern kann auch zu einer fehlerhaften Funktion des Systems führen.
Es ist daher wünschenswert, ein Interface-Steuerungssystem zur Verfügung zu stellen, bei den die oben beschriebenen Schwierigkeiten vermindert werden.
Die US 4095267 beschreibt ein System zur Lieferung von zwei Taktsignalen (Zeitsignalen) an einen Zentralrechner (CPU) und an Ein-Ausgabe-Einheiten (I/O-Einheiten). Der Takt-Impuls- Generator (Taktgenerator, Taktgeber) erzeugt einen ersten Taktimpuls, der eine Frequenz zum Betreiben des Zentralrech ners und der ersten Ein-Ausgabe-Einheiten hat, sowie einen zweiten Impuls mit der gleichen oder einer unterschiedlichen Frequenz, um die zweiten Ein-Ausgabe-Einheiten in Betrieb zu setzen. Die ersten Ein-Ausgabe-Einheiten werden somit mit der gleichen Frequenz wie der Zentralrechner betrieben. Die zweiten Ein-Ausgabe-Einheiten werden durch einen zweiten Taktimpuls gesteuert, der eine optimale Frequenz hat, wenn keine Information zwischen der zweiten Ein-Ausgabe-Einheit und dem Zentralrechner übertragen wird, sowie durch einen zweiten Taktimpuls mit der Betriebsfrequenz der Zentralrecheneinheit, wenn eine Information zwischen den zweiten Ein-Ausgabe-Einheiten und der Zentralrecheneinheit übertragen wird.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Interface-Steuerungs-Systen zur Steuerung des Datenzugriffs über ein Interface zur Verfügung gestellt, bei dem das Interface einen Standard-Zyklus für den Datenzugriff aufweist, wobei das System umfaßt:
einen Kontroller;
Mittel zum Anlegen eines Interface-Taktsignals an das Interface, wobei das Interface-Signal eine derartige Frequenz und Phase aufweist, daß es seinen logischen Zustand am Ende des Standard-Zyklus verändert;
Mittel zur Erzeugung eines Kontroller-Taktsignals, das eine höhere Frequenz als das Interface-Taktsignal aufweist; und
Mittel zur Einstellung der Zykluslänge des Kontroller-Taktsignals derart, daß am Ende des Standard-Zyklus eine Anderung im logischen Zustand des Kontroller-Taktsignals auftritt, und zum Anlegen des eingestellten Signals an den Kontroller, um dadurch den Datenzugriff über das Interface zu ermöglichen.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zur Steuerung des Datenzugriffs über ein Interface in einem Interface-System angegeben, wobei das System einen Kontroller zur Steuerung des Interface und seines Datenzugriffs einschließt, das Interface einen Standardzyklus für den Datenzugriff aufweist und das Verfahren umfaßt:
Das Anlegen eines Interface-Taktsignals an das Interface, und zwar mit einer solchen Frequenz und Phase, daß es am Ende des Standardzyklus seinen logischen Zustand ändert;
das Erzeugen eines Kontroller-Taktsignals mit einer höheren Frequenz als der des Interface-Taktsignals; und
das Einstellen der Länge eines Zyklus des Kontroller-Taktsignals in der Weise, daß am Ende des Standardzyklus eine Anderung des logischen Zustands des Kontroller-Taktsignals auftritt, sowie das Anlegen des eingestellten Signals an den Kontroller, um dadurch den Datenzugriff über das Interface zu ermöglichen.
Im folgenden wird anhand der beigefügten Zeichnung ein Ausführungsbeispiel der vorliegenden Erfindung beschrieben und dem Stand der Technik gegenübergestellt. Es zeigen:
Fig. 1 ein Taktdiagramm zur Veranschaulichung der zeitlichen Beziehung der Signale für den Zugriff auf ein Standard-Expansions-Interface;
Fig. 2 bis 8 Taktdiagramme zur Darstellung der zeitlichen Beziehungen der Signale für den Zugriff auf Stan dard-Erweiterungs-Interfaces unter Verwendung herkömmlicher Interface-Steuerungssystene für den Zugriff;
Fig. 9 ein Funktions-Blockschaltbild eines Interface- Steuerungssystems zur Darstellung der bevorzugten Ausführungsform dieser Erfindung;
Fig. 10A und 10B Taktdiagramme zur Veranschaulichung der zeitlichen Beziehung der Signale in dem System nach Fig. 9 bei Verwendung des Systems für den Datenzugriff auf Standard-Ereiterungs -Vorrichtungen;
Fig. 11A einen detaillierteren Betriebszustand (1) des Systems nach Fig. 9, bei dem eine schnelle Zen tralrecheneinheit (CPU) benutzt wird, um auf eine Erweiterungsvorrichtung (10) Zugriff zu haben;
Fig. 11B ein Taktdiagramm zur Veranschaulichung eines Betriebszustandes (2), bei dem in den System nach Fig. 9 zum Zugriff auf eine Erweiterungsvorrichtung (10) eine schnelle CPU verwendet wird;
Fig. 12A ein Taktdiagramm zur Darstellung dessen, wie die CPU-Takteinstellvorrichtung (6) das an die CPU anzulegende negative CPU-Taktsignal bewirkt;
Fig. 12B ein Taktdiagramm zur Veranschaulichung dessen, wie die CPU-Takteinstellvorrichtung (6) in dem System nach Fig. 9 das an die CPU anzulegende positive CPU-Taktsignal bewirkt;
Fig. 13A ein detailliertes Blockschaubild der CPU-Takteinstellvorrichtung (6) nach Fig. 9;
Fig. 13B ein detailliertes Schaltbild der Vorrichtung (6) in Fig. 13A;
Fig. 13C ein Taktdiagramm zur Veranschaulichung der Beziehung der Signale in den Schaltungen nach Fig. 9 und 13B.

Detaillierte Beschreibung der Erfindung

Fig. 1 ist ein Taktdiagramm zur Darstellung der zeitlichen Beziehung der Signale für den Zugriff auf ein typisches Standard-Erweiterungs-Interface. Wie Fig. 1 zeigt, ist der Standardtakt das Taktsignal auf ein Standard-Erweiterungs-Interface, bei dem vier Standard-Taktzyklen (Standard-Taktperioden) einen Standardzyklus (Standardperiode) bilden. Zustands (zum Beispiel Befehls)signale sind an das Standard-Erweiterungs-Interface angelegte Lese/Schreibsignale. Um auf das Interface Zugriff zu haben, muß das Zustandssignal (Statussignal) über eine ausreichende Dauer oder Weite - wie als Tws in Fig. 1 gezeigt - verfügen. Das Adreß-Signal in Fig. 1 überträgt die Adresse des Standard-Erweiterungs-Interface an den gewünschten Zugang. Das Datensignal trägt die in der Standard-Erweiterungs-Interface zu speichernden oder von dieser zu lesenden Daten. Wenn das Standard-Erweiterungs-Interface von einem Erweiterungsbus Standardtakt-, Zustands- oder Adreßsignale empfängt, die die obigen Standardmerkmale einhalten, dann kann grundsätzlich die CPU am Ende eines Standardzyklus oder zum Zeitpunkt t&sub8; einen CPU-Zyklus abschließen, und zu dieser Zeit führt sie auch einen Zugriff zu dem Standard-Erweiterungs-Interface durch. Jedoch enden in einigen, bei einigen herkömmlichen Computersystenen angewendeten Interface-Steuerungsverfahren zum Zugriff auf die Erweiterungs-Interfaces der CPU-Zyklus und der Standard-Zyklus nicht zur selben Zeit. Daher sind solche herkömmlichen Computersysteme mit den Standard-Erweiterungs-Interfaces nicht vollständig kompatibel. Das kann die Effizienz des Systems beeinflussen und dessen fehlerhafte Funktion bewirken.
Figuren 2 bis 8 sind Taktdiagramme, die die Takt- bzw. zeitliche Beziehung von Signalen bei Verwendung herkömmlicher Interface-Steuerungssysteme von Zentralrecheneinheiten für den Zugriff auf Standard-Erweiterungs-Interfaces wiedergeben. Wie in Fig. 2 dargestellt ist, entsprechen die Signale, die für den Zugriff auf das Standard-Erweiterungs-Interface über einen Erweiterungsbus erforderlich sind, vollständig den Standarderfordernissen. Der CPU-Takt hat mit anderen Worten nicht nur die gleiche Frequenz und Phase wie der Standard- Takt des Standard-Erweiterungs-Interface, sondern der Interface-Takt hat auch die gleiche Frequenz und Phase wie der Standard-Takt. Die CPU- und Interface-Zyklen zum Zugriff auf das Interface sind gleich dem Standard-Zyklus. Unter solchen Umständen stimmen die der CPU zugeführten Zugangssignale vollständig mit den Merkmalen des Standard-Erweiterungs-Interface überein. Wenn die CPU einen CPU-Zyklus abschließt, kann sie daher auf das Interface Zugriff haben, um Daten zu speichern oder wiederzugewinnen. Mit der Entwicklung immer schnellerer Zentralrecheneinheiten (CPU) und bei der Benutzung derart schneller CPU zum Zugriff auflangsame Standard-Erweiterungs-Interfaces sind die herkömmlichen Lösungen nicht mehr in vollem Umfang ausreichend, um einen derartigen Zugriff zu ermöglichen.
Fig. 3 ist ein Taktdiagramm, das wiedergibt, wie eine schnelle CPU nach einem herkömmlichen Verfahren auf ein Standard- Erweiterungs-Interface Zugriff haben kann. Wie Fig. 3 zeigt, haben der CPU-Takt und die CPU-Befehlssignale die gleiche Frequenz und Phase wie der Interface-Takt und die Befehls signale. Des weiteren ändert der CPU/Interface-Takt nicht den Zustand, wenn der Standard-Zyklus zum Zeitpunkt t&sub8; abschließt, während die Breite oder Dauer des CPU/Interface- Befehlssignals nicht mit dem für einen Standardbefehl erforderlichen Signal - aber zum Zeitpunkt t&sub8; - übereinstimmen (d.h. Tw ) Tws). Die CPU muß daher bis zum Abschluß des CPU- Zyklus zu einem Zeitpunkt nach t&sub8; warten, bevor sie ihren Zugriff auf das Interface zur Speicherung oder Wiedergewinnung von Daten beenden kann.
Bei dem oben beschriebenen Interface-Steuerungssystem kann das System fehlerhaft arbeiten, da der Interface-Takt schneller als der Standard-Takt ist. Daneben endet der CPU-Zyklus zu einem von dem Standardzyklus unterschiedlichen Zeitpunkt. Wenn die CPU zwei- oder mehrmals nacheinander auf das Interface Zugriff haben muß, nachdem ein vier Standard-Taktzyklen umfassender Standardzyklus beendet ist, kann daher die CPU während des nächsten, die anderen vier Standard-Taktzyklen umfassenden Standardzyklus nicht sofort mit dem Zugriff auf das Interface fortfahren. Das ist aus Fig. 3 ersichtlich. Mit anderen Worten muß die CPU warten und somit einige CPU-Taktzyklen vergeuden, bevor sie nach einem vorangegangenen Zugriff mit den Zugriff auf das Interface fortfahren kann. Das verzögert den Prozeß und verschlechtert die Wirksamkeit des Systems.
Fig. 4 ist ein Taktdiagramm, bei dem der CPU-Takt und der Interface-Takt unterschiedlichen Ursprungs sind, so daß deren Frequenz und Phase unterschiedlich sind. Die beiden Takte haben, wie Fig. 4 zeigt, unterschiedliche Phasen, obwohl sogar der Interface-Takt die gleiche Frequenz wie der Standard-Takt hat. Selbst wenn die Dauer oder Breite des CPU/Interface-Befehls mit den Erfordernissen des Standard-Befehls übereinstimmen, aber weil der CPU-Takt am Ende des Standardzyklus seinen Zustand nicht ändert, muß die CPU am Ende des Standardzyklus bis zum Ende des CPU-Taktzyklus nach t&sub8; warten, bevor sie den Datenzugriff abschließen kann. Daher ist das System - wie in den Fall gemäß Fig. 3 - uneffizient.
Fig. 5 ist ein Takt-/Zeitdiagramm zur Darstellung eines herkömmlichen Interface-Steuerungssystems, bei dem unter normalen Umständen die Frequenzen der Interface- und Standard-Takte die gleichen sind, aber bei dem die beiden Takte unterschiedliche Phasen haben. Wenn eine CPU gerade Zugriff auf ein Standard-Interface hat, ist jedoch die Phase des Interface-Takts zum Zeitpunkt tp so eingestellt, daß - beginnend mit dem Zeitpunkt tp - der Interface-Takt und der Standard- Takt nicht in Phase sind. Außerdem würde sich der Interface- Takt normalerweise von "1" auf "0" ändern, und zwar bevor die CPU ihren Zugriff auf das Standard-Interface beendet oder zum Zeitpunkt tQ. Damit der Interface-Takt und der CPU-Takt zum gleichen Zeitpunkt von "1" auf "0" fallen, wird das Interface-Taktsignal gezwungen, bis zum Zeitpunkt tR, bei dem der Interface-Takt von "1" auf "0" fallen darf, auf "1" zu bleiben. Selbst wenn die Interface- und CPU-Zyklen nun zum gleichen Zeitpunkt abgeschlossen werden, ist aber bei diesen Verfahren die Frequenz des Interface-Takts so eingestellt, daß sie nicht länger konstant ist. Wenn das Interface-System oder andere Vorrichtungen außerhalb des Interface-Systems einen Interface-Takt konstanter Frequenz anwenden müssen, kann das gesamte System daher fehlerhaft arbeiten. Darüber hinaus enden der CPU-Zyklus und der Standardzyklus nicht zum gleichen Zeitpunkt, so daß das System aus den oben erläuterten Gründen uneffizient ist.
Fig. 6 ist ein Taktdiagramm, das ein herkömmliches Interface- Steuerungssystem wiedergibt, bei dem der Interface-Takt und der Standard-Takt die gleiche Frequenz und Phase haben und bei dem die Frequenz des CPU-Takts ein ganzzahliges Vielfaches der Frequenz des Interface-Takts ist. Darüber hinaus haben der Standard-Takt, der Interface-Takt und der CPU-Takt zu Beginn und am Ende des Standardzyklus die gleiche Phase. Wenn die CPU Zugriff zum Interface hat, kann sie daher am Ende eines CPU-Zyklus, der mit dem Ende eines Standardzyklus zusammenfällt, Daten empfangen und wiedergewinnen. Jedoch besteht die größte Beschränkung einer derartigen Methode bzw. eines solchen Verfahrens darin, daß die Frequenz des CPU- Takts ein ganzzahliges Vielfaches des Interface-Takts sein muß. Wo die Frequenz des CPU-Taktsystems nicht ein ganzzahliges Vielfaches des Interface-Takts ist, können die beiden Systeme immer noch inkonpatibel sein.
Fig. 7 ist ein ein Interface-Steuerungssystem wiedergebendes Taktdiagramm, bei dem der CPU-Takt normalerweise eine höhere Frequenz als der Interface-Takt hat, aber wenn die CPU während eines Standard-Taktzyklus Zugriff zum Interface hat, wird der CPU-Takt gezwungen, die gleiche Frequenz und Phase wie der Interface-Takt aufzuweisen. Das ermöglicht den CPU- Takt mit den Merkmalen der Erweiterungs-Interfaces übereinzustimmen. Der CPU-Zyklus, der Interface-Zyklus und der Standard-Taktzyklus enden sämtlich zur gleichen Zeit. Falls jedoch die CPU Prozesse weiterführt, die parallel zu den Vorgang des Zugriffs auf das Erweiterungs-Interface betrieben werden, und zwar während des CPU-Zyklus bein Zugriff der CPU auf das Interface, vermindert die Tatsache, daß der CPU-Takt von einer hohen Frequenz in eine niedrige Frequenz umgewan delt wird, ernsthaft deren Effizienz bei der Durchführung derartiger paralleler Prozesse.
Fig. 8 ist ein Taktdiagramm, das noch ein weiteres Interface- Steuerungssystem des Standes der Technik wiedergibt. Wie Fig. 8 zeigt, sind das Interface-Taktsignal und der Interface- Befehl im wesentlichen gleich dem Standard-Takt und dem Standard-Befehl. Das CPU-Taktsignal bleibt auf einer hohen Frequenz. Wenn die CPU Zugriff auf das Interface haben will, beginnt sie nicht mit ihrem Zugriff, sondern wartet, bis das CPU-Taktsignal mit dem Interface-Takt in Phase ist (zum Beispiel zum Zeitpunkt t&sub0;), und der CPU-Zyklus endet nicht vor einem Zeitpunkt tL. Eine derartige Methode ermöglicht es der CPU, bei einer CPU-Schnell-Taktfrequenz zu arbeiten, wodurch parallele Prozesse in der CPU nicht nachteilig beeinflußt werden. Da aber der Interface-Zyklus zu einem Zeitpunkt t&sub8; endet, verschwinden die auf den Interface-Bus vorhandenen Daten bei t&sub8;, den Ende des Interface-Zyklus. Das liegt vor dem Zeitpunkt tL, zu dem der CPU-Zyklus endet und seinen Zugriff auf das Interface abschließt. Um sicherzustellen, daß die CPU am Ende des CPU-Zyklus zu einen Zeitpunkt tL sicher auf die Daten zugreifen kann, muß daher eine zeitweilige Speicherschaltung aufgebaut werden, um die auf den Interface- Bus vorhandenen Daten zu einen Zeitpunkt vor t&sub8; zu speichern, so daß die CPU vor oder am Ende des CPU-Zyklus zum Zeitpunkt tL auf die Daten von einer solchen vorübergehenden Speicherschaltung zugreifen kann. Darüber hinaus werden der CPU- Zyklus und der Standard-Zyklus nicht zum gleichen Zeitpunkt beendet, was aus den oben dargelegten Gründen zu Unzulänglichkeiten des Systems führt.
Es ist daher ein Ziel der Erfindung, ein Interface-Steuerungssystem zu schaffen, das die Kompatibilität zwischen einer schnellen Zentralrecheneinheit (CPU) und einen Standard-Interface verbessert. Ein anderes Ziel besteht in der Entwicklung eines Interface-Steuerungssystems, das das Betreiben der CPU bei einer schnellen Taktsignalfrequenz fast während des gesamten CPU-Zyklus gewährleistet. Ein weiteres Ziel besteht darin, ein Interface-Steuerungssystem zur Verfügung zu stellen, das es ermöglicht, daß der CPU-Zyklus, der Interface-Zyklus und der Standard-Zyklus zum gleichen Zeitpunkt beendet werden. Ein anderes Ziel der Erfindung besteht in der Schaffung eines Interface-Steuerungssystens, das keine vorübergehende Speichervorrichtung zum Speichern der auf dem Interface-Bus vorhandenen Daten erfordert. Weitere Ziele und Vorteile der Erfindung werden unter Bezugnahme auf die verbleibenden Figuren weiter unten dargestellt.
Fig. 9 ist ein Funktionsschema eines Interface-Steuerungssystems zur Veranschaulichung einer bevorzugten Ausführungsform der Erfindung. Wie Fig. 9 zeigt, schließt das Interface- Steuerungssysteiu (1) zwei Taktsignalquellen ein: den Interface-Taktgenerator (2) und den Hochgeschwindigkeit- oder Schnell-Taktgenerator (3). Der Interface-Taktgenerator (2) liefert ein Interface-Taktsignal an den Standard-Erweiterungsbus (4) und den Interface-Steuersignalgenerator (5). Der Schnell-Taktgenerator (3) gibt ein positives Hochgeschwindig keit-/Schnell-Taktsignal und ein negatives Hochgeschwindigkeit-/Schnell-Taktsignal an die CPU-Takteinstellvorrichtung (6). Die CPU-Takteinstellvorrichtung (6) erzeugt einen Ausgang/ein Ausgangssignal als Reaktion auf das Interface-End- Vorinformationssignal vom Interface-Steuersignalgenerator (5) und das positive und negative Schnell-Taktsignal vom Schnell- Taktgenerator (3). Die CPU-Takteinstellvorrichtung (6) liefert ihren Ausgang als CPU-Taktsignal an die CPU (7), die CPU-Wartelogik (8) und den Interface-Steuersignalgenerator (5), um diese Vorrichtungen zu betreiben.
Bei gewünschten Zugriff der CPU (7) auf die örtliche/Lokal- Vorrichtung (9) oder die Erweiterungsvorrichtung (10) liefert die CPU (7) Signale, zum Beispiel CPU-Statussignale und CPU- Adreß-Signale zum Lokal-/Interface-Dekoder (11). Falls der lokale Interface-Dekoder (11) das CPU-Statussignal so dekodiert und interpretiert, daß die CPU einen Zugriff auf die örtliche Vorrichtung (9) wünscht, sendet der Dekoder (11) ein örtliches/Lokal-Zugriffssignal zur örtlichen/Lokal-Vorrichtung (9), um diese zu initiieren.
Nach der Inituerung der Vorrichtung (9) wird die CPU (7) durch das CPU-Taktsignal in Betrieb gesetzt, um Daten von der örtlichen Vorrichtung (9) über den CPU-Datenbus zu speichern oder wiederzugewinnen. Wenn die örtliche Vorrichtung (9) für den Zugriff durch die CPU (7) bereit ist, liefert die örtliche Vorrichtung (9) ein örtliches Bereitschaftssignal an die CPU-Wartelogik (8). Die CPU-Wartelogik (8) gibt dann ein CPU- Bereitschaftssignal als Information für die CPU (7) ab, um den Speicher- oder Wiedergewinnungsvorgang von der örtlichen Vorrichtung (9) zu vervollständigen. Da ein solches Verfahren zum Zugriff auf die örtliche Vorrichtung in herkömmlicher Weise erfolgt, wird es nicht im einzelnen beschrieben.
Falls der Lokal-/Interface-Dekoder (11) das CPU-Statussignal als Befehl der CPU zum Zugriff auf die Erweiterungsvorrichtung (10) dekodiert, liefert der Dekoder (11) dann ein Interface-Zugriffsignal an den Interface-Steuersignalgenerator (5). Als Reaktion auf das Interface-Zugriffsignal vom Dekoder (11) legt der Generator (5) ein Interface-Statussignal (zum Beispiel einen Interface-Befehl) an den Standard-Erweiterungsbus (4) an. Das Interface-Statussignal wird entsprechend dem CPU-Statussignal von der CPU (7) abgeleitet und dem Bus (4) zugeführt. Der Standard-Erweiterungsbus (4) liefert dann das Interface-Taktsignal, das Interface-Statussignal und das Interface-Adreß-Signal an die Erweiterungs-Vorrichtung (10). Wenn, wie unten mit Bezug auf Fig. 10A im einzelnen beschrieben, die Zugriffssignale, zum Beispiel die durch den Bus (4) zur Vorrichtung (10) gelieferten Takt, -Status(Befehl)- und Adreß-Signale die Merkmale der Vorrichtung (10) einhalten, liefert die Vorrichtung (10) dann die von der CPU gewünschten Daten über den Bus (4), den Interface-Datenbus und den Datenpuffer (13) zum (örtlicheh) CPU-Datenbus, so daß die CPU derartige Daten wiedergewinnen kann.
Die Erfindung beruht auf der Beobachtung, daß die bei herkömmlichen Systemen vorhandenen verschiedenen Probleme durch Auswählen eines vorbestimmten Zeitpunkts während des Standardzyklus (der auch der Interface-Zyklus ist) gemindert werden können, wobei zu diesem Punkt das CPU-Taktsignal so eingestellt ist, daß der CPU-Zyklus zum gleichen Zeitpunkt abschließt wie der Standard- und der Interface-Zyklus. Vor einem solchen Zeitpunkt fährt die CPU fort, gemäß ihrem unveränderten schnellen Takt zu arbeiten. Das gewährleistet die Kompatibilität zwischen der CPU und dem Erweiterungs-Interface und ermöglicht den Datenzugriff zum Interface ohne Ver geudung von CPU-Taktzyklen. Das CPU-Taktsignal muß nicht ein ganzzahliges Vielfaches des Interface-Takts sein. Für einen großen Teil des Standard-Zyklus (und daher auch des CPU- Zyklus), das heißt des Zyklusabschnitts vor dem vorbestimmten Zeitpunkt, bleibt das CPU-Taktsignal bei seiner ursprüngli chen hohen Geschwindigkeit. Daher werden irgendwelche durch die CPU parallel betriebene Prozesse zum Zugriff auf das Erweiterungs-Interface bei dem ursprünglichen schnellen CPU- Takt ausgeführt. Somit ist die Effizienz der CPU bei derartigen parallelen Prozessen nicht in signifikanten Maße gefährdet.
Vor dem Ende des CPU-Zyklus, undbevor die CPU die Daten von dem (Lokal-) CPU-Datenbus über den Datenpuffer (13) wiedergewinnt, liefert der Interface-Steuersignalgenerator (5) somit ein Vorinformationssignal für das Interface-Ende an die CPU-Takteinstellvorrichtung (6), um dieser zu melden, daß der Interface-Zyklus im Begriff ist, beendet zu werden, und daß das CPU-Taktsignal dazu gebracht werden muß, zur gleichen Zeit wie das Interface-Taktsignal abzufallen, wobei beide am Ende des Interface-Zyklus (das auch das Ende des Standard- Zyklus ist) auftreten. Das Vorinformationssignal für das Interface-Ende gibt mit anderen Worten den vorbestimmten Zeitpunkt innerhalb des oben beschriebenen Interface-Zyklus zu erkennen. Die CPU-Takteinstellvorrichtung (6) stellt vor dem Ende des CPU-Zyklus als Reaktion auf das Interface-Vorinformationssignal für das Interface-Ende das CPU-Taktsignal ein, so daß der CPU-Zyklus zur gleichen Zeit wie der Interface-Zyklus endet. Wie unten in größerem Detail beschrieben, wählt die Vorrichtung (6) zwischen dem positiven schnellen Taktsignal und dem negativen schnellen Taktsignal als CPU- Taktsignal nach dem Ende des CPU-Zyklus aus.
Fig. 10A ist ein Taktdiagramm zur Darstellung des Prozesses, durch den die CPU (7) Zugriff auf die Vorrichtung (10) hat, dargestellt. In Fig. 10A ist der Standardtakt die Taktsignalnorm für den Zugriff auf die Erweiterungs-Vorrichtung (10). Der Interfacetakt ist das durch den Generator (2) dem Standard-Erweiterungsbus (4) zugeführte Interface-Taktsignal. Der CPU-Takt ist das an die CPU (7) angelegte Ausgangssignal der Einstellvorrichtung (6), wobei der Ausgang der Vorrichtung (6) das CPU-Taktsignal für den Betrieb der CPU ist. Am Anfang wählt die Vorrichtung (6) zwischen den negativen und positiven schnellen Taktsignalen, die ihr Ausgabesignal werden, aus; in der Ausführungsform nach Fig. 10A - und vor dem Zeitpunkt t&sub7; - wird durch die Vorrichtung (6) das positive schnelle Signal als Ausgangsgröße ausgewählt.
Wie Fig. 10A zeigt, ist der nach dieser Erfindung gewählte Interface-Takt mit dem Standard-Takt für die Vorrichtung (10) synchron. Außerdem bleibt das CPU-Taktsignal vom Zeitpunkt t&sub0; bis zum Zeitpunkt tM bei seiner ursprünglichen hohen Geschwindigkeit, so daß die CPU bei hoher Geschwindigkeit betrieben wird. Vom Zeitpunkt tM bis zum Zeitpunkt t&sub8; wird das CPU-Taktsignal gezwungen, auf einem logischen hohen Niveau - oder "1" - zu bleiben, um den CPU-Zyklus und den Interface- Zyklus zum gleichen Zeitpunkt t&sub8; zu beenden. Während des Zeitintervalls zwischen t&sub8; und tN wird das CPU-Taktsignal zum Verbleiben auf einem logischen geringen Niveau - oder "0" - gezwungen, damit das CPU-Taktsignal noch einmal dem durch den Generator (3) gelieferten positiven oder negativen schnellen Takt folgt.
Es wird darauf hingewiesen, daß Fig. 10A lediglich eine der beiden Betriebsbedingungen wiedergibt, wenn die schnelle CPU (7) Dateh in die Erweiterungsvorrichtung (10) einspeichert oder aus dieser wiederbeschafft. Auf die in Fig. 10A darge stellte Betriebsbedingung wird nachfolgend als Bedingung 1 Bezug genommen. Das Speichern und Wiederbeschaffen kann unter einer alternativen Betriebsbedingung durchgeführt werden, auf die in den weiteren Ausführungen als Bedingung 2 Bezug genommen wird.
Die Figuren 11A bzw. 11B geben jeweils - bezogen auf das oben Gesagte - die Bedingungen 1 und 2 wieder. Fig. 11A zeigt bei hinzugefügter Einzelheit den Interface-Takt, den CPU-Takt und das Vorinformationssignal für das Interface-Ende nach Fig. 10A. Dabei zeigt das Vorinformationssignal für das Interface- Ende unter der in Fig. 11A dargestellten Betriebsbedingung 1 das bevorstehende Ereignis an, daß der Interface-Zyklus durch Fallen von logisch hoch nach logisch tief im Begriff der Beendigung steht. Wenn das CPU-Taktsignal, bevor das Vorinformationssignal für das Interface-Ende von hoch auf tief fällt, bei logisch hoch oder "1" ist, wird die CPU-Taktsignaleinstellvorrichtung - wie mit der punktierten Linie in Fig. 11A angedeutet - das CPU-Taktsignal daran hindern zu fallen, sondem sie wird vielmehr ihre Ausgangsgröße zwingen, bis zum Ende des Interface-Zyklus bei logisch hoch oder "1" zu verbleiben. Fig. 11B veranschaulicht die Betriebsbedingung 2, bei der das CPU-Taktsignal bei logisch tief oder "0" ist, wenn das Vorinformationssignal für das Interface-Ende von hoch auf tief fällt. In diesem Fall erlaubt es die Einstellvorrrichtung (6) dem CPU-Taktsignal, von tief auf hoch oder "1" zu steigen, aber sie zwingt das CPU-Taktsignal, danach bei "1" zu bleiben, und erlaubt ihm bis zum Ende des Standardzyklus nicht, wie durch die punktierte Linie in Fig. 11B angedeutet, auf "0" zu fallen.
Es ist auch wichtig festzustellen, daß es nach Beendigung des CPU-Zyklus, wenn die CPU-Takteinstellvorrichtung (6) ihr Ausgangssignal umschaltet, um den schnellen Taktsignalen vom Generator (3) zu folgen, wieder zwei Möglichkeiten gibt. Die Vorrichtung (6) kann ihre Ausgangsgröße veranlassen, dem negativen Schnelltakt oder dem positiven Schnelltakt zu folgen.
Die Figuren 12A bzw. 12B zeigen jeweils diese beiden Möglichkeiten. Fig. 12A ist eine vergrößerte Ansicht des negativen und des positiven Schnelltakts und des CPU-Takts nach Fig. 10A. Wenn, wie in Fig. 12A dargestellt, das CPU-Taktsignal am Ende des CPU-Zyklus zum Zeitpunkt t&sub8; von hoch auf tief fällt, falls der negative Schnelltakt bei logisch hoch ist (d.h. der positive Schnelltakt bei logisch tief ist), dann wird das CPU-Taktsignal bei logisch tief gehalten, bis der negative Schnelltakt zum Zeitpunkt tN, bei dem die Vorrichtung (6) ihre Ausgangsgröße veranlaßt, dem negativen Schnelltakt zu folgen, von logisch tief auflogisch hoch steigt. Fig. 128 zeigt die zweite Möglichkeit, bei der beim Fallen des CPU- Taktsignals von logisch hoch auflogisch tief zum Zeitpunkt t&sub8; am Ende des CPU-Zyklus - falls der negative Schnelltakt bei logisch tief ist (d.h. der positive Schnelltakt ist logisch hoch) - das CPU-Taktsignal niedrig gehalten wird, und zwar bis der positive Schnelltakt zum Zeitpunkt tN von logisch tief auflogisch hoch wechselt, woraufhin die Vorrichtung (6) ihre Ausgangsgröße veranlaßt, dem positiven Schnelltakt zu folgen.
Fig. 13A ist ein detaillierteres Blockdiagramm der CPU-Takteinstellvorrichtung (6) nach Fig. 9. Die Vorrichtung (6) umfaßt ein Taktausgabe-Misch-Schaltglied (61), ein Hochpegel- Verriegelungs-Schaltglied (62), ein erstes Auswähl-/Zustimmungs-Schaltglied (Selektions/Permissions-Schaltung) (63), ein zweites Auswähl-/Zustimmungs-Schaltglied (64) und ein Not-Gate (NICHT-Glied) (65) ein. Das Vorinformationssignal (F) für das Interface-Ende wird an den Eingang f des Hochpegel-Verriegelungsgliedes (62) gelegt. Der negative Schnelltakt G wird an den Takteingang gl des ersten Auswähl-/Zustimmungs-Gliedes (63) geliefert. Der positive Schnelltakt G wird dem Takteingang 92 des zweiten Auswähl-/Zustimmungs-Gliedes (64) zugeführt.
Die jeweiligen Ausgänge A, B bzw. C des Hochpegel-Verriegelungsgliedes (62) sowie der ersten und zweiten Auswähl-/Zustimmungs-Schaltung (63), (64) werden an die Eingänge a, b bzw. c des Taktausgabe-Misch-Gliedes (61) angelegt.
Der Ausgang A des Verriegelungsgliedes wird außerdem über das NOT-Gate (65) an die Vorwählanschlüsse (Preset-Terminals) PS1, PS2 der beiden Auswähl-/Zustimmungs-Glieder angelegt. Das erste Auswähl-/Zustimmungs-Glied (63) legt ein Sperrsignal (Inhibit-Signal) I an das zweite Auswähl-Zustimmungs- Glied (64) an. Das zweite Auswähl-/Zustimmungs-Glied (64) legt ebenfalls ein Sperrsignal J an das erste Auswähl-/Zustimmungs-Glied (63) an.
Die Funktion der CPU-Takteinstellvorrichtung (6) nach Fig. 13A wird unter Bezugnahme auf den Schaltplan der Schaltung (6) in Fig. 138 und das Zeitdiagramm nach Fig. 13C veranschaulicht.
Die Ausgabe E der Taktausgabe-Mischvorrichtung (61) ist die Ausgangsinformation der Vorrichtung (6); die Ausgabe der Vorrichtung (6) ist das an die CPU 7 angelegte CPU-Taktsignal. Die Ausgangsinformation der Schaltung (61) ist durch die Signale A, B, C bestimmt, da die Schaltung (61) auch einfach ein ODER-Gate (OR-Gate) sein kann, wie Fig. 13B zeigt. Der Ausgang der Schaltung (61) ist, wie in Fig. 13B dargestellt, hoch oder "1", wenn ein oder mehrere Signal(e) A, B, C hoch ist (sind); und der Ausgang der Schaltung (61) ist niedrig, wenn alle drei Eingangsgrößen niedrig sind. Der Ausgang E wird auch das Verriegelungsglied (62) zurückgeführt. Die Ausgangsinformation A des Verriegelungsgliedes (62) wird durch die Eingangsgrößen F, E bestimmt.
Die Schaltung (6) nach Fig. 13B erfüllt eine Anzahl von Funktionen. Wenn das Vorinformationssignal F für das Interface- Ende hoch ist, folgt der Ausgang E der Vorrichtung (6) in Abhängigkeit von den Anfangsbedingungen der Vorrichtung (6) einfach dem positiven ocder negativen schnellen Takt.
Da das Signal F - mit Bezug auf die Figuren 10A, LOB und 138 und vor dem Zeitpunkt t&sub7; - "1" ist, ist das Signal A somit "0", und das Signal "A" ist "1". Wenn das Signal "A" "1" ist, bedeutet das, daß entweder der positive oder der negative schnelle Takt als CPU-Takt ausgewählt ist. Das wird nachfolgend im einzelnen erläutert.
Die Eingangsgrößen von Flip-Flops 631, 641 können folgende Wertkombinationen aufweisen:
1. D1 = D2 = 0
2. D1 = 1, D2 = 0
3. Dl = 0, D2 = 1; und
4. D1 = D2 = 1.
Wenn A = 1, dann ist die den UND-Gates 632, 642 zugeführte Ergänzung von A gleich "0", so daß UND-Gates 633, 643 sowohl den positiven als auch den negativen Schnelltakt daran hindem, das Mischglied (61) zu passieren. Es ist festzuhalten, daß gerade das Signal A ist, daß die Benutzung der beiden Schnelltaktsignale als CPU-Takt verhindert.
Als nächstes werden Betrachtungen darüber angestellt, was passiert, wenn A von "1" auf "0" fällt. Wenn das Signal A noch "1" ist, sind die Sperrsignale I, J beide gleich "0", so daß die Eingaben D1, D2 beide "0" sind. Wenn daher das Signal A von 1 auf 0 fällt, so daß seine Signalergänzung A von "0" auf "1" steigt, bleiben die Anf angswerte der Signale I, J, D1, D2 bei "0". Falls daher die Abfallflanke des negativen Schnelltaktes G dem Flip-Flop 631 zugeführt wird, bevor die Abfallflanke des positiven Schnelltaktes G zum Flip-Flop 641 gelangt, wird eine derartige Abfallflanke des negativen Schnelltaktes dazu führen, daß die Ausgabe Q1 "1" ist, da D1 "0" ist. Dann ist der Ausgang des AND-Gates 632 auch "1", so daß es das AND-Gate 633 dem negativen Schnelltakt G erlaubt, als das CPU-Taktsignal über die Schaltung (61) zugeführt zu werden. Da das Ausgabesignal I des AND-Gates 632 "1" ist, veranlaßt das die Ausgabe Q2 des Flip-Flops 641, nach Empfang der Abfallflanke des positiven Schnelltaktes "0" zu werden. Das bewirkt, daß der Ausgang J des AND-Gates 642 "0" wird, so daß der Eingang Dl bei "0" bleibt. Das veranlaßt das AND-Gate 642 auch zu verhindern, daß der positive Schnelltakt G der Schaltung (61) als CPU-Takt zugeführt wird. Aus den obigen Ausführungen wird deutlich, daß der positive Schnelltakt durch das Sperrsignal I und nicht durch das Signal A daran gehindert wird, der CPU-Takt zu werden. Da das Signal Dl bei "0" bleibt, fährt das Gate 633 fort, dem negativen Schnelltakt die Zuführung zur Schaltung (61) als CPU-Takt zu erlauben. Wenn andererseits das Flip-Flop 641 die Abfallflanke des positiven Schnelltaktes empfängt, bevor das Flip-Flop 631 die entsprechende Flanke des negativen Taktes empfängt, wird es das Gate 643 erlauben, daß der positive Schnelltakt als CPU- Takt geliefert wird, und der negative Schnelltakt wird durch das Sperrsignal J daran gehindert, der CPU-Takt zu werden.
Die Bedingung D1=D2=1 ist in der Schaltung nach Fig. 13b nicht möglich. Selbst wenn die Anfangswerte von D1 und D2 "1" sind, und wenn das Signal A "0" ist, werden beide Eingangsgrößen D1 und D2 "0". Wenn das Signal A "1" ist, und selbst wenn die Anfangswerte von D1 und D2 beide "1" sind, wird wegen des Verriegelungsverhaltens der Flip-Flops 631, 641 - wie in Fig. 13b dargestellt - eines der beiden Signale D1, D2 "0" und das verbleibende Signal "1" werden. Das heißt mit anderen Worten, daß, sobald die Vorrichtung (6) eingeschaltet und wenn das Signal F "1" ist (A=0, A=1), wird einer von beiden Schnelltakten der CPU-Takt.
In den Figuren 10A und 10B wurde ein Zustand der Vorrichtung (6) wiedergegeben, bei dem der positive Schnelltakt G als CPU-Takt geliefert wird. Die obige Beschreibung faßt die Wirkungsweise der Vorrichtung (6) zusammen, wenn das Signal F bei "1" ist.
Wenn das Vorinformationssignal F für das Ende des Interfacezyklus von logisch hoch auflogisch tief oder von "1" auf "0" fällt, wird das Signal A - wie oben beschrieben - veranlaßt, von "0" auf "1" zu gehen.
Wenn das Vorinformationssignal F für das Ende des Interfacezyklus von logisch hoch auflogisch tief fällt, kann der Ausgang der Vorrichtung (6) logisch hoch oder logisch tief sein. Wenn ihr Ausgang bei logisch hoch liegt, veranlaßt die Vorrichtung (6) ihren Ausgang in dem Zustand logisch hoch zu verbleiben, bis das Signal F wieder auflogisch hoch angehoben wird. Falls beim Absinken des Signals F von hoch auf tief der Ausgang E der Vorrichtung (6) bei logisch tiefliegt, veranlaßt die Vorrichtung (6) ihren Ausgang E bei logisch hoch zu verbleiben, nachdem das Signal E bei der Frequenz und Phase des vom Generator (3) gelieferten Taktsignals auf logisch hoch ansteigt. Wenn das Vorinformationssignal F für das Interface-Ende am Ende des Interfacezyklus und des CPU- Zyklus zum Zeitpunkt t&sub8; von tief auf hoch steigt, reagiert die Vorrichtung (6) durch Herunterziehen ihrer Ausgangsinformation. Dann veranlaßt die Vorrichtung (6) ihren Ausgang, in Abhängigkeit vom logischen Zustand des positiven und negativen Schnelltaktes in dem Moment, in dem die Vorrichtung (6) ihren Ausgang am Ende des Interface- und CPU-Zyklus nach unten zieht, einem der beiden Schnelltaktsignale zu folgen.
Wenn das Vorinformationssignal F für das Ende des Interface- Zyklus von hoch auf tief fällt, kann der logische Zustand der Ausgabe E der Vorrichtung (6) auf einem der beiden möglichen logischen Zustände liegen (bei logisch hoch in Fig. 10A und bei logisch tief in Fig. 10B). Falls daher das Signal E bei "1" liegt und das Signal F von "1" auf "0" fällt, wird der Ausgang des Verriegelungsgliedes (62) "1" sein, was aus der logischen Struktur der Schaltung (oder des Gliedes) (62) offensichtlich ist. Das Signal A wird bei "1" bleiben, bis das Signal F wieder den Zustand ändert. Daher wird auch das Ausgabesignal E der Vorrichtung (6) bei "1" bleiben, bis das Signal F den Zustand ändert. Das ist in Fig. 10A dargestellt. Falls die Ausgabe E der Vorrichtung (6) - wie in Fig. 10B dargestellt ist - bei logisch tief ist, wenn das Signal F von "1" auf "0" fällt, wird der Ausgang der Vorrichtung (6) bei logisch tief bleiben, bis sie dem positiven Schnelltakt nach oben folgt. Wenn das geschieht, geht der Ausgang des Vernegelungsgliedes (62) nach oben und wird bis zur Änderung des Zustands des Signals F hoch bleiben. Wie in Fig. 10B darge stellt ist, bleibt der Ausgang E der Vorrichtung 6 auch hoch, und zwar, bis das Signal F den Zustand ändert.
Wenn das Vorinformationssignal F für das Interface-Ende zum Zeitpunkt t&sub8; von "0" auf "1" steigt, fällt sodann der Ausgang A der Verriegelungsschaltung von "1" auf "0". Das NOT-Gate (65) veranlaßt die Ergänzung des Ausgangs A der Verriegelung (62) zum Anlegen an die Vorwählanschlüsse PS1, PS2 der Schaltungsglieder (63), (64). Wenn das Signal A "1" ist, - was passiert, wenn, wie oben beschrieben, die Ausgabe E der Vorrichtung (6) gezwungen wird, hoch zu bleiben, - sind die negativen Ausgänge Q1, Q2 der Glieder (63), (64) "0". In diesem Fall sind die Ausgänge B und C jeweils "0". Daher folgt der Ausgang E der Vorrichtung (6) einfach dem Ausgang A des Verriegelungsgliedes (62). Darüber hinaus werden, wenn das Signal A hoch ist, beide Ausgänge der AND-Gates (632), (642) tief, so daß beide Sperrsignale I, J jeweils "0" sind.
Die beiden Auswähl-/Zustimmungs-Glieder (63), (64) sind identische Schaltungen. Beide ändern den Zustand als Reaktion auf die negative Flanke der an die Eingänge gl, 92 angelegten Taktsignale. Jedes Glied umfaßt außerdem zwei AND-Gates. Wenn eines von beiden Auswähl-/Zustimmungs-Gliedern das an dieses angelegte Taktsignal auswählt und dessen Durchgang zum Eingang b oder c des Gates (61) erlaubt, hindert dieses Glied das andere Glied, dasselbe zu tun. Daher folgt der Ausgang E der Vorrichtung (6) zum Zeitpunkt t&sub0; nach Fig. 10A dem positiven Schnelltakt G. Damit das tatsächlich geschieht, muß das Gate (643) die positiven Taktsignale passieren lassen. Daher muß der Ausgang des Gates (642) hoch sein. Das heißt mit anderen Worten, daß das Signal A "0" und der negative Ausgang des Flip-Flops (641) "1" sein muß. Der Ausgang J des AND- Gates (642) liegt somit bei "1". Das erlaubt es dem Schnelltakt G, durch das AND-Gate (643) zum Eingang c des Gates (61) geleitet zu werden.
Da der Ausgang J des Gates (642) an den Eingang D1 des Flip- Flops (631) angelegt wird, ist der negative Ausgang des Flip- Flops (631) daher bei "0". Das bewirkt, daß der Ausgang I des Gates (632) bei "0" liegt, wodurch das Gate (633) für den Durchgang des negativen Schnelltaktes zum Eingang B des Gates (61) gesperrt ist. Falls anstelle der Zustimmung zum Anlegen des positiven Schnelltaktes an das Gate (61) das Glied (63) das Anlegen des negativen Schnelltaktes an den Eingang b des Gates (61) erlaubt, wird gleichermaßen das Sperrsignal I hoch werden, um das Glied (64) gegen das Passieren des positiven Schnelltaktes zum Eingang C des Gates (61) zu sperren. Daher wird zu jedem Zeitpunkt höchstens einer der beiden Schnelltakte an das Gate 61 angelegt werden, aber niemals beide.
Nach den obigen Ausführungen muß die Ausgabe A des Sperrgliedes "0" sein, falls es gewünscht ist, daß einer der beiden Schnelltakte an das Glied (61) angelegt wird. In einem solchen Fall hängt es von den relativen zeitlichen Beziehungen zwischen der fallenden Flanke der beiden Takte nach dem Ende des CPU-Zyklus zum Zeitpunkt t&sub8; ab, ob der positive oder der negative Schnelltakt dem Glied (61) übermittelt wird. Falls die fallende Seite des negativen Schnelltaktes den Eingang G1 des Gliedes (63) erreicht, bevor die fallende Seite des positiven Schnelltaktes den Eingang G2 erreicht, erlaubt die Vorrichtung (6) die Übermittlung des negativen Schnelltaktes zum Glied (61). Im umgekehrten Fall wird der positive Schnelltakt zum Glied (61) weitergegeben.
Da die (komplementäre) Ergänzung des Signals A an die Vorwahl-Anschlüsse der Flip-Flops (631), (641) angelegt wird, werden die beiden negativen Ausgänge der beiden Flip-Flops auf "0" gesetzt. Daher liegen die beiden Sperrsignale I und J bei "0". Am Ende des CPU- und Interface-Zyklus wird das Signal F nach oben gezogen, so daß sowohl das Signal E und dadurch auch das Signal A - wie oben erläutert - nach unten geführt werden. Zu diesem Zeitpunkt ist die an einen der Eingänge des AND-Gates (632) angelegte Ergänzung des Signals A hoch, und der andere Eingang, der negative Ausgang des Flip-Flops (631), ist tief. Die beiden Eingänge des AND-Gates (642) sind in ähnlichen logischen Zuständen. Zum Zwecke der Veranschaulichung wird angenommen, daß die fallende Flanke des negativen Schnelltaktes den Eingang gl des Flip-Flops (631) erreicht, bevor die fallende Flanke des positiven Schnelltaktes den Eingang 92 des Flip-Flops (641) erreicht. Bei einem solchen Ereignis wird der negative Ausgang des Flip-Flops (631) nach oben gedrängt, da der Eingang D1 bei "0" ist. Das bewirkt, daß der Ausgang I des AND-Gates (632) hoch wird, wodurch es dem negativen Schnelltakt ermöglicht wird, über das Gate (633) zum Eingang B des Gates (61) übermittelt zu werden.
Der hohe logische Pegel des Signals I sperrt das Glied (64) gegen den Durchgang des positiven Schnelltaktes zum Eingang c des Gates 61 in der oben beschriebenen Weise. Auf ähnliche Art wird, falls die fallende Flanke des positiven Schnelltaktes den Eingang 92 des Flip-Flops (641) erreicht, bevor die fallende Flanke des negativen Schnelltaktes den Eingang g1 des Flip-Flops (631) erreicht, der positive Schnelltakt durch das Glied (64) zum Eingang c des Gates (61) übermittelt, und das Sperrsignal J liegt bei "1", um das Glied (63) gegen den Durchgang des negativen Schnelltaktes zum Eingang B des Gliedes 61 zu sperren.
Fig. 13C gibt die zeitlichen Beziehungen der Signale in Fig. 13B umfassender wieder. Für einen Fachmann ist es verständlich, daß verschiedene Änderungen vorgenommen werden können, ohne den Schutzbereich der Erfindung zu verlassen. So kann, wie in Fig. 10B dargestellt ist, das Vorinfornationssignal F für das Interface-Ende zu einem Zeitpunkt tM, nach unten fallen, der zur Maximierung der Effizienz der CPU gewählt werden kann. Wie Fig. 10A zeigt, fällt das Signal F zu einem Zeitpunkt t&sub7; nach unten, zu dem 3 1/2 Zyklen des Standardtaktes (und des Interfacetaktes) abgelaufen sind. Gemäß Fig. 10B fällt das Signal F zu einem Zeitpunkt nach unten, der später als t&sub7; liegt. Die Auswahl der Zeit, zu der das Signal F nach unten fällt, erfolgt derart, daß der Ausgang der Vorrichtung (6) erhalten bleibt oder nach oben gezogen wird. Somit hängt die Auswahl von der Frequenz der durch den Generator 3 im Verhältnis zu der Frequenz der Interface- und Standardtaktsignale gelieferten Schnelltaktsignale ab. Falls daher die Frequenz des Schnelltaktsignals geringer als das Zweifache der Interface- und Standardtaktsignale ist (wenn zum Beispiel das Verhältnis der Frequenz des Schnelltaktsignals zur Frequenz des Standardtaktsignals 1:1,5 oder 1:1,8 ist), wird das Signal F nach Ablauf von 3 1/2 Zyklen des Standardtaktsignals, zum Beispiel zum Zeitpunkt t&sub7; in Fig. 10A, nach unten geführt. Wenn die durch den Generator 3 erzeugten Schnelltaktsignale Frequenzen aufweisen, die das Zweifache oder mehr als das Zweifache der Frequenz der Standard- und Interfacesignale aufweisen, kann die Zeit, bei der das Signal nach unten gezwungen wird, um einen vorbestimmten Betrag durch eine Verzögerungs- oder Laufzeitkette gegenüber der Zeit, bei der 3 1/2 Zyklen abgelaufen sind, verzögert werden. Der Zeitpunkt, zu dem das Signal F nach unten gezwungen wird, teilt somit den Standardzyklus in zwei Teile: einen Anfangsabschnitt vom Zeitpunkt t&sub0; bis zu dem vorbestimmten Zeitpunkt, und den verbleibenden Abschnitt vom vorbestimmten Zeitpunkt bis zum Ende des Zyklus bei t&sub8; mit Bezug auf Fig. 10B. Der Verzögerungsbetrag wird derart ausgewählt, daß der verbleibende Abschnitt des Standardzyklus größer als ein Zyklus des durch den Generator 3 gelieferten Schnelltaktes ist. Das erlaubt es, daß der Ausgang der Vorrichtung 6 erhalten bleibt oder nach oben gebracht wird, und zwar unabhängig von der Phase des Schnelltaktsignals, wenn das Signal F nach unten gezwungen wird.
Die Frequenz der durch den Generator 3 gelieferten Standard- und Interface-Taktsignale und der Schnelltaktsignale ist bekannt. Eine einfache Zähleinrichtung kann zusammen mit dem Interface-Taktsignal und dem Interface-Statussignal benutzt werden, um den Zeitpunkt zu bestimmen, bei dem 3 1/2 Zyklen des Standardtaktes abgelaufen sind (d.h. den Zeitpunkt t&sub7; in Fig. 10A). Solche Anordnungen sind üblich. Wie oben erläutert, können, wenn die Frequenz des Schnelltaktes das Zweifache oder mehr als das Zweifache der Frequenz des Standardtaktes beträgt, herkömmliche Laufzeitketten angewendet werden, um die Zeit zu verzögern, wenn das Signal nach unten gezwungen oder geführt wird. Daher haben gemäß Fig. 10B die durch den Generator 3 erzeugten Schnelltaktsignale Frequenzen, die etwa das Dreifache der Frequenz des Standardtaktes betragen. Aus diesem Grund kann die Zeit t&sub7;, bei der das Signal F nach unten gedrückt wird, um einen vorbestimmten Betrag verzögert werden, und zwar nach dem Zeitpunkt, bei dem seit Beginn des Standardzyklus 3 1/2 Zyklen des Standardtaktes abgelaufen sind. Die oben mit Bezug auf Fig. 10B dargestellte Methode maximiert den Anfangsabschnitt des Standardzyklus, während dessen die CPU bei hoher Gewchwindigkeit betrieben wird, während es dem CPU-Takt dennoch ermöglicht wird, am Ende des Standardzyklus nach unten geführt bzw. gedrückt zu werden. Das verbessert die Leistungsfähigkeit des Systems. Daher ist der Umfang der Erfindung nur im Rahmen der beigefügten Ansprüche begrenzt.

Claims

1. Ein Interface-Steuerungssystem (1) zur Steuerung des Datenzugriffs über ein Interface, wobei das Interface einen Standardzyklus für den Datenzugriff aufweist und das System umfaßt:

eine Steuerung (7);

Mittel (2) zum Anlegen eines Interface-Taktsignals an das Interface, wobei das Interface-Signal eine derartige Frequenz und Phase aufweist, daß es seinen logischen Zustand am Ende des Standard-Zyklus verändert;

Mittel (3) zur Erzeugung eines Steuerung-Taktsignals, das eine höhere Frequenz als das Interface-Taktsignal aufweist; und

Mittel (6) zur Einstellung der Zykluslänge des Steuerung-Taktsignals derart, daß am Ende des Standard- Zyklus eine Änderung im logischen Zustand des Steuerung- Taktsignals auftritt, und zum Anlegen des eingestellten Signals an die Steuerung, um dadurch den Datenzugriff über das Interface zu ermöglichen.

2. Das System nach Anspruch 1, wobei das Einstellmittel (6) weiterhin Mittel zur Einstellung des Steuerung-Taktsignals während der zweiten Hälfte des Standard-Zyklus umfaßt, derart, daß die Steuerung (7) mindestens während der ersten Hälfte des Standard-Zyklus bei der Frequenz des Steuerung-Taktsignals betrieben wird.

3. Ein System nach Anspruch 1 oder 2, wobei der Abschnitt des Standard-Zyklus, der verbleibt, nachdem das Einstellmittel (6) das Steuerung-Taktsignal einstellt, eine Dauer aufweist, die größer als ein Steuerung-Taktzyklus, aber kleiner als zwei Steuerung-Taktsignalzyklen ist.

4. Ein System nach einem der Ansprüche 1 bis 3, wobei das das Steuerung-Taktsignal erzeugende Mittel (3) ein erstes Taktsignal mit einer positiven Phase und ein zweites Taktsignal mit einer negativen Phase erzeugt und das einstellende und aufbringende Mittel des weiteren Mittel zur Auswahl entweder des ersten oder des zweiten Taktsignals als Steuerung-Taktsignal nach dem Ende des Standard- Zyklus als Reaktion auf den logischen Zustand des ersten und zweiten Taktsignals am Ende des Standard-Zyklus aufweist.

5. Ein System nach einem der vorhergehenden Ansprüche, wobei die Steuerung (7) Status-Signale erzeugt, das System weiterhin Mittel zur Erzeugung eines Vorinformationssignals für das Ende des Standard-Zyklus umfaßt, und das Einstellmittel (6) die Zykluslänge des Steuerung-Taktsignals als Reaktion auf das Standardzyklus-Vorinformationssignal einstellt.

6. Das System nach Anspruch 5, wobei die Frequenz des Steuerung-Taktsignals kleiner als das Zweifache der Frequenz des Interface-Taktsignals ist, und wobei das Vorinformationssignal für das Ende des Standardzyklus den Zustand zu einem Zeitpunkt ändert, der im wesentlichen die Hälfte eines Interface-Taktzyklus vor dem Ende des Standard- Zyklus ist, um das bevorstehende Ende des Standard-Zyklus anzuzeigen.

7. Das System nach Anspruch 5, wobei die Frequenz des Steuerung-Taktsignals mehr als das Zweifache der Frequenz des Interface-Taktsignals beträgt, und wobei das Vorinformationssignal für das Ende des Standardzyklus den Zustand zu einem Zeitpunkt ändert, der kleiner als die Hälfte eines Interface-Taktsignals vor dem Ende eines Standard-Zyklus ist, um das bevorstehende Ende des Standardzyklus anzuzeigen.

8. Ein System nach einem der Ansprüche 5 bis 7, wobei das Vorinformationssignal für das Ende des Standardzyklus den Zustand ändert, um das bevorstehende Ende des Standardzyklus anzuzeigen, und das Einstellmittel (6) ferner

eine Verriegelungsschaltung (62), um das Steuerung- Taktsignal zu veranlassen, bei Anderung des Zustands des Vorinformationssignals für das Ende des Standardzyklus ein vorbestimmter logischer Zustand zu sein, umfaßt.

9. Das System nach Anspruch 8, wobei das Vorinformationssignal für das Ende des Standardzyklus während des Standardzyklus und wieder am Ende des Standardzyklus den Zustand ändert, um das Steuerung-Taktsignal zu veranlassen, den Zustand zu solchen Zeitpunkten zu ändern.

10. Ein System nach einem der Ansprüche 8 oder 9, wobei das erzeugende Mittel (3) zwei Taktsignale, die ein positives und ein negatives Taktsignal umfassen, erzeugt und des weiteren

Mittel (61, 63, 64) zum Feststellen der Anderungen des Zustands der beiden Taktsignale und zur Auswahl eines der beiden Taktsignale als Steuerung-Taktsignal nach dem Ende des Stndardzyklus als Reaktion auf den logischen Zustand der beiden Taktsignale am Ende des Standardzyklus umfaßt.

11. Ein System nach einem der Ansprüche 8 bis 10, daß es Feedback-Mittel zur Rückführung der Einstellmittel-Ausgabe zur Verriegelungsschaltung umfaßt.

12. Ein Verfahren zur Steuerung des Datenzugriffs über ein Interface in einem Interfacesystem, bei dem das System eine Steuerung (7) zur Steuerung des Interface und seines Datenzugriffs einschließt und das Interface einen Standardzyklus für den Datenzugriff aufweist, wobei das Verfahren umfaßt:

Anlegen eines Interface-Taktsignals an das Interface, wobei das Interface-Signal eine solche Frequenz und Phase hat, daß es den logischen Zustand am Ende des Standardzyklus ändert;

Erzeugen eines Steuerung-Taktsignals, das eine höhere Frequenz als das Interface-Taktsignal hat; und Einstellen der Länge eines Zyklus des Steuerung- Taktsignals derart, daß am Ende des Standardzyklus eine Änderung im logischen Zustand des Steuerung-Taktsignals auftritt, und Anlegen des eingestellten Signals an die Steueurng, um dadurch den Datenzugriff über das Interface zu ermöglichen.

13. Das Verfahren nach Anspruch 12, wobei der Einstellschritt des weiteren den Schritt der Einstellung des Steuerung- Taktsignals während der zweiten Hälfte des Standardzyklus umfaßt, derart, daß die Steuerung (7) mindestens während der ersten Hälfte des Standardzyklus bei der Frequenz des Steuerung-Taktsignals betrieben wird.

14. Ein Verfahren nach Anspruch 12 oder 13, wobei der nach dem Schritt der Einstellung des Steuerung-Taktsignals verbleibende Abschnitt des Standardzyklus von einer Dauer ist, die größer als ein Steuerung-Taktzyklus, aber kleiner als zwei Steuerung-Taktsignalzyklen ist.

15. Ein Verfahren nach einem der Ansprüche 12 bis 14, wobei der das Steuerung-Taktsignal erzeugende Schritt ferner die Erzeugung eines ersten Taktsignals mit positiver Phase und eines zweiten Taktsignals mit negativer Phase umfaßt und der einstellende und anlegende Schritt des weiteren das Auswählen entweder des ersten oder des zweiten Taktsignals als Steuerung-Taktsignal nach dem Ende des Standardzyklus als Reaktion auf den logischen Zustand des ersten und zweiten Signals am Ende des Standardzyklus einschließt.

16. Ein Verfahren nach einem der Ansprüche 12 bis 15, wobei das Verfahren ferner die Erzeugung eines Vorinformationssignals für das Ende des Standardzyklus umfaßt und der Einstellschritt die Länge des Zyklus des Steuerung-Taktsignals als Reaktion auf das Standardzyklus-Vorinformations signal einstellt.

17. Das Verfahren nach Anspruch 16, wobei die Frequenz des Steuerung-Taktsignals geringer als das Zweifache der Frequenz des Interface-Taktsignals ist und wobei das Vorinformationssignal für das Ende des Standardzyklus den Zustand zu einem Zeitpunkt ändert, der im wesentlichen die Hälfte eines Interface-Taktzyklus vor dem Ende des Standardzyklus ist, um das bevorstehende Ende des Standardzyklus anzuzeigen.

18. Das Verfahren nach Anspruch 16, wobei die Frequenz des Steuerung-Taktsignals größer als das Zweifache der Frequenz des Interface-Taktsignals ist und wobei das Vorinformationssignal für das Ende des Standardzyklus den Zustand zu einem Zeitpunkt ändert, der kleiner als ein halber Interface-Taktzyklus vor dem Ende des Standardzyklus ist, um das bevorstehende Ende des Standardzyklus anzuzeigen.

19. Ein Verfahren nach einem der Ansprüche 16 bis 18, wobei das Vorinformationssignal für das Ende des Standardzyklus den Zustand ändert, um das bevorstehende Ende des Standardzyklus anzuzeigen und der Einstellschritt ferner das Veranlassen des Steuerung-Taktsignals, ein vorbestimmter logischer Zustand zu sein, wenn das Vorinformationssignal für das Ende des Standardzyklus den Zustand ändert, umfaßt.

20. Das Verfahren nach Anspruch 19, wobei das Vorinformationssignal für das Ende des Standardzyklus den Zustand während des Standardzyklus und wieder am Ende des Stan dardzyklus ändert, um das Steuerung-Taktsignal zu veranlassen, den Zustand zu solchen Zeitpunkten zu ändern.

21. Ein Verfahren nach Anspruch 19 oder 20, wobei der Erzeugungsschritt ferner die Erzeugung von zwei Taktsignalen, die ein positives und ein negatives Taktsignal einschließen, umfaßt und des weiteren

das Erfassen der Anderungen im Zustand der beiden Signale und für die Auswahl eines der beiden Taktsignale als Steuerung-Taktsignal nach dem Ende des Standardzyklus als Reaktion auf den logischen Zustand der beiden Taktsignale am Ende des Standardzyklus umfaßt.