DE69031877T2

DE69031877T2 - Unterbrechungssteuerung für Mehrprozessorsystem

Info

Publication number: DE69031877T2
Application number: DE69031877T
Authority: DE
Inventors: Motokiyo Ikeno
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-03-03
Filing date: 1990-03-02
Publication date: 1998-05-07
Anticipated expiration: 2010-03-03
Also published as: US5043882A; JPH02230455A; DE69031877D1; EP0385487B1; CA2011388A1; EP0385487A3; JPH07104842B2; CA2011388C; EP0385487A2

Description

Die Erfindung betrifft allgemein Mehrprozessorsysteme und insbesondere den Datentransfer zwischen einem Hauptspeicher und einer externen Speichereinheit eines Mehrprozessorsystems.
Bei den gegenwärtigen Mehrprozessorsystemen empfängt jeder Prozessor eine Meldung von einer externen Massenspeichereinheit immer dann, wenn ein Ereignis, z. B. ein Datentransferfehler, Schnittstellenfehler, Einschalten oder Ausschalten der Stromversorgung, Überspannung oder ein unnormaler Temperaturzustand, auftritt, und unterbricht seine Aufgabe, ohne zu beachten, welche Art von Meldung er empfangen hat oder welche Art von Aufgabe er gegenwärtig ausführt. Dieses keine Unterscheidung treffendes Interrupt- bzw. Unterbrechungsprinzip führt zu einer Erhöhung des Prozessoraufwands und somit zu einer Verringerung der Gesamteffizienz eines Mehrprozessorsystems.
US-A-4 644 467 offenbart eine E/A-Interrupt-Steuerung für ein Mehrprozessorsystem, wie im Oberbegriff des Anspruchs 1 ausgeführt.
Es ist eine Aufgabe der Erfindung, eine Interrupt- bzw. Unterbrechungssteuerung für ein Mehrprozessorsystem bereitzustellen, das den Prozessoraufwand verringert. Diese Aufgabe wird mit den Merkmalen der beigefügten Ansprüche gelöst.
Wenn ein nichtsynchronisationsbezogenes Ereignis, z. B. Überspannungen oder hohe Temperaturen, während einer Datentransferanforderung auftritt, wird verhindert, daß der anfordernde Prozessor unterbrochen wird, ohne eine Unterscheidung zu treffen, wobei der Prozessoraufwand verringert wird, und es wird ein ungenutzter Prozessor mit einer niedrigsten Identifikationsnummer, die normalerweise einem Hauptprozessor zugewiesen wird, unterbrochen.
Die Erfindung wird nachstehend ausführlich mit Bezug auf die beigefügten Zeichnungen beschrieben. Dabei zeigen:
Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Mehrprozessorsystems;
Fig. 2 Einzelheiten des ID-Registers für berechtigte Prozessoren in Fig. 1;
Fig. 3 Einzelheiten des Ereigniszustandsregisters und des Ereignisdecodierers in Fig. 1; und
Fig. 4 Einzelheiten des Interrupt-Generators in Fig. 1.
In Fig. 1 ist ein erfindungsgemäßes Mehrprozessorsystem dargestellt. Das System weist im allgemeinen eine Interrupt- Steuerung 1, Prozessoren 2-0 bis 2-3, einen Hauptspeicher 3 und eine externe Massenspeichereinheit 4 auf. Die Interrupt- Steuerung 1 hat eine Anforderungssteuerung 10, die Signale von Prozessoren 2 empfängt, die einen Datentransfer zwischen dem Hauptspeicher 3 und der Massenspeichereinheit 5 anfordern, und erteilt nur einem Prozessor mit der höchsten Priorität die Berechtigung und behält andere Anforderungen bei sich, wenn mehr als eine Datentransferanforderung vorliegen. Die Identifikationsnummer des berechtigten Prozessors wird in einem ID- Register für berechtigte Prozessoren 11 gespeichert.
Wie in Fig. 2 dargestellt, hat das Register 11 vier Bitstellen, die jeweils den Prozessoren 2-2 bis 2-3 entsprechen, und das Setzen einer "1" an eine Stelle des Registers 11 zeigt an, daß dem Prozessor, der dieser Stelle entspricht, eine Anforderung bewilligt worden ist. Die Anforderungssteuerung 10 ist ferner mit dem Hauptspeicher 3 und der Massenspeichereinheit 4 verbunden. Wenn einem Prozessor eine Datentransferanforderung bewilligt worden ist, gibt die Anforderungssteuerung 10 ein Transferfreigabesignal über eine Schnittstelle 5 an die Massenspeichereinheit 4 und an den Hauptspeicher 3 aus, um zu bewirken, daß Daten zwischen diesen über ein Verbindungskanal- oder Bussystem, nicht dargestellt, übertragen werden.
Die Interrupt-Steuerung 1 weist ein Ereigniszustandsregister 12 auf, das über die Schnittstelle 5 mit der Massenspeichereinheit 4 verbunden ist, um einen 3-Bit-Code zu empfangen, der den Zustand eines Ereignisses anzeigt, das von der Massenspeichereinheit 4 gemeldet wird. Das im Register 12 gespeicherte Ereignis wird von einem Ereignisdecodierer 13 mit Ausgangsanschlüssen 13-1 und 13-2 decodiert. Eine "1" am Ausgangsanschluß 13-1 zeigt an, daß ein Interrupt-Befehl erzeugt werden muß, und eine "0" am Ausgangsanschluß 13-2 zeigt ein synchronisationsbezogenes Ereignis an, und eine "1" an diesem Anschluß zeigt ein nichtsynchronisationsbezogenes Ereignis an.
Wie in Fig. 3 dargestellt, zeigen alle Null-Bits an, daß kein Ereignis von der Speichereinheit 4 gemeldet wird. Das synchronisationsbezogene Ereignis begreift Fehler ein, die in der Massenspeichereinheit 4 und in der Schnittstelle 5 auftreten, während das nichtsynchronisationsbezogene Ereignis solche Ereignisse wie Einschalten oder Ausschalten der Stromversorgung, Überspannung und unnormal hohe Temperatur anzeigt. Das Fehlerereignis in der Massenspeichereinheit 4 wird durch einen Code "001" dargestellt, der vom Decodierer 13 als synchronisationsbezogenes Ereignis interpretiert und so übersetzt wird, daß eine "1" und eine "0" am Ausgangsanschluß 13-1 bzw. 13-2 erscheinen. Das Schnittstellenfehlerereignis wird durch einen Code "010" dargestellt, der vom Decodierer 13 in eine "1" oder eine "0" übersetzt wird, die wie bei Fehlern in der Massenspeichereinheit 4 jeweils an den Anschlüssen 13-1 und 13-2 erscheinen. Das Ereignis des Einschaltens und des Ausschaltens der Stromversorgung wird durch einen Code "011" und das Überspannungsereignis durch einen Code "100" dargestellt. Das Hochtemperaturereignis wird durch einen Code "101" dargestellt. Jedes dieser nichtsynchronisationsbezogenen Ereignisse wird vom Decodierer 13 in eine "1" übersetzt, die an jedem der Ausgangsanschlüsse 13-1 und 13-2 erscheint.
Das Mehrprozessorsystem weist ferner eine Diagnose- und Ruhezustandsermittlungseinheit 6 auf, die mit allen Prozessoren über Multibit-Busse verbunden ist, um deren Betriebszustände ständig zu prüfen, um ein 4-Bit-Ausgangssignal zu erzeugen. Wenn alle Prozessoren normal arbeiten und im ungenutzten Zustand bleiben, lauten alle vier Bits des Ausgangssignals der Diagnose- und Ruhezustandsermittlungseinheit 6 "1111". Wenn ein Prozessor ausfallen sollte oder eine Aufgabe auzuführen beginnt, wird an der entsprechenden Stelle eine "0" gesetzt, und der ausgefallene oder ausführende Prozessor wird von der Liste der ungenutzten Prozessoren entfernt.
Das Ausgangssignal der Diagnose- und Ruhezustandsermittlungseinheit 6 wird in einem Ruhezustandsprozessor-ID- Register 14 als Liste ungenutzter Prozessoren gespeichert. Ein Ruheprozessorselektor 15 ist mit dem Register 14 verbunden, um einen der ungenutzten Prozessoren mit einer niedrigsten Identifikationsnummer zu wählen, die normalerweise einem Hauptprozessor zugewiesen wird. Wenn beispielsweise der Prozessor 2-0 ausfallen sollte, erzeugt die Diagnoseeinheit 6 ein Ausgangssignal "0111", und der Selektor 15 wählt den Prozessor 2-1, da dessen Identifikationsnummer die niedrigste unter den ungenutzten Prozessoren ist. Ein 4-Bit-Ausgangssignal wird vom Selektor 15 erzeugt, das einen gewählten ungenutzten Prozessor anzeigt.
Die Ausgangssignale des Registers 11, des Decodierers 13 und des Selektors 15 werden alle an einen Interrupt- Generator 16 übergeben. Entsprechend dem Logikpegel des Ausgangssignals 13-2 des Decodierers 13 wählt der Interrupt- Generator 16 eines der Ausgangssignale des Reqisters 11 und des Selektors 15 und übergibt einen Interrupt-Befehl an einen Prozessor, der im Falle eines synchronisationsbezogenen Ereignisses der berechtigte Prozessor oder im Falle eines nichtsynchronisationsbezogenen Ereignisses der gewählte ungenutzte Prozessor sein kann. Wie in Fig. 4 ausführlich dargestellt, weist der Interrupt-Generator 16 UND-Gatter 20-0 bis 20-3 auf, die jeweils mit den Ausgangsanschlüssen des ID-Registers für berechtigte Prozessoren 11 verbunden sind und als Antwort auf eine "1" von einem NICHT-Gatter 24, das mit dem Ausgangsanschluß 13-2 des Decodierers 13 verbunden ist, freigegeben werden. Die Ausgangssignale des Prozessorselektors 15 werden jeweils an UND-Gatter 21-0 bis 21-3 übergeben, die als Antwort auf eine "1" am Ausgangsanschluß 13-2 freigegeben werden. Die Ausgänge der UND-Gatter 20-0 bis 20-3 sind jeweils mit ODER- Gattern 22-0 bis 22-3 verbunden, deren Ausgänge jeweils mit UND-Gattern 23-0 bis 23-3 verbunden sind, und die der UND- Gatter 21-0 bis 21-3 sind ebenfalls mit ODER-Gattern 22-0 bis 22-3 verbunden. Die UND-Gatter 23-0 bis 23-3 werden als Antwort auf ein Interrupt-Befehlsbit "1" am Ausgangsanschluß 13-1 freigegeben, wobei die Ausgangssignale der UND-Gatter 23-0 bis 23-3 jeweils mit den Prozessoren 2-0 bis 2-3 verbunden sind.
Da der Ausgangsanschluß 13-2 "0" ist, um synchronisationsbezogene Ereignisse anzuzeigen, und "1" ist, um nichtsynchronisationsbezogene Ereignisse anzuzeigen, erscheint eine "1" am Ausgang eines der UND-Gatter 20-0 bis 20-3, wenn ein synchronisationsbezogenes Ereignis von einer Massenspeichereinheit 4 gemeldet wird, oder es erscheint eine "1" am Ausgang eines der UND-Gatter 21-1 bis 21-3, wenn ein nichtsynchronisationsbezogenes Ereignis gemeldet wird. Das Ausgangssignal "1" von einem UND-Gatter 20 oder 21 wird über ein ODER- Gatter 22 an ein entsprechendes UND-Gatter 23 angelegt, das, wenn es freigegeben ist, ein Interrupt-Befehlssignal an einen entsprechenden Prozessor übergibt.
Dadurch wird ein Prozessor, der eine Aufgabe in einem Datentransfermodus ausführt, nur dann unterbrochen, wenn ein Fehler in der Massenspeichereinheit 4 oder Schnittstelle 5 auftritt, und ein Hauptprozessor wird nur dann unterbrochen, wenn ein nichtsynchronisationsbezogenes Ereignis im System auftritt.
Bei Empfang eines Interrupt-Befehlssignals unterbrechen die Prozessoren 2-0 bis 2-3 ihre auszuführende Aufgabe und gehen dazu über, über einen Zugriffsweg, der von der Softwaresteuerung hergestellt werden kann, auf das Ereigniszustandsregister 12 zuzugreifen, wie durch eine gestrichelte Linie 18 dargestellt. Der unterbrochene Prozessor liest den Inhalt des Ereigniszustandsregisters 12 über einen 3-Bit-Bus 19 und tritt in eine Notfall-Unterroutine entsprechend dem aus dem Register 12 gelesenen Zustand ein.
Die vorstehende Beschreibung stellt lediglich eine bevorzugte Ausführungsform der Erfindung dar. Verschiedene Modifikationen sind für den Fachmann offensichtlich, ohne den Schutzbereich der Erfindung zu verlassen, die lediglich durch die beigefügten Ansprüche beschränkt wird. Die dargestellte und beschriebene Ausführungsform hat also lediglich darstellenden und keinen einschränkenden Charakter.

Claims

1. Unterbrechungssteuerung für ein Mehrprozessorsystem, wobei das System aufweist: mehrere Prozessoren (2-0 bis 2-3), die jeweils durch eine eindeutige Prozessoridentifikationsnummer identifiziert werden, einen Hauptspeicher (3) und eine externe Speichereinheit (4), die eine Meldung erzeugt, die das Auftreten eines Ereignisses anzeigt, und eine Prozessorselektoreinrichtung (15) zum Wählen eines der Prozessoren; gekennzeichnet durch:

eine Anforderungsbewilligungseinrichtung (10, 11) zum Erteilen einer Berechtigung auf eine von einem der Prozessoren ausgegebene Anforderung für einen Datentransfer zwischen der externen Speichereinheit und dem Hauptspeicher und zum Ausgeben eines Transferbefehlssignals an die externe Speichereinheit (4) und an den Hauptspeicher (3), wenn die Anforderung bewilligt ist, wodurch bewirkt wird, daß die Speichereinheit (4) die Meldung erwidert;

eine Prozessorbezeichnerregistereinrichtung (14) zum Speichern der Identifikationsnummer des Prozessors, dessen Anforderung bewilligt worden ist;

eine Ereignisdecodierereinrichtung (13) zum Treffen einer ersten Entscheidung, daß das von der externen Speichereinheit (4) gemeldete Ereignis ein synchronisationsbezogenes Ereignis ist, das im Ergebnis einer Ausführung einer Anweisung auftritt, oder zum Treffen einer zweiten Entscheidung, daß das Ereignis ein nichtsynchronisationsbezogenes Ereignis ist, das für eine Ausführung von Anweisungen irrelevant ist;

eine Interrupt-Generatoreinrichtung (16), die auf die erste Entscheidung zum Übergeben eines Interrupt-Befehls an einen Prozessor anspricht, der durch die in der Prozessorbezeichnerregistereinrichtung (14) gespeicherte Identifikationsnummer identifiziert wird, und die auf die zweite Entscheidung zum Übergeben eines Interrupt-Befehls an einen Prozessor anspricht, der von der Prozessorselektoreinrichtung (15) gewählt wird.

2. Unterbrechungssteuerung nach Anspruch 1, wobei die Ereignisdecodierereinrichtung (13) eine Einrichtung zum Speichern des von der externen Speichereinheit gemeldeten Ereignisses aufweist, wobei das gespeicherte Ereignis von einem der Prozessoren lesbar ist, wenn der Interrupt-Befehl an diesen übergeben wird.

3. Unterbrechungssteuerung nach Anspruch 1 oder 2, ferner mit einer Einrichtung (6) zum Ermitteln eines oder mehrerer der Prozessoren, die normal arbeiten, wobei die Prozessorselektoreinrichtung (15) einen der arbeitenden Prozessoren wählt.

4. Unterbrechungssteuerung nach Anspruch 3, ferner mit einer Einrichtung zum Ermitteln eines oder mehrerer der normal arbeitenden Prozessoren, die keine Aufgabe ausführen, wobei die Prozessorselektoreinrichtung einen der ermittelten, normal arbeitenden Prozessoren, die keine Aufgabe ausführen, wählt.

5. Unterbrechungssteuerung nach Anspruch 3, wobei der gewählte Prozessor eine Prozessoridentifikationsnummer hat, die die niedrigste der Prozessoridentifikationsnummern der normal arbeitenden Prozessoren ist.

6. Unterbrechungssteuerung nach Anspruch 4, wobei der gewählte Prozessor eine Prozessoridentifikationsnummer hat, die die niedrigste der Prozessoridentifikationsnummern der normal arbeitenden Prozessoren ist, die als keine Aufgabe ausführend ermittelt werden.

7. Unterbrechungssteuerung nach einem der Ansprüche 1 bis 6, wobei das synchronisationsbezogene Ereignis Fehler einschließt, die mit der Datentransferanforderung im Zusammenhang stehen.

8. Mehrprozessorsystem, das mit einer Unterbrechungssteuerung gemäß einem der Ansprüche 1 bis 7 arbeitet und bei dem die externe Speichereinheit (4) eine externe Massenspeichereinheit ist, die die Meldung erzeugt, die das Auftreten eines Ereignisses anzeigt.

9. Verfahren zur Unterbrechung eines von mehreren Prozessoren eines Mehrprozessorsystems (2-0 bis 2-3), wobei jeder der Prozessoren durch eine eindeutige Prozessoridentifikationsnuinmer identifiziert wird, und das System einen Hauptspeicher (3) und eine externe Speichereinheit (4) aufweist, die eine Meldung erzeugt, die das Auftreten eines Ereignisses anzeigt, mit den Schritten:

a) Erteilen einer Berechtigung zu einer von einem der Prozessoren ausgegebenen Anforderung für einen Datentransfer zwischen der externen Speichereinheit (4) und dem Hauptspeicher (3) und Ausgeben eines Transferbefehlssignals an die externe Speichereinheit (4) und den Hauptspeicher (3), wenn die Anforderung bewilligt ist, wodurch bewirkt wird, daß die Speichereinheit die Meldung erwidert;

b) Treffen einer ersten Entscheidung, daß das von der externen Speichereinheit (4) gemeldete Ereignis ein synchronisationsbezogenes Ereignis ist, das im Ergebnis der Ausführung eines Befehls auftritt, oder Treffen einer zweiten Entscheidung, daß das Ereignis ein nichtsynchronisationsbezogenes Ereignis ist, das für ein Ausführen von Anweisungen irrelevant ist;

c) Wählen eines der Prozessoren mit Ausnahme des Prozessors, dem die Berechtigung erteilt ist; und

d) wenn die erste Entscheidung getroffen ist, Übergeben eines Interrupt-Befehls an den Prozessor, dessen Anforderung für einen Datentransfer bewilligt ist, und wenn die zweite Entscheidung getroffen ist, Übergeben eines Interrupt-Befehls an den gewählten Prozessor.