DE2611975A1

DE2611975A1 - Dv-system mit einer einrichtung zur zuordnung von prozessen zu einem prozessor auf einer prioritaetsbasis

Info

Publication number: DE2611975A1
Application number: DE19762611975
Authority: DE
Inventors: Earnest M Monahan; Garvin W Patterson
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1975-03-26
Filing date: 1976-03-20
Publication date: 1976-10-07
Also published as: JPS51120145A; US4028664A; NL7602495A; FR2305788B1; BE840015A; CH621201A5; CA1070849A; AU1157376A; BR7601358A; FR2305788A1

Description

5202553 Ge 22. März 1976

HONEYWELL INFORMATION SYSTEM INC.

200 Smith Street
Waltham, Mass., USA

DV-System mit einer Einrichtung zur Zuordnung von Prozessen zu einem Prozessor auf einer Prioritätsbasis.

Die Erfindung befasst sich mit der Unterbrechung und Zuordnung von Prozessen zu einem Prozessor auf einer Prioritätsbasis in einem Datenverarbeitungssystem.

In einem Mehrzweck-Computersystem und insbesondere bei einer Mehrprogramm-Computerausführung, bei der mehrere Prozesse gleichzeitig bearbeitet werden, stehen die Prozesse laufend miteinander im Wettbewerb, um die Steuerung eines oder mehrerer Prozessoren zu übernehmen. Bei den meisten im Stand der Technik bekannten Digitalrechnern sind Einrichtungen zur Unterbrechung eines auf einem Prozessor ausgeführten Programmes vorgesehen, wobei die Unterbrechung von einem internen oder externen Signal abgeleitet wird. Im allgemeinen wird der Prozessor des Computersystems durch den Auftritt gewisser vorbestimmter Ereignisse unterbrochen, die durch den Prozessor sofortige Beachtung finden. Im allgemeinen wird bei den meisten Anlagen die Unterbrechung durch Auswahl einer Adresse eines anderen Befehls in einem anderen Programm zwecks Ausführung einer neuen Routine verwirklicht, wobei diese Verwirklichung im allgemeinen vollständig durch die

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Software erfolgt. Bevor jedoch mit der Ausführung des neuen Programmes begonnen wird, müssen gewisse,die Information hinsichtlich des Unterbrechungsprogrammes enthaltende Register, gesichert werden, um in der Lage zu sein, auf das unterbrochene Programm im exakten Punkt der Unterbrechung zurückzukehren. Die Sicherung dieser Register während der Unterbrechungsperiode und das erneute Laden dieser Register für den Fall, daß das unterbrochene Programm weiter fortgeführt wird, ist zeitraubend, kann jedoch in einer Einprogramm- bzw. Einprozessorausführung toleriert v/erden. In einer Mehrprogramm-Mehrprozessorausführung führt dies jedoch zu einer nicht hinnehmbaren Aufwandsbelastung der Rechnerorganisation. Dementsprechend werden Betriebsregister vorgesehen, die einzig und allein jedem gespeicherten Programm zugeordnet sind, so daß ein Steuerungswechsel zwischen verschiedenen Programmen keine Intervention durch ein Ausführungsprogramm zwecks Laden und Endladen der Register erfordert. Ein solches System ist beispielsweise der US-PS 3 226 694 entnehmbar.

Wenn eine Mehrprogramm-Mehrprozessorausführung eines Computers einen sehr komplexen Aufbau aufweist, so wird es erforderlich, den Prozessen Prioritäten zuzuordnen, so daß ein Prozeß, der die Steuerung durch einen Prozessor anfordert, einen anderen Prozeß mit niedrigerer Priorität unterbrechen kann. Auf Grund der Softwarenatur der Unterbrechung war es jedoch oftmals erforderlich, einen Prozeß mit hoher Priorität zu unterbrechen, um festzustellen, ob der anfordernde Prozeß tatsächlich eine höhere oder niedrigere Priorität als der ausgeführte Prozeß aufweist. Oftmals wurde sodann festgestellt, daß der anfordernde Prozeß eine niedrigere Priorität als der ausgeführte Prozeß aufwies, worauf der ausgeführte Prozeß weiter bearbeitet werden konnte. Während dieser Zeit, die verbraucht wurde, um festzustellen, ob einer der beiden Prozesse die höhere Priorität aufweist, konnte es also geschehen, daß der Prozeß mit der höheren Priorität tatsächlich durch einen Prozeß mit niedrigerer Priorität unterbrochen wurde, bloß um eine solche Feststellung zu treffen.

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Es ist daher die Aufgabe der vorliegenden Erfindung für ein DV-Systern mit einer Prioritäts-Unterbrechungr.anordnung eine Zuteilcinrichtung für Daten anzugeben, wobei die Daten dem Prozeß mit dem höchsten Prioritätsrang zugeteilt werden. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.

Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles wird die Erfindung im folgenden näher erläutert. Es zeigen:

Figur 1 ein schematisches Blockdiagramm eines typischen, ■ von der Erfindung Gebrauch machenden Computersystems, Figur 2 ein schematisches die Erfindung darstellendes Blockdiagramm,

Figur 3 ein schematisches logisches Blockdiagramm der Prioritäts-Unterbrechungsanordnung gemäß der Erfindung, Figur 4 ein schematisches logisches Blockdiagramm der Verteileranordnung gemäß der Erfindung, Figur 5 ein logisches Blockdiagramm des von der Erfindung verwendeten Prioritätsbaumes und
Figuren 6 bis 8 verschiedene Multiplexer.

Gemäß Figur 1 ist ein typisches, von der Erfindung Gebrauch machendes Computersystem dargestellt. Die System-Schnittstelleneinheit (SIU)-IOO enthält die Prioritäts-Unterbrechungseinheit 101 und die Priorität-Verteilereinheit 102 und erzeugt Verbindungen zwischen den Elementen des Computersystems. Zusätzlich zu der Erzeugung des Zugriffes auf interne oder externe Speicher 121, 122 sowie 122a und 123 durch entsprechende Aktivmodul-Prozessoren 103-106, das Konfigurationsbedienungsfeld 124 usw., erzeugt die System-Schnittstelleneinheit 100, die direkte Adressierung der Hoch- und Niedriggeschwindigkeitsmultiplexer 107 und 112 bzw. 113 sowie der Steueradapter 108, 109, 134 und 135 durch die Prozessoren 103-106.

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Die Unterbrechungseinheit 101 und die Verteilereinheit 102 die weiter unten näher beschrieben werden, steuern die Unterbrechungsprozedur und führen die Prozessorzuteilung in dem geforderten Maß aus.

Jeder Prozessor 103 bis 106 enthält typischerweise 16 Register 130-133 für jeden Prioritätsrang, der einem Prozeß zugeordnet ist oder insgesamt 128 Registerprozessoren, die in der Lage sind, 128 Worte zu speichern. Diese Register werden manchmal in der nachfolgenden Beschreibung als Zwischenspeicher bezeichnet. Jeder Prozessor ist als Universal-Rechenprozessor mit einer herkömmlichen Ergänzung von Register-Register-, Register-Speicher-, Sofort-, Verzweigungs-, Bitfeld- und Verschiebebefehlen ausgerüstet. Diese Prozessoren können als Eingang/Ausgang-Prozessoren (IOP) benutzt werden, deren Funktionen die Auslösung und Beendigung von Eingang/Ausgang-Befehlsfolgen, die Abrufung, die Überprüfung und die Übersetzung von Kanalprogrammen sowie die direkte Steuerung von peripheren Geräten mit niedriger Geschwindigkeit, wie beispielsweise von Aufzeichnungsgeräten und Datenübertragungseinrichtungen umfassen. Die Prozessoren 103-106 sind der Schnittstelleneinheit 100 zugeordnet und stehen mit dieser über Anschlüsse H, G, F und E in Nachrichtenaustausch. Die internen Erozessorspeicher 121, 122 stehen mit den Prozessoren 103-106 über die Schnittstelleneinheit SIU und die Anschlüsse LM_ und LM, in Nachrichtenverbindung. Jeder der internen Speicher 121, 122 ist als Lese/Schreibspeicher 136, 137 organisiert, dem ein Festwertspeicher ROM 138, 139 mit einem wahlfreien Pufferspeicher 140, 141 zugeordnet ist. Die Wortlänge des Schnittstellenanschlusses LM_, LM- beträgt 36 Bit plus 4 Bit für eine Paritätsprüfung. Die Größe des internen Speichers beträgt typischerweise 256K oder 512K Bytes, wobei K 1024 Bytes entspricht.

Die externen Speicheradapter 122a, 123 werden herangezogen, wenn die Schnittstelleneinheit SIU mit ihren Prozessoren und peripheren Geräten den Teil eines größeren Mehrzweck-Computersystems bildet.

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Die externen Speicheradapter (REMA) 122a, 123 bilden sodann eine Einrichtung zum Austausch der Steuerung und Datenübertragung zwischen den Prozessoren 103-106 und einer zentralen System-Schnittstelleneinheit des größeren Mehrzweck-Computersystems, was hier nicht dargestellt ist. Hinsichtlich jedes externen Speicheradapters 122a, 123 sind bis zu zwei Anschlüsse <X j ß> und jf, S vorgesehen, wobei jeder Anschluß einen 40 Bit-Datenweg hinsichtlich des Einganges und Ausganges des dargestellten Computersystems und eines größeren nicht dargestellten Computersystems bildet. Die Adapter 122a, 123 sind mit der Schnittstelleneinheit 100 über Anschlüsse RM_n und RM, verbunden und stehen mit dieser- in Nachrichtenverbindung.

Ein Kochgeschwindigkeitsmultiplexer 107 erzeugt eine direkte Steuerung der Datenübertragung zwisehen peripheren Geräten mit hoher Geschwindigkeit (Platteneinheit 110, Bandeinheit 111) und externen Speichern 122a, 123 bzw. internen Speichern 121, 122. Der Eochgeschwindigkeitsmultiplexer 107 bildet mittels der Anschlüsse A-F eine Schnittstelle zwischen der Schnittstelleneinheit SIU und den peripheren Geräten.

Niedriggeschwindigkeitsmultiplexer 112, 113 gestattten die direkte Steuerung von Geräten mit niedriger Geschwindigkeit, wie beispielsweise eines Kartenstanzers 118, eines Druckers 119 und einer Konsole 120 durch einen Prozessor 103-106 über Anschlüsse J und K und Geräte-Adapter-Schnittstelleneinheiten DAI 115, und 117.

Gemäß Figur 2 ist ein Blockdiagramm der Unterbrechungs- und Verteilereinheit dargestellt, welche anhand der Figuren 3-5 näher beschrieben werden. Eine Schnittstelleneinheit 201 kann typischerweise aus der System-Schnittstelleneinheit SIü gemäß Figur 1 bestehen, die die Schnittstelle für alle Datenwege und für die Steuerung der Nachrichtenverbindung zwischen den Prozessoren und allen Systemmodulen bildet. Unterbrechungsanforderungen hinsichtlich der

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Prozensoren 103-106 können von allen Einheiten erzeugt werden, die den Anschlüssen A-L und LM„ bis RM zugeordnet sind. Eine der Schnittstelle 201 zugeleitete Unterbrechungsanforderung ist mit der gesamten zugehörigen Information_r wie beispielsweise dem Unterbrechungsrang, der Prozessornummer und der Unterbrechungs-Steuerblocknummer ausgestattet. Eine Paritätsprüfung wird mit dieser Information in der Einheit 201 ausgeführt, um festzustellen, ob die korrekte Information der Prioritäts-Unterbrechungshardware dargeboten wird und falls ein Fehler entdeckt wird, wird ein Unterbrechungs-Abbruchsignal auf der Leitung 201a ausgegeben. Da die Prozessoren 103 und 104 und die Prozessoren 105 und 106 als Prozessorpaare arbeiten können, wird zusätzlich ein Vergleich dahingehend durchgeführt, ob die Prozessoren in geeigneter Weise paarweise zusammengefasst sind. Typischerweise arbeitet der Prozessor 103 mit dem Prozessor 104 als Paar zusammen und dieses Prozessorpaar wird in der v/eiteren Beschreibung als Prozessor 0 bezeichnet. In gleicher Weise wird das Paar, gebildet aus den Prozessoren 105 und 106, beim paarweisen Betrieb im folgenden als Prozessor 1 bezeichnet. Die Unterbrechungsrangnummer wird bei ihrer Überprüfung auf Richtigkeit den Rang-Decodiereinheiten 202 und 204 zugeführt. Wird während dieser überprüfung ein Fehler entdeckt, so wird die Unterbrechungsanforderung abgebrochen, bis der Fehler geklärt ist. Wird jedoch kein Fehler ermittelt, so wählt der Prozessorschalter 203 einen der beiden Prozessor-Datenwege 0 oder 1 für das Prozessorpaar 0 oder 1 in Übereinstimmung mit der Prozeßnummer und dem CHG-Datenweg-Bit aus. Das Steuerbit für den Datenwegwechsel CHG erzeugt Software sowie eine Einrichtung zur Auswahl der Datenweglogik 0 oder 1, wodurch eine Unterbrechungsanforderung zu irgendeinem Prozessor gelangen kann. Dies stellt ein redundantes Merkmal dar, das einem Prozessor auch dann die Unterbrechung gestattet, wenn ein Hardwarefehler in der Datenweglogik 0 oder 1 vorliegt, in dem ein Wechsel erfolgt und der jeweils andere logische Baum benutzt wird. Zur Veranschaulichung sei angenommen, daß der Prozessordatenweg 0 durch den Schalter 203 ausgewählt

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worden ist. Die Rang-Decodiereinheit 2O2 decodiert den Unterbrechung Krang, der ihr in Form einer binären Zahl von 3 Bit vorgegeben wird und gibt die decodierte Information zu dem ODER-Gatterschaltkreis 205 weiter. Der ODER-Gatterschaltkreis 205 sammelt wie weiter unten näher beschrieben wird, alle Rangnummern aller Anschlüsse der System-Schnittstelleneinheit 100 und gibt die Rangnummern, falls sie in irgendeinem der Anschlüsse vorhanden sind, an den Rang-Prioritätsschaltkreis 206 weiter. Der Rang-Prioritätsschaltkreis 206,der später anhand von Figur 5 näher beschrieben wird_f legt die höchste Prioritätsrangnummer fest und falls die höchste vorliegende Rang-Prioritätsnummer den Wert 0 aufweist, wobei 0 der höchsten Priorität und 7 der niedrigsten Priorität zugeordnet ist, so wird das Unterbrechungssignal sofort der Steuerlogik für den Datenweg 0 zugeführt, so daß der Prozessor sofort unterbrochen wird. Wenn jedoch keiner der Anschlüsse einen Unterbrechungsrang mit dem Wert 0 auf v/eist, aber einige der Anschlüsse eine niedrigere Unterbrechungsrangnummer aufweisen, beispielsweise die Priorität 3 bis 7, so liegt es auf der Hand, daß entsprechend der Übereinkunft die Rangnummer 3 den höchsten Prioritätsrang hinsichtlich des nächsten Taktzyklus aufweist. Es wird sodann im Vergleicher 207 ein Vergleich durchgeführt, um festzustellen, ob der Unterbrechungsrang 3,mit dem einige Anschlüsse eine Unterbrechung anfordern_fhöher oder niedriger als die Rangnummer des gerade ausgeführten Prozesses ist. Zur weiteren Veranschaulichung des vorliegenden Beispieles sei angenommen, daß die Unterbrechungsrangnummer 3 eine höhere Priorität als der gerade bearbeitete Prozeß aufweist, wobei dessen Priorität eine Rangnummer unterhalb 3 aufweist. Da jedoch viele Anschlüsse der Schnittstelleneinheit an viele anfordernde Einheiten angeschlossen sind und mehr als eine dieser Einheiten gleichzeitig eine Unterbrechung anfordern können, ist es möglich, daß mehr als eine Einheit gleichzeitig mit der gleichen Prioritätsrangnummer eine Unterbrechung anfordert. Es liegt jedoch auf der Hand, daß der angeforderte Prozessor nicht mehr als einem Prozeß gleichzeitig zugeordnet werden kann und daß dementsprechend eine Feststellung

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getroffen werden muß, welcher Prozeß die Steuerung des angeforderten Prozessors übernimmt, falls zwei oder mehr Anschlüsse gleichzeitig eine identische Ranganforderung auf v/eisen. Diese Feststellung wird in Übereinstimmung mit vorbestimmten und festen Eigenschaften, die den verschiedenen Anschlüssen der Schnittstelleneinheit zugeordnet sind, durchgeführt. Dementsprechend ist der Multiplexer 207 mit all jenen Anschluß-Identifikationsmitteln ausgerüstet, die der Prozessor 0 für den höchsten vorkommenden Prioritätsrang benötigt. Da alle Anschlüsse A bis RM, verschiedene Prioritäten in der Hierarchie bei den auszuführenden Aufgaben aufweisen und diese Priorität vorbestimrat ist, wird in der Anschluß-Prioritätseinheit 208 eine Festlegung dahingehend getroffen, welcher Anschluß A bis L oder LM bis RM, für die Steuerung des Prozessors verantwortlich ist, falls mehr als einer dieser Anschlüsse eine Prioritätsanforderung mit dem gleichen Rang aufweist. Ist die endgültige Feststellung dieser Priorität einmal getroffen und dem geeigneten Prozessor mitgeteilt worden, daß eine Aufgabe mit höherer Priorität auf ihre Ausführung wartet, so sind keine weiteren Aktionen hinsichtlich des Prioritäts-Unterbrechungsmechanismus erforderlich bis zu dem Zeitpunkt, wo der angeforderte Prozessor die Unterbrechungsdaten abruft. Die Daten von der Anschlußstelle mit der höchsten Priorität, welche die höchste Unterbrechungsranganforderung aufweist, werden einem passiven Eingangs-Doppelkanal PIP-219 zugeführt, wobei die Zuführung über einen V-Schalter oder einen W-Schalter 210, 218, 215, 217 bei einer Anforderung durch den Prozessor über die Anforderungslogik 209, 216 erfolgt. Der V-Schalter-Steuermechanismus 210 entwickelt Steuersignale zwecks Versorgung des V-Schalters 218 mit Daten von den Anschlüssen A, C, E, F, J, RM₀ und einer alten Unterbrechung. In gleicher Weise entwickelt der W-Schalter-Steuermechanismus 215 Signale zwecks Versorgung des W-Schalters 217 mit Daten von den Anschlüssen L, B, D, G, H, K und RM.. In Abhängigkeit davon, welche Gruppe von Steuersignalen für die Anschlußstelle mit der höchsten Priorität

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entwickelt worden ist, v/erden daher von dem V-Schalter 218 oder dem W-Schalter 217 Daten für den Prozessor über den PIP-Doppelkanal 219 und über die Steuerlogik 220 zur Verfügung gestellt.

Gemäß Figur 3 ist ein detailliertes logisches Blockdiagramm der Unterbrechungsanordnung dargestellt. Figur 3 zeigt den Unterbrechung smechanismüs für ein Prozessorpaar P bestehend aus den Prozessoren H-103 und G-104. Der Unterbrechungsmechanismus für das Prozessorpaar P, | das die Prozessoren F-132 und E-133 umfasst,entspricht ebenfalls völlig der Darstellung gemäß Figur Durch die gestrichelte Linie 300 wird insbesondere diejenige Hardware umrahmt, die direkt mit der Schnittstelleneinheit 100 in Verbindung steht und die die Prioritäts-Unterbrechungseinheit für jeden Prozessor P_Q, P, bildet.

Um eine Prozessor-Unterbrechung auszulösen,wird ein Unterbrechungs-Anforderungssignal IR an ein UND-Gatter 307 von der die Anforderung abgebenden Anschlußstelle angelegt, die der speziellen Anschluß-Schnittstelleneinheit 300 zugeordnet ist. Gleichzeitig legt der anfordernde Anschluß eine Rang-Prioritätsnummer LN an ein Gatter 301 und ferner eine Prozessornummer PN an ein Gatter 304. Da jedoch die SchnittStelleneinheit 100 nicht in der Lage ist, auf die Anforderung irgendeines Moduls anzusprechen, der nicht logisch betriebsbereit ist, wird ein die logische Bereitschaft anzeigendes Signal LOP an den weiteren Eingang des UND-Gatters 307 angeschlossen. Wenn sowohl das Unterbrechungsanforderungssignal IR als auch das logische Bereitschaftssignal LOP einen hohen logischen Pegel aufweisen, so wird das UND-Gatter 307 durchgeschaltet und erzeugt ein Eingangssignal mit hohem logischen Pegel an einer Eingangsklemme von jedem der UND-Gatter 305 und 306. Das Ausgangssignal des UND-Gatters 307 gestattet ferner eine Paritätsprüfung der aus einer 3 Bit Binärzahl bestehenden Rangnummer in der Paritätsprüfeinheit 302, indem ein entsprechendes Signal an diese Einheit angelegt wird. Da hier nur zwei Prozessorpaare betrachtet werden sollen_/obwohl bei der Erfindung von einer Vielzahl von Prozessorpaaren Gebrauch gemacht werden kann, ist eine Ein-Bit Binärzahl

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ausreichend, um das Prozessorpaar P bzw. das Prozessorpaar P₁ auszuwählen. Wenn daher die aus einem Bit bestehende Prozessornuwiuer PN dein Gatter 304 auf geschaltet wird, ergibt sich an der Ausgangsklemme 306a des Gatters 304 ein niedriger Logikpegel. Andererseits weist die Ausgangsklemme 305a den hohen logischen Pegel auf, der auf die Eingangsklernme des UND-Gatters 305 geschaltet wird und somit das UND-Gatter 305 durchschaltet und die Decodiereinheit 308 für den Prozessor P, auswählt. Unter der gleichen Annahme wird der Eingangsklemme des UND-Gatters 306 ein Signal mit niedrigem logischen Pegel zugeführt, so daß dieses Gatter gesperrt bleibt. Die Decodiereinheit 309 für den Prozessor P_Q wird daher nicht aktiviert. Durch Anlegung eines unterschiedlichen Eingangscodes für die Prozessornummer PN kann die Prozedur umgekehrt werden und die Decodiereinheit 309 für den Prozessor P ausgewählt werden. Bei der Auswahl des geeigneten Prozessorpaares werden zwei Überprüfungen ausgeführt.' Wie bereits erwähnt, wird eine Paritätsprüfung in der Paritätsprüfeinheit 302 hinsichtlich der 3 Bit-Rangnummer LN und der Ein-Bit-Prozessornummer PN durchgeführt. Wenn ein Fehler festgestellt wird, so wird die Unterbrechungsanforderung abgebrochen, während bei nicht vorhandenem Fehler die Rangnummer der Decodiereinheit 308 oder 309 des ausgewählten Prozessorpaares P₁ oder P übermittelt wird. Zum Zwecke der Vereinfachung sei bei dieser Erläuterung angenommen, daß der Prozessor P₀ ausgewählt worden ist, wobei in diesem Fall die Rangnummer der Decodiereinheit übermittelt wird. Eine weitere Prüfung wird durch die Vergleichseinheit 303 durchgeführt, um zu überprüfen, daß jede Ausgangsleitung einer Schnittstelle der Schnittstelleneinheit SIU eines Teiles eines Prozessorpaares mit der entsprechenden Leitung des anderen Teiles des Prozessorpaares übereinstimmt. Stimmen sie nicht zu jedem Rechentakt miteinander überein, so tritt ein fehlerhafter Zustand auf und die Unterbrechungsanforderung wird abgebrochen.

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Nachdem der geeignete Prozessor und die geeignete Decodiereinheit ausgewählt worden sind und nachdem die Information und das Prozessor paar auf ihre Korrektheit überprüft v/orden sind, wird die 3 Bit-Rangnummer in irgendeiner Decodiereinheit 308, 309 decodiert. Im vorliegenden Fall ist angenommen worden, daß das Prozesnorpaar P_n angefordert worden ist, so daß die Decodiereinhcit 309 die Decodierung ausführt. Die Rangnummer einer vorgegebenen anfordernden Einheit, die durch die zugeordnete Decodiereiriheit 309 decodiert worden ist, wird in ihrem decodierten Zustand einer Reihe von ODER-Gattern 310 bis 311 zugeführt. Es sei hier vermerkt, daß für jedes Prozessorpaar P_ und P, so viele ODER-Gatter vorhanden sind, wie es vorbestimmte Prioritätsränge hinsichtlich der unterbrechenden Anforderungen gibt. Im vorliegenden Beispiel gibt es 8 Prioritätsränge, wobei der Rang die höchste Priorität aufweist, so daß jeweils 8 ODER-Gatter 310 bis 311 für das Prozessorpaar P_Q bzw. P, vorhanden sind. Der Ausgang eines jeden ODER-Gatters erzeugt im durchgeschalteten Zustand ein Signal, welches den Rang der Unterbrechung anzeigt, die diesem besonderen ODER-Gatter zugeordnet ist. Jedes ODER-Gatter 310 bis 311 besitzt so viele Eingänge, wie die System-Schnittstelleneinheit SIU 100 Anschlüsse aufweist. Liegt eine Unterbrechung mit dem höchsten Rang (Rang 0) an irgendeinem der Anschlüsse der Schnittstelleneinheit 100 vor, so erzeugt das dem Unterbrechungsrang 0 zugeordnete ODER-Gatter 310 ein Ausgangssignal mit hohem Pegel. Da eine Unterbrechung mit dem Rang 0 eine sofortige Beachtung erfordert, wird das Signal des ODER-Gatters 310 im Flip-Flop 312.bis zur nächsten Taktperiode gespeichert, worauf es sodann über die geeigneten Anschlüsse G, H der Schnittstelleneinheit 100 dem zugehörigen Prozessorpaar P- zugeführt wird. Liegt jedoch eine Prioritätsanforderung mit einem Rang unterhalb des Ranges 0 vor, wobei dieser Unterbrechungsrang durch ein hohes Ausgangssignal an irgendeinem der ODER-Gatter zwischen dem ODER-Gatter 310 und dem Gatter angezeigt wird, so muß folgende Bestimmung durchgeführt werden: Zunächst wird die höchste Prioritätsanforderung während eines

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Takt y.yklus em irgendeiner Anschlußstelle _t die eine Anforderung abgibt, festgestellt. Sodann wird, nachdem die höchste Prioritätsanforderung festgestellt worden ist, überprüft, ob diese höchste Prioritätsanforderung höher zu bewerten ist als die Priorität des Prozesses, der gerade auf dem Prozessor bearbeitet wird. Hierzu werden alle Ausgangssignale der ODER-Gatter 310 bis 311 einem Prioritätsbaum 315 zugeführt, der später im Zusammenhang mit Figur 5 näher beschrieben wird, wobei diese Zuführung über eine Reihe von ODER-Gattern313, 314 erfolgt. Es sei hier vermerkt, daß die Ausgangssignale entsprechend den Rängen 1 bis 7 jeweils für sich einem ODER-Gatter in der Reihe von ODER-Gatterη 313 bis 314 zugeführt werden. Ebenso sei darauf verwiesen, daß ein zusätzliches Eingangssignal einem jeden ODER-Gatter innerhalb der Reihe von ODER-Gattern 313 bis 314 zugeführt wird, wobei diese Eingangssignale alte Prioritätsränge von Prozessen repräsentieren, die zu einem vorangegangenen Zeitpunkt unterbrochen worden sind, um die Ausführung einer Aufgabe mit höherer Priorität zu gestatten. Es wird somit ersichtlich, daß die Signale nicht nur einen Prioritätsrang für einen neuen dem Prioritätsbaum zugeführten anfordernden Prozeß repräsentieren, sondern ebenfalls einen Prioritätsrang von Prozessen repräsentieren, die zuvor unterbrochen worden sind und nicht in der Lagewaren, ihre Aufgabe vollständig auszuführen. Demgemäß ermittelt der Prioritätsbaum 315 alle Prioritätsränge der Gegenwart und Vergangenheit und wählt nur den höchsten Rang aus, der während des laufenden Taktzyklus vorliegt. Zu irgendeinem vorgegebenen Zeitpunkt liegt immer nur ein einziges hohes Ausgangssignal vor, das den höchsten Prioritätsrang repräsentiert. Dieser vorliegende Prioritätsrang wird sodann im Codierer 316 in eine 3 Bit-Binärzahl codiert, die den höchsten Prioritätsrang hinsichtlich der anfordernden und unterbrochenen Prozesse repräsentiert. Diese Prioritätszahl wird: a) in ein 3 Bit-Speicherregister 320 zur temporären Speicherung für den Fall eingegeben, daß der Prozessor sich für die Bearbeitung eines neuen Prioritätsranges entscheidet und b) in einem Vergleicher 324 mit der 3 Bit-Binärzahl verglichen, die den Prioritätsrang des gerade

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bearbeiteten Prozesses darstellt, wobei diese Zahl im Register 321 gespeichert ist. Wenn die den Prioritätsrang kennzeichnende Binärzahl eines anfordernden Prozesses oder eines zuvor unterbrochenen Prozesses höher als die Prioritäts-Rangzahl des gerade bearbeiteten Prozesses ist, so wird ein Signal an das Flip-Flop 325 angelegt, das dann zu dem geeigneten Prozessorpaar übertragen wird, d.h. in diesem Fall zu dem Prozessorpaar P_Q, wobei die Übertragung über die Anschlüsse G und H erfolgen. Es sei hier vermerkt, daß die Arbeit des Prozessors nicht unterbrochen worden ist, sondern ihm nur ein Signal zugeführt worden ist, das anzeigt, daß ein Prozeß auf seine Bearbeitung wartet, der eine höhere Prioritätsrangnummer als der gerade bearbeitete Prozeß aufweist, woraufhin der Prozessor selbst die geeigneten Maßnahmen während des nächsten Taktzyklus vornimmt.

Es ist weiterhin festzustellen, daß bis zu diesem Entscheidungszeitpunkt die Anschlußstelle noch nicht identifiziert ist, die von dem Prozessor die Bearbeitung einer Aufgabe mit höherer Priorität als die der gerade bearbeiteten Aufgabe verlangt. Da mehrere Anschlüsse vorhanden sind, kann es sein, daß mehr als ein Anschluß die Bearbeitung einer Aufgabe mit gleichem Rang anfordert. Aus diesem Grund ist eine entsprechende Hardware vorgesehen, um einen solchen Zustand festzustellen und zu bestimmen, welche Anschlußstelle zur Bearbeitung durch den Prozessor zu bestimmen ist. Die zu diesem Zweck vorgesehene Hardware besteht aus einer Decodiereinheit 317, die die zuvor codierte 3 Bit-Binär zahl decodiert. Die Hardware umfasst weiterhin eine Reihe: von Multiplexern 318 bis 319, wobei jeder Multiplexer einer vorgegebenen Prioritätsrangnummer zugeordnet ist und wobei jedem Multiplexer als Eingangssignal die decodierten Prioritätsrangnummern aller Anschlüsse der Schnittstelleneinheit SIU-IOO zugeführt werden. Es werden somit Prioritätsnummern nicht nur der Basis des Prioritätsranges der anfordernden Aufgabe zugeordnet, sondern es werden ebenfalls Prioritätsnummern in einer vorbestimmten Weise jedem Anschluß der Schnittstelleneinheit SIU-IOO

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zugeordnet. Im allgemeinen werden die höchsten Prioritätsnummern für jene Anschlüsse reserviert, denen datenbewegende Geräte zugeordnet sind, wie beispielsweise Hochgeschwindigkeitsmultiplexern für die Ein- bzw. Ausgabe des Systems und es werden die niedrigeren Prioritätsnummern jenen Anschlüssen zugeordnet, die dem Zubehör mit niedriger Priorität beispielsweise Speichern zugeordnet sind. Wenn daher der höchste Prioritätsrang eines anfordernden Prozesses in der Decodiereinheit 317 decodiert wird, so wird das decodierte Signal dem Multiplexer zugeführt, der den Rang der decodierten Priorität anzeigt. Der Multiplexer kann typischerweise ein 1 aus 8- oder ein 1 aus 13-Multiplexer sein, je nach dem welche Anzahl von Anschlüssen die Schnittstelleneinheit 100 aufweist, so daß er all jene Anschlüsse identifizieren kann, welche während des gerade ablaufenden Taktzyklus die höchste Prxoritätsranganforderung aufweisen. Die Signale all jener Anschlüsse mit der momentan höchsten Prioritätsanforderung werden sodann einem Prioritätsbaum zugeführt. Ebenso werden die Ausgangssignale des Decodierers 317a und der Reihe von Multiplexern 322-323, die die Priorität von zuvor unterbrochenen Prozessen ausgeben, dem Prioritätsbaum 326 zugeführt. Der Prioritätsbaum 326 berücksichtigt daher alle Anschlüsse mit dem höchsten Prioritätsrang, die momentan eine Unterbrechung des bearbeiteten Prozesses anfordern bzw. die in einem vorangegangenen Taktzyklus unterbrochen worden sind und nicht fertig bearbeitet worden sind. Der Prioritätsbaum 326 wählt sodann aus dieser Eingangsinformation jenen Anschluß aus, der die höchste Priorität und zudem die höchste Prioritätsanforderung aufweist. Ein diesen Anschluß repräsentierendes Ausgangssignal des Prioritätsbaumes 326 wird sodann der Codiereinheit 328 zugeführt. Das codierte Ausgangssignal wird anschließend in dem Flip-Flop 329 oder 330 temporär gespeichert und dem geeigneten V-Schalter oder W-Schalter des Prozessors P_Q oder P, zugeführt. Ein Flip-Flop 327 ist zur Speicherung der Tatsache vorgesehen, daß die höchste Ranganforderung des Anschlusses mit der höchsten Priorität entweder eine neue Anforderung oder eine alte Anforderung darstellt, die wiederholt

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wird. Diese Information wird dem Prozessor zugeführt, wenn er zur Bearbeitung des nächsten Prozesses bereit ist. Ein hier nicht dargestellter Freigabebefehl (REL) wird benutzt, um Prozesse zu verlassen, deren Bearbeitung als Folge einer Unterbrechung aufgenommen wurde. Nach dem Auftreten eines Freigabebefehles wählt die Schnittstelleneinheit 100 den zur Bearbeitung durch den Prozessor wartenden Prozeß mit der höchsten Priorität zur Bearbeitung aus. Dieser Prozeß kann ein bereits zuvor unterbrochener Prozeß oder ein neuer Prozeß sein, der infolge einer Unterbrechungsanforderung ausgelöst worden ist. Bei gleichem Prioritätsrang besitzen zuvor unterbrochene Prozesse Vorrang vor neuen Unterbrechungsanforderungen. Durch Laden über Hardware und Software eines hier nicht dargestellten Prozeßsteuerregisters PCR kann ein Prozessor der Schnittstelleneinheit SIU eine Unterbrechung auf irgendeinem Pegel 0-7 anbieten. Um jedoch auf einen auf irgendeinem Pegel ausgeführten Freigabebefehl eine wohl definierte Antwort zu erzeugen, ist das Bit des Prozeßsteuerregisters PCR, das eine Unterbrechung mit dem Rang 7 anfordert, immer gesetzt. Wenn ein neuer Prozeß als Folge eines Freigabebefehls REL bearbeitet v/erden soll, so reagiert der Prozessor in gleicher Weise wie bei der Auslösung durch eine normale Unterbrechung durch Aufnahme eines Unterbrechungswortes von der Schnittstelleneinheit SIU und durch Zugriff auf einen Unterbrechungssteuerblock ICB. Wenn ein zuvor unterbrochener Prozeß erneut bearbeitet werden soll, so gibt die Schnittstelleneinheit SIU lediglich die Rangnummer und die Tatsache aus, daß ein alter Prozeß erneut bearbeitet werden soll. Da der Prozeßzustand zum Zeitpunkt seiner Unterbrechung in dem Register-Zwischenspeicher aufbewahrt wird, ist dies die einzig erforderliche Information, um die Bearbeitung des Prozesses erneut zu starten.

Gemäß Figur 4 ist die Verteileranordnung dargestellt, welche die Daten von dem geeigneten Anschluß zu dem die Daten anfordernden Prozessor verteilt. Die Prioritäts-Unterbrechungsanordnung gemäß Figur 3 diente der Bestimmung, ob eine Prozeßbearbeitung mit dem Anforderungsrang 0 oder eine Bearbeitungsanforderung

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mit einem höheren Rang als die Priorität des gerade bearbeiteten Prozesses vorlag_fund sie erzeugte ein Signal, das den zugeordneten Prozessor von diesem Zustand in Kenntnis setzte. Der zugeordnete Prozessor fordert sodann Daten an, die dem richtigen Prozessor über einen V-Datenschalter 218 oder einen W-Datenschalter 217 und den passiven Eingangs-Doppelkanal PIP 219 zugeteilt v/erden müssen. Zu diesem Zweck ist eine Steueranordnung 400 vorgesehen zur Erzeugung der Steuersignale für die Auswahl der W-Datenausgangseinheit 400a oder der V-Datenausgangseinheit 400b. Es sei hier unter Bezugnahme auf Figur 1 und Figur 4 vermerkt, daß das Prozessorpaar P_Q, das die Prozessoren 103 und 104 aufweist, mit anderen Anschlußeinheiten über die Anschlüsse H und G in der Schnittstelleneinheit SIU-IOO in Nachrichtenaustausch steht. In gleicher Weise steht das Prozessorpaar P,, das die Prozessoren 105 und 106 aufweist mit anderen Anschlußeinheiten über die Anschlüsse F und E der Schnittstelleneinheit SIU-IOO in Nachrichtenverbindung. Wenn daher der Prozessor P eine Datenanforderung ausgibt, so geschieht dies über die Anschlüsse H und G. und er empfängt ebenfalls Daten durch die Anschlüsse H und G über die W-Datenausgangseinheit 400a oder über die V-Datenausgangseinheit 400b. Die gleichen Verhältnisse liegen vor, wenn das Prozessorpaar P, über die Anschlüsse E und F eine Datenanforderung ausgibt. Die Daten des Prozesses mit dem höchsten Prioritätsrangj herkommend von dem Anschluß mit dem höchsten Prioritätsrang, die dem Prozessor zugeteilt werden müssen, stehen entweder an der W-Datenausgangseinheit 400a oder der V-Datenaustangseinheit 400b an. Die W- oder V-Steuereinheit 400 entwickelt das Steuersignal für die Auswahl der geeigneten Datenausgangseinheit W oder V. In Figur 4 sind lediglich Einzelheiten hinsichtlich der W-Datenausgangseinheit dargestellt, da die V-Datenausgangseinheit in gleicher Weise aufgebaut ist. Ist einmal festgestellt worden, daß eine Bearbeitungsanforderung mit höherem Prioritätsrang vorliegt, so fordert der zugeordnete Prozessor die folgenden Daten an, um den geeigneten Steuerungsübergang auf den anfordernden Prozeß zu bewirken:

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die an der Eingangsklemme 450 verfügbare Anschlußnummer der Systemschnittstelleneinheit SIU; die an der Klemme 460 verfügbare Unterbrechungs-Mehranschluß-Kennzeichnung IMID; die an der Klemme 470 verfügbare Unterbrechungs-Steuerblocknummer ICBN und das an der Klemme 480 verfügbare Fehlerfreigabesignal EE. Die Anschlußnummer der Systemschnittstelleneinheit SIU bestimmt diejenige Anschlußstelle der Schnittstelleneinheit,an die die Information abzugeben ist; Die Unterbrechungs-Steuerblocknummer ICBN bestimmt den Steuerblock der die adressierende Information aufweist und das Fehlerfreigabesignal EE an der Klemme 480, das ebenfalls durch die Software an der Klemme 1001 vorliegt und instruiert jeden Modul über die Schnittstelleneinheit SIU.gewisse Fehlerklassen nicht zu beachten, z.B. die Parität usw. Der Anschluß A wird benutzt, um die ODER-Verknüpfung aller Paritätsprüfungen der Unterbrechungs-Steuerblocknummer ICBN zu erzeugen, da ein Teil der die Unterbrechung anfordernden Anschlüsse in der W-Schaltereinheit überprüft werden, während andere Anschlüsse in der V-Schaltereinheit überprüft werden und nur ein Signal erzeugt werden muß, um eine spezifische Fehlerklasse anzuzeigen. Dementsprechend wird eine logische ODER-Verknüpfung zweier gleicher Felder in dem ODER-Gatter 424 mit Eingangssignalen durchgeführt, die von dem Anschluß A und dem UND-Gatter 423 herkommen.

Wenn die Unterbrechung des Prozessors endgültig bewirkt wird, so muß die Information in den Registern 130-133 der unterbrochenen Prozessoren nicht entfernt werden, da 16 Register für jeden Prioritätsrang wie zuvor erläutert vorhanden sind.

Gemäß Figur 4 wird die W- oder V-Steuereinheit durch Anlegen der Auslöse-PIP-Anforderungen IPR an eine Eingangsklemme der Gatter bis 404 in Tätigkeit gesetzt. Das Signal IPR wird durch die Fehler-Feststellungshardware 437 und 434 gemäß Figur 4 gebildet

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und zeigt an, daß keine Unterbrechungsdaten von dem Anschluß mit fehlerhaften Daten abgerufen werden dürfen. Ferner wird ein logisches Operationssignal einer anderen Eingangsklemme der Gatter 401 bis 404 zugeführt, um anzuzeigen, daß der Prozessor, der dem die Daten anfordernden Anschluß zugeordnet ist, betriebsbereit ist und das System eingeschaltet und an die richtige Anschlußstelle angeschlossen ist. Wenn die Verteileranordnung auf diese Weise vorbereitet ist, so werden das oder die Gatter beim Anlegen einer Unterbrechungs-Datenanforderung an irgendeinen der Anschlüsse G bis F an das geeignete Gatter

401 bis 404 durchgeschaltet. Betrachtet man das vorliegende Beispiel weiter, bei dem das Prozessorpaar P mit den Prozessoren 103-104 an die Anschlüsse H und G angeschlossen ist, so werden die Gatter 401 bis 402 bei einer Unterbrechungsanforderung durchgeschaltet. Wenn beide Prozessorpaare, d. h. das Prozessorpaar P an den Anschlüssen G und H und das Prozessorpaar P^ an den Anschlüssen E und F zum gleichen Zeitpunkt Daten anfordern, indem eine Unterbrechungs-Datenanforderung IDR allen Gattern 401-404 zugeführt wird, so wird dem Prozessorpaar Ί? gegenüber dem Prozessorpaar P, der Vorzug gegeben. Dies wird durch eine Auslösefunktion bewirkt, die den UND-Gattern 409 bis 412 über das UND-Gatter 402a vorgegeben v/ird. Wenn die Gatter 401 und 402 durchgeschaltet sind, so wird jeweils einem Eingang der Gatter 406 und 408 über die Eingangsleitungen 453 und 457 ein hohes Signal zugeführt. Dem ODER-Gatter 402a v/ird in diesem Fall jedoch das inverse, d. h. ein niedriges Signal zugeführt. Da keines der Eingangssignale des ODER-Gatters 402a den hohen Pegel in dem Fall aufweist, wo die Gatter 401 und durchgeschaltet sind, ergibt sich am Ausgang des ODER-Gatters

402 ein niedriges Signal, das seinerseits ein Eingangssignal für die UND-Gatter 409 bis 412 über die Eingangsleitungen 459, 465, 466 und 472 bildet. Die UND-Gatter 409 bis 412 können somit nicht durchgeschaltet werden, so daß der Prozessor P_Q, der an die Anschlüsse G und H angeschlossen ist, den Vorzug vor dem Prozessor P, erhält, der mit den Anschlüssen E und F verbunden

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ist. Wenn der Prozessor P Unterbrechungsdaten von dem Unterbrechungsanforderer abfragt, so tut er dies über die vorbestimmten Anschlüsse G und H, die sich entweder in der W- oder V-Datenausgangseinheit befinden. Dementsprechend befindet sich das W-Signal für den Prozessor P₀ auf den Leitungen 441 und 455 auf dem hohen Pegel. Das Eingangssignal auf den Eingangsleitungen 452 und 456 für die Gatter 405 und 407 befindet sich ebenfalls auf dem hohen Pegel, da dieses Eingangssignal von dem Ausgangssignal auf hohem Pegel der Gatter 401 und 402 abgenommen wird. Die Gatter 405 und 407 werden deshalb ebenfalls durchgeschaltet und erzeugen ein Signal mit hohem Pegel für den Anschluß G und H über den passiven Eingangs-Doppelkanal PIP-219, wodurch dem PIP-Doppelkanal 219 angezeigt wird, daß Daten für ihn über die W-Datenleitung in der W-Datenausgangseinheit anstehen. Durch gleiche Überlegungen ergibt sich, daß beim Anlegen eines niedrigen Signales an die Gatter 406 und 408 über ihre Eingangsleitungen 454 und 458 diese nicht durchgeschaltet werden und dementsprechend die V-Datenleitungen 487 und 491 für die Anschlüsse G und H den niedrigen Pegel aufweisen. Ist der PIP-Doppelkanal 219 darauf aufmerksam gemacht, daß Unterbrechungsdaten von den Anschlüssen G und H an der W-Datenausgangseinheit zur Abgabe bereitstehen, so muß die W-Datenausgangseinheit für den Prozessor P_ bestimmt werden, die diese Daten liefert. Dies geschieht mittels der ODER-Gatter 406a und 406b. Es sei hier vermerkt, daß für den Fall, daß die Ausgangsleitung 481 und 486 der Gatter 405 und 407 hohes Potential aufweisen, die Ausgangsleitungen 482 und 483 der Gatter 405 und 407 den hierzu entgegengesetzten Wert aufweisen, über die Leitungen 482 und 483 wird daher ein Signal mit niedrigem Pegel an das ODER-Gatter 406a angelegt, wenn die Gatter 405 und 407 durchgeschaltet sind. Durch die anliegenden niedrigen Signale wird das ODER-Gatter 406a durchgeschaltet und erzeugt ein Signal mit hohem Pegel für die Multiplexereinheit, die aus den Multiplexerelementen 413, 414 und 415 besteht.

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Diese Multiplexereinheiten werden weiter hinten näher beschrieben.

Das W-Steuersignal wird der W-Datenausgangseinheit 400a zugeführt, um anzuzeigen, daß diese Einheit die Versorgung des passiven Eingangs-Doppelkanals PIP-219 mit Daten übernimmt. Unter Bezugnahme auf Figur 2 sei darauf verwiesen, daß die W-Datenausgangseinheit 217, die mit der W-Datenausgangseinheit 400a gemäß Figur 4 übereinstimmt, einen Anschluß unter den Anschlüssen L, B, D, G, H, K und RM, auswählt, um Daten auf den PIP-Doppelkanal 219 abzugeben. Durch das W-Steuersignal, das die geeignete W-Datenausgangseinheit auswählt, wird der Anschluß ausgewählt, durch welchen Daten auf den PIP-Doppelkanal gegeben werden, was über die 1 aus 8-Multiplexereinheiten 431-432 erfolgt. Die Unterbrechungsdaten, wie beispielsweise die Schnittstellen-Anschlußnummer, die Unterbrechungs-Mehranschluß-Kennzeichnung IMID und die Unterbrechungs-Steuerblocknummer ICBN werden durch die Multiplexereinheit bis 432 ausgewählt und unter Umständen auf den PIP-Doppelkanal 219 übertragen. Es sei jedoch vermerkt, daß vor der übertragung dieser Daten auf den PIP-Doppelkanal verschiedene Fehlerprüfungen durchgeführt werden. Beispielsweise wird eine Paritycheck-Prüfung hinsichtlich der Unterbrechungs-Steuerblocknummer in der Paritätsprüfeinheit 422 durchgeführt. Wird kein Fehler entdeckt, so werden die Daten während des nächsten Taktzyklus über das Flip-Flop 420 oder 425 zu dem geeigneten Anschluß übertragen. Wird durch die Paritätsprüfeinrichtung 422 ein Fehler entdeckt, so wird ein Signal mit hohem Pegel dem UND-Gatter 423 zugeführt, das für den Fall, daß an der Klemme 480 ebenfalls ein hohes Potential ansteht, ein Signal mit niedrigem Pegel ausgibt. Dieses Ausgangssignal mit niedrigem logischen Pegel wird als ein Eingang dem ODER-Gatter 424 zugeführt, das an seinem Ausgang ein Signal mit hohem logischem Pegel abgibt, wenn wenigstens eines seiner Eingangssignale den niedrigen logischen Pegel aufweist. Die Paritäts-Prüfeinrichtung PC-422, das UND-Gatter 423 und

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das ODER-Gatter 4 24 werden benutzt, um Paritätsfehler hinsichtlich der Unterbrechungs-Steuerblocknummern pro Anschluß festzustellen. In gleicher Weise wird eine Vergleichseinrichtung für Fehler pro Prozessor CMP 426, ein UND-Gatter 427 und ein UND-Gatter 428 herangezogen, um Fehler zu ermitteln, die sich als Vergleichsfehler pro Prozessoranschlußpaar ergeben. Die Fehlereinheit ERR-429 besitzt eine breite ODER-Struktur zur Bildung eines Fehlerstatus, um anzuzeigen, daß aus der Sicht der Unterbrechungs-Prüfeinrichtungen ein Fehler vorliegt.

Gemäß Figur 5 ist ein detailliertes logisches Blockdiagramm des Prioritätsbaumes 315 oder 326 dargestellt. Grundsätzlich weist der Prioritätsbaum soviele UND-Gatter auf, wie Prioritätsränge (315) oder Anschlüsse (325) vorhanden sind. Im vorliegenden Fall liegen 8 Prioritätsränge vor, so daß 8 UND-Gatter bis 505 erforderlich sind. Die UND-Gatter werden geöffnet, wenn alle Eingänge ein Signal mit hohem logischen Pegel aufweisen. Ein komplementäres Signal kann durch die Anordnung von Invertern 511 bis 517n erhalten werden. Wenn ein UND-Gatter 501 bis 505 geöffnet ist, ergibt sich daher sowohl ein Ausgangssignal mit hohem als auch ein Ausgangssignal mit niedrigem logischem Pegel. Hinsichtlich des Aufbaues des Prioritätsbaumes sei hier darauf verwiesen, daß das komplementäre Ausgangssignal jeweils als ein Eingangssignal zu jedem nachfolgenden UND-Gatter geführt ist. Das komplementäre Ausgangssignal 511 des UND-Gatters 501 ist dementsprechend als Eingangssignal auf alle UND-Gatter 502 bis 505 geführt. In gleicher Weise ist das komplementäre Ausgangssignal 513 des UND-Gatters 502 als ein Eingangssignal auf alle nachfolgenden UND-Gatter 503 bis 505 geführt. Wenn somit irgendein UND-Gatter in dem Prioritätsbaum geöffnet ist, so können alle davor und dahinter liegenden UND-Gatter nicht mehr geöffnet werden und somit kein Ausgangssignal mit hohem logischem Potential erzeugen. Nimmt man beispielsweise an, daß eine Unterbrechungsanforderung mit dem Rang 2 vorliegt, wobei dieses dem Rang 2 entsprechende Signal dem einen Eingang des UND-Gatters 503 zugeführt wird, so können die UND-Gatter 501 und 502 nicht

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durchgeschaltet werden, da eine Unterbrechungsanforderung mit dem Pegel 0 oder 1 nicht vorliegt. Das Ausgangssignal an den Anschlüssen 510 und 512 nimmt daher den niedrigen logischen Pegel ein und das Ausgangssignal an den Komplementäranschlüssen 511 und 513 besitzt den hohen logischen Pegel. Das Signal an der Ausgangsklemme 511 wird der Eingangsklemme 519 des UND-Gatters 503 zugeführt, während das Ausgangssignal an der Klemme 513 der Eingangsklemme 520 des UND-Gatters 503 zugeführt wird. Da die Eingangsklemmen des UND-Gatters 503 alle das hohe logische Potential aufweisen, wird das UND-Gatter geöffnet und an der Ausgangsklemme 514 ebenfalls ein Signal mit hohen logischem Pegel ausgegeben. Ein hierzu komplementäres Signal wird an der Ausgangsklemme 515 abgegeben, welches sodann allen UND-Gattern unterhalb des UND-Gatters 503 zugeführt wird, was zur Folge hat, daß keines der UND-Gatter 504 bis 505 geöffnet werden kann. Es ist somit ersichtlich, daß bei Vorliegen einer bestimmten Gruppe von Prioritätsrangsignalen nur ein UND-Gatter durchgeschaltet werden kann, wodurch ein Signal erzeugt wird, welches den höchsten Prioritätsrang aller Unterbrechungsanforderer bestimmt.

Gemäß Figur 6 ist ein 1 aus 2-Multiplexer dargestellt. Dieser Multiplexer weist UND-Gatter 601 bis 616 auf, wobei den UND-Gattern 602 bis 611 Eingangs-Datensignale DOOa bis D41a zugeführt werden. Freigabesignale G2Aa bis G2Ba v/erden dem UND-Gatter 601 zugeführt und ein Steuersignal SIa wird einem Inverterverstärker 617 zugeführt. Datenausgangssignale ZOa bis Z4a werden den UND-Gattern 612 bis 616 am Ausgang entnommen. Durch den S-Eingang erfolgt eine unabhängige Datenauswahl zwischen zwei Daten, während durch die G-Eingänge über das nachgeschaltete UND-Gatter das Ausgangssignal freigegeben wird.

Die Eool¹sehen Gleichungen für Figur 6 ergeben sich nachstehend, wobei sich die Beziehungen zwischen den Eingangssignalen und Ausgangssignalen wie folgt darstellen:

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Für a = A, B

ZOa s= (G2Aa.G2Ba) .( (DOOa.Sl) + (DOIa.Sl)) ZIa - (G2Aa.G2Ba).((DlOa.Si)+ (DlIa.Sl)) Z2a = (G2Aa.G2Ba).((D20a.sT) + (G21a.Sl)) Z3a = (G2Aa.G2Ba).((D30a.Sl)+(D31a.Sl)) Z4a = (G2Aa.G2Ba) . ((D4Oa.sT) + (D41a.Sl))

Vergleicht man Figur 6 mit Figur 4, so ergibt sich, daß sich die Elemente 617 und 413, 602 und 414, 603 und 415, sowie die Eingänge 492 und DOOa und die Eingänge 493 und DOIa entsprechen. In gleicher Weise können die verbleibenden Gatter und Eingänge paarweise zusammengefasst werden, wie dies mit den Elementen 414 und 415 geschehen ist. Wenn der Steuereingang SIa den Wert 0 aufweist, so ist leicht ersichtlich, daß die Daten auf den Eingang 492 geschaltet werden, während bei einem Wert 1 für das Signal am Steuereingang die Daten auf den Eingang 493 geschaltet werden.

Gemäß Figur 7 ist ein 1 aus 4-Multiplexer dargestellt. Wie bereits in Figur 6 werden auch hier die Daten-Eingangssignale UND-Gattern 702 bis 705 zugeführt, ein Freigabesignal wird einem UND-Gatter 701 zugeführt und Steuersignale werden auf Inverterverstärker 707, 708 gegeben. Die Daten-Ausgangs signale v/erden einem UND-Gatter entnommen. Die Bool¹sehen Gleichungen für Figur 7 sind wie folgt gegeben:

Für a = A, B, C, D, E

Za = (G4A.G4B).((DOa.S2.Sl)

+ (DIa.S2.Sl)+(D2a.S2.sT)+(D3a.S2.Sl))

In Figur 8 ist weiterhin ein 1 aus 8-Multiplexer dargestellt. Die Daten-Eingangssignale DOa bis D7a werden UND-Gattern 802 bis 809 zugeführt, Freigabesignale G8A und G8B werden an ein UND-Gatter 801 gelegt und Steuersignale Sl bis S4 werden auf Inverterverstärker 811 bis 813 geschaltet. Ein UND-Gatter 810 gibt an seinem Ausgang die Datenausgangssignale aus.

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Für Figur 8 ergeben sich die Bool¹sehen Gleichungen wie folgt:

Für a = A, B, C

Za= (G8A.G8B).((D0a.Sl.S2.Sl)

(D3a.sT.S2.Sl) + (D4a.S4.S2".Sl) + (D5a. S4. S2". Sl) + (D6a.S4. S2. Si)+ (D7a.S4.S2.Sl))

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Claims

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Patentansprüche

.j DV-System mit mindestens einem Prozessor, der sequentiell einen ersten von mehreren Prozessen bearbeitet, wobei jeder Prozeß einen Prioritätsrang basierend auf der relativen Wichtigkeit gegenüber den anderen Prozessen aufweist und wobei irgendein Prozeß die Steuerung des Prozessors anfordert, mit einer Verteileranordnung zur prioritStsbezogenen Zuordnung des Prozessors zu irgendeinem der anfordernden Prozesse, gekennzeichnet durch

a. eine erste Einrichtung, die auf ein Unterbrechungssignal anspricht, welches anzeigt, daß ein zweiter Prozeß die Steuerung des Prozessors angefordert hat und einen höheren Prioritätsrang als jener erste Prozeß auf v/eist, und v/obei die erste Einrichtung der Auswahl eines von mehreren Datenwegen zwecks Übertragung von Daten zu dem Prozessor dient,

b. eine zweite an die erste Einrichtung angeschlossene Einrichtung zum Empfang von Daten, die erforderlich sind, um die Steuerungsübernahme des Prozessors von dem ersten auf den zweiten Prozeß zu bewirken und

c. eine dritte an die erste Einrichtung angeschlossene Einrichtung, um in Abhängigkeit von dem Unterbrechungssignal den Prozessor zu veranlassen, die Bearbeitung des ersten von mehreren Prozessen zu unterbrechen.
2. DV-System nach Anspruch 1, dadurch gekennzeichnet , daß die zweite Einrichtung eine vierte Einrichtung aufweist, die der Prüfung der Richtigkeit der empfangenen Daten dient.
3. DV-System nach Anspruch 2, gekennzeichnet durch eine fünfte an die vierte Einrichtung angeschlossene Einrichtung zum Abbruch der Unterbrechung eines der Prozesse, falls von der zweiten Einrichtung ein Fehler in den empfangenen Daten festgestellt wird.

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5202553 Ge
4. DV-Systcm nach Anspruch 1, dadurch gekennzeichnet, daß die erste Einrichtung eine sechste Einrichtung zur Auswahl eines von mehreren Prozessoren des DV-Sy s tcms auf v;e ist.
5. DV-System nach Anspruch 4, gekennzeichnet durch eine siebte an die sechste Einrichtung angeschlossene Einrichtung zum Sperren der Mehrzahl von Prozessoren, außer dem genannten einen Prozessor für den Empfang von Daten durch den zweiten Prozeß.
6. DV-System nach Anspruch 1 mit mehreren an eine Schnittstelleneinheit angeschlossenen Prozessoren, wobei jeder Prozessor durch ausgewählte Prozesse aus einer ersten Gruppe von gerade bearbeiteten Prozessen gesteuert wird, mit mehreren an die Schnittstelleneinheit angeschlossenen peripheren Geräten, wobei die Prozessoren und die peripheren Geräte über die Schnittstelleneinheit miteinander in Nachrichtenaustausch stehen, mit mehreren Prozessen innerhalb einer zweiten Gruppe von Prozessen, die eine Steuerung anfordern und miteinander in Bezug auf einen Prozessor in Wettbewerb stehen, wobei jedem Prozess der beiden Gruppen von Prozessen ein bestimmter Prioritätsrang zwecks Zuordnung zu einem der Prozessoren zugeordnet ist, und mit einer Verteileranordnung zur Zuordnung von Prozessen zu den Prozessoren, gekennzeichnet durch

a. eine 8. Einrichtung zur Feststellung vor einer Unterbrechung irgendeines gerade bearbeiteten Prozesses innerhalb der ersten Gruppe, ob das periphere Gerät mit der höchsten Prioritätsanforderung eine höhere Priorität als die gerade bearbeitete erste Gruppe von Prozessen aufweist oder nicht,

b. eine 9. an die 8. Einrichtung angeschlossene Einrichtung zur Erzeugung eines Unterbrechungssignales für einen ausgewählten Prozessor, falls das periphere Gerät mit der höchsten Priorität einen höheren Prioritätsrang als der gerade auf dem Prozessor bearbeitete Prozeß aus der ersten Gruppe von Prozessen aufweist,

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c. eine 10. in jedem Prozessor vorhandene Einrichtung, die in Abhängigkeit von dem Unterbrechungssignal den ausgewählten Prozessor zur Unterbrechung des bearbeiteten Prozesses veranlasst und

d. eine 11. an die 10. Einrichtung angeschlossene Einrichtung zur Zuteilung von Daten zu dem ausgewählten Prozessor.
7. DV-System nach Anspruch 6, gekennzeichnet durch eine 12. in der 10. Einrichtung vorhandene Einrichtung zur Auswahl eines von mehreren Datenwegen zwecks übertragung von Daten zu dem ausgewählten Prozessor.
8. DV-System nach Anspruch 7, gekennzeichnet durch eine 13. an die 12. Einrichtung angeschlossene Einrichtung zur Paritätsbitprüfung der übertragenen Daten.
9. DV-System nach Anspruch 8_f gekennzeichnet durch eine 14. an die 13. Einrichtung angeschlossene Einrichtung zum Abbruch der Unterbrechung des ausgewählten Prozessors, falls das Paritätsbit der übertragenen Daten einen Fehler anzeigt.
10. DV-System nach Anspruch 9, gekennzeichnet durch 'eine 15. an die 12. Einrichtung angeschlossene Einrichtung, die in Abhängigkeit von dem Unterbrechungssignal Daten zur übertragung zu dem Prozessor empfängt.
11. DV-System mit mindestens einem Prozessor, der sequentiell einen ersten von mehreren Prozessen bearbeitet, wobei jeder Prozeß einen Prioritätsrang basierend auf der relativen Wichtigkeit gegenüber den anderen Prozessen aufweist und wobei irgendein Prozeß die Steuerung des Prozessors anfordert, mit wenigstens einem internen Speicher mit wahlfreiem Zugriff und einem Hauptspeicher mit wahlfreiem Zugriff, und mit einer Verteileranordnung zur prioritätsbezogenen Zuordnung des Prozessors zu irgendeinem der anfordernden Prozesse, gekennzeichnet durch

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eine 16. Einrichtung zur Bestimmung vor der Unterbrechung irgendeines gerade bearbeiteten Prozesses innerhalb einer ersten Gruppe von Prozessen, dahingehend , ob das periphere Gerät mit der höchsten Priorität eine höhere Priorität als der gerade bearbeitete Prozeß aus der ersten Gruppe von Prozessen aufweist oder nicht,

eine 17. an die 16. Einrichtung angeschlossene Einrichtung zur Erzeugung eines Unterbrechungssignales für jenen Prozessor, falls das periphere Gerät mit der höchsten Priorität eine höhere Prioritätsanforderung als derjenige Prozeß aus der ersten Gruppe von Prozessen aufweist,

eine 18. Einrichtung innerhalb des auf das Unterbrechungssignal ansprechenden Prozessors, um diesen Prozessor zur Unterbrechung des Prozesses innerhalb der ersten Gruppe von Prozessen zu veranlassen, eine 19. Einrichtung in dem internen Speicher zur Speicherung von Information hinsichtlich des peripheren Gerätes mit der höchsten Priorität,das die höchste Prioritätsanforderung aufweist, und eine 20. auf die 18. Einrichtung ansprechende Einrichtung zur Adressierung der vierten Einrichtung.

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