DE69027067T2

DE69027067T2 - Dynamische Speicherzelle mit wahlfreiem Zugriff und Herstellungsverfahren

Info

Publication number: DE69027067T2
Application number: DE69027067T
Authority: DE
Inventors: Gishi Chung; Donald J Coleman; Randy Mckee; Bing-Whey Shen; Kiyoshi Shirai; Clarence Teng; Masaaki Yashiro
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-07-25
Filing date: 1990-07-18
Publication date: 1996-10-02
Anticipated expiration: 2010-07-19
Also published as: EP0701285A3; JPH03131063A; KR910003814A; DE69027067D1; EP0410288A3; EP0410288A2; EP0410288B1; EP0701285A2

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft das Gebiet des Designs und der Herstellung von integrierten Schaltungen. Insbesondere betrifft die vorliegende Erfindung das Gebiet von dynamischen Schreib/Lesespeichermatrizen, -zellen und weiteren Strukturen und die Verfahren zum Herstellen dieser Strukturen.

Hintergrund der Erfindung

Der Versuch der Entwicklung immer kleinerer dynamischer Schreib/Lesespeicher(DRAM)-Zellen und verwandter Strukturen ist ein sehr bekanntes Ziel. Bei der Herstellung von integrierten Schaltungen sind bestimmte Kosten relativ feststehend, und zwar unabhängig davon, welche integrierte Schaltung hergestellt wird. Somit bietet die größere Dichte eines Speichers auf einer einzelnen integrierten Schaltung eine größere Ökonomie auf einer bitbezogenen Basis, da diese Festkosten auf mehr Speicherkapazität verteilt sind. Zusätzlich ermöglicht die größere Speicherkapazität eine größere Speicherkapazität der Endbenutzerprodukte, wie z.B. Computer, in einem kleineren Gehäuse. Deshalb ist der Wert für den Kunden erhöht. Da 50% oder mehr der Fläche eines DRAM für die Speicherzellen selbst benutzt wird, ermöglicht die Reduzierung der Speicher zellengröße, daß weit größere Anzahlen dieser Speicherzellen auf dem DRAM unterzubringen sind.
Verschiedene Techniken wurden dazu entwickelt, es zu versuchen, die Größe der Speicherzellen zu reduzieren. Beispielsweise wurden die grundlegenden dynamischen Schreib/ Lesespeicherzellen auf ein Minimum von Bestandteilen reduziert, d.h. auf einen Transistor und einen mit dem Source-Anschluß des Transistors verbundenen Kondensator. Der Transistor ermöglicht den Zugriff auf die auf dem Kondensator gespeicherte Ladung, und die gespeicherte Ladung stellt einen Datenwert dar. Der erste Schritt beim Reduzieren der Größe der DRAM-Zellen war die effektive Integration des Transfertransistors und des Kondensators. Ein Beispiel dafür findet man in Kuo, "Schreib/Lesespeicherzelle mit unterschiedlicher Kondensator- und Transistoroxiddicke", US-Patent-Nr. 4,240,092, das am 16. Dezember 1980 erteilt wurde und dem Anmelder der vorliegenden Anmeldung gehört. Kuo ist ein Beispiel einer "Hy-C"-Zelle. Als die Dichte von DRAMs erhöht wurde, wurden die Grenzen der Hy-C-Zelle offenkundig. Um ein genaues Speichern und Lesen von Daten zu erzielen, muß die Kapazität des Speicherkondensators so groß wie möglich sein. Jedoch ist die Kapazität des Speicherkondensators direkt proportional zur Fläche zwischen den Platten des Kondensators. Bei einer ebenen Kondensatorzelle, wie der Hy-C-Zelle, bewirkt dies einen grundlegenden Kompromiß zwischen der Zellgröße und der Zellkapazität.
Zum Minimieren des durch die Speicherzelle belegten Oberflächenbereichs wurden unter Aufrechterhaltung einer geeigneten Kapazität des Speicherkondensators vertikale Kondensatorstrukturen entwickelt. Ein Beispiel solch einer Struktur findet man in Sunami, "Zellstrukturen für besondere DRAMs", International Electron Devices Meeting Technical Digest (1985), Artikel 29.1, Seiten 694-697. In manchen Fällen wird der Kondensator auf einem Graben, der in die Oberfläche des Substrats geätzt ist, gebildet. Ein Beispiel dafür findet man im Ishiuchi et al., "Sub-Mikrometer-CMOS-Technologien für einen dynamischen 4-Megabit-RAM", International Electron Devices Meeting Technical Digest (1985), Artikel 29.4, Seiten 706-709. In anderen Fällen wurde ein Stapel- oder Vielfachplattenkonzept, das einen vertikal-gestapelten Kondensator liefert, untersucht. Ein Beispiel dafür kann man oben bei Sunami et al. finden.
Die Schwierigkeiten beim Bilden des Speicherkondensators in einem Graben haben ein großes Ausmaß an Komplexität in die Herstellung der DRAM-Zellen eingeführt. Siehe beispielsweise Baglee et al., US-Patent Nr. 4,721,987, "Grabenkondensator- Prozess für ein dynamisches RAM mit hoher Dichte", das am 26. Januar 1988 erteilt wurde und dem Anmelder der vorliegenden Erfindung gehört. Obwohl der Speicherkondensator selbst kleiner gemacht wird, haben die zusätzlichen Schwierigkeiten beim Verbinden des Transfertransistors mit dem Kondensators Anforderungen an Abstandstoleranzen und eine erhöhte Komplexität bei Leckkomponenten eingeführt. Alle diese haben komplexe Verarbeitungsschritte und einen zusätzlichen, zum Herstellen der DRAM-Zellen belegten Bereich notwendig gemacht.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung ist ein Verfahren zum Herstellen eines gekoppelten Kondensators und Transistors nach Anspruch 1 geschaffen.

Beschreibung der Zeichnung

Die vorliegende Erfindung wird am besten mit Bezug auf die folgenden beschriebenen Ausführungsformen verstanden, wenn sie im Zusammenhang mit der beigefügten Zeichnung gelesen werden, wobei:
Figur 1 ein schematisches Diagramm einer dynamischen Schreib/Lesespeicherzelle, die eine Ausführungsform der vorliegenden Erfindung ist, in Seitenansicht zeigt;
Figur 2 ein elektrisches Schaltbild zum Zeigen des elektrischen Betriebs der in Figur 1 gezeigten DRAM-Zelle ist;
Figuren 3A bis 3M schematische Diagramme sind, die die Herstellungsschritte zeigen, welche zur Herstellung der in Figur 1 gezeigten DRAM-Zelle notwendig sind, wobei alle außer Figur 3I schematische Diagramme in Seitenansicht sind und Figur 3I ein schematisches Diagramm in Draufsicht ist;
Figur 4 ein schematisches Diagramm einer Speichermatrix einschließlich der mit Bezug auf Figur 1 beschriebenen DRAM- Zelle in Draufsicht ist;
Figur 5 ein schematisches Diagramm einer DRAM-Zelle mit einem ebenen Speicherkondensator, der nicht Teil der vorliegenden Erfindung ist, in Seitenansicht ist;
Figur 6 ein elektrisches Schaltbild zum Zeigen der elektrischen Eigenschaften der in Figur 5 gezeigten DRAM-Zelle ist; und
Figur 7 ein Diagramm in Draufsicht zum Zeigen des Layout der in Figur 5 gezeigten Zelle ist.

Detaillierte Beschreibung

Figur 1 ist ein schematisches Diagramm in Seitenansicht zum Zeigen einer Ausführungsform der vorliegenden Erfindung, die eine DRAM-Zelle ist. Figur 2 ist ein elektrisches Schaltbild zum Zeigen des elektrischen Betriebs der Bestandteile der in Figur 1 gezeigten Ausführungsform, wobei entsprechend numerierte Bestandteile in Figur 2 den Komponenten in Figur 1 entsprechen. Figuren 3A bis 3M sind schematische Diagramme zum Zeigen der Herstellungsschritte zum Herstellen der in Figur 1 gezeigten Ausführungsform. Figur 4 ist eine Speichermatrix einschließlich der in Figur 1 gezeigten Speicherzelle. Figur 5 ist ein schematisches Diagramm eines weiteren Verfahrens in Seitenansicht, welches sich der vereinfachten Herstellungsschritte, die mit Bezug auf Figuren 3A bis 3M erklärt sind, bedient, aber einen ebenen Kondensator enthält. Figur 6 ist ein elektrisches Schaltbild zum Zeigen des elektrischen Betriebs, der in Figur 5 gezeigten Ausführungsform. Figur 7 ist ein Diagramm in Draufsicht zum Zeigen des Layouts der Komponenten der in Figur 5 gezeigten Ausführungsform.
Figur 1 ist ein schematisches Diagramm einer Ausführungsform der vorliegenden Erfindung in Seitenansicht. Die Speicherzelle von Figur 1 besteht aus einem Transfertransistor 11 und einem Speicherkondensator 13. Wenn Daten in der Speicherzelle zu speichern sind, werden die Daten an die Bitleitung 66 angelegt, und ein Signal mit hoher Spannung (etwa 3,3 V) wird an den Gateanschluß 40 angelegt. Somit wird die an die Bitleitung 66 angelegte Spannung über den Source-Anschluß 56 an den Speicherknoten 22 durchgelassen. Der Kondensator 13 besteht aus einem Speicherdiffusionsbereich 22, der mit der Feldplatte 28 kapazitiv gekoppelt ist. Die Feldplatte 28 ist auf ein Referenzpotential gelegt, und somit wird eine Ladung, welche die an die Bitleitung 66 angelegte Spannung darstellt, auf dem Speicherdiffusionsbereich 22 gespeichert. Zum Speichern der Daten auf dem Speicherdiffusionsbereich 22 wird die positive Spannung von dem Gate-Anschluß 40 entfernt, um somit die Verbindung zwischen den Source/Drain-Bereichen 56 zu trennen. Der Gate-Anschluß 40 ist ein Teil einer Wortleitung, die sich senkrecht zur Seite von Figur 1 erstreckt. Der Gate- Anschluß 44 steuert den Zugriff auf einen Speicherkondensator, der sich verborgen links auf der Seite befindet. Die Wortleitungen 36 und 38 gehen über die Feldplatte 28, um eine Steuerung für die Speicherzellen vorzusehen, die sich senkrecht in die Seite und aus der Seite heraus erstrecken. Die Teil-Wortleitung 42 steuert den Zugriff auf den Kondensator, der durch die Feldplatte 28 und den Speicherdiffusionsbereich 24 gebildet ist.
Figur 2 ist ein elektrisches Schaltbild zum Zeigen des elektrischen Betriebs des Transfertransistors 11 im Kondensator 13 von Figur 1. Die Bezugszeichen von Figur 2 entsprechen den Bezugszeichen von Figur 1 und bezeichnen die elektrischen Funktionen der Bezugsbestandteile.
Die Figuren 3A bis 3M sind schematische Diagramme zum Zeigen der Herstellungsschritte zum Bilden der in Figur 1 gezeigten Ausführungsform. Das P-Substrat 10 ist ein Substrat aus kristallinem Silizium, das auf eine P-Leitfähigkeit von etwa 0,9 Ohm cm dotiert ist. Das P-Substrat 10 kann ein fertiges Substrat aus einem Material von 0,9 Ohm cm sein, oder eine epitaktische Schicht mit 0,9 Ohm cm kann auf der Oberfläche eines Substrats mit einer unterschiedlichen Dotierungsart oder -konzentration gebildet werden. Die Siliziumdioxidschicht 12 wird durch thermische Oxidation des P-Substrats 10 auf einer Dicke von etwa 350 Angström (1 Angström = 10&supmin;¹&sup0; m) durch thermische Oxidation in einer Sauerstoffumgebung bei etwa 950ºC während etwa 50 Min. gebildet. Die Siliziumnitridschicht wird durch chemische Dampfphasenabscheidung unter niedrigem Druck mit einer Dicke von etwa 1000 Angström gebildet. Eine harte Maske 16 mit einer Dicke von etwa 5000 Angström wird durch chemische Dampfphasenabscheidung von Phosphor dotiertem Siliziumdioxid gebildet. Eine Photolackschicht (nicht gezeigt) wird dann strukturiert, und die Siliziumdioxidschicht 12, die Siliziumnitridschicht 14 und die Siliziumdioxidschicht 16 werden geätzt, um Öffnungen 18 und 20, wie in Figur 3A gezeigt, zu erzeugen.
Unter Benutzung der Siliziumdioxidschicht 16 als Maske werden Gräben 18 und 20 in die Oberfläche des Substrats 10, wie in Figur 38 gezeigt, geätzt. Ein geeignetes Ätzverfahren kann man in Douglas, "Grabenätzprozes für RIE-Trockenätzreaktor für Einzelwafer", US-Patent Nr. 4,784,720, das am 15. November 1988 erteilt wurde und dem Anmelder der vorliegenden Erfindung gehört, finden. Die Wände der Gräben 18 und 20 werden dann unter Benutzung von Arsen auf eine Dotierungskonzentration von etwa 3 x 10¹&sup9; Dotieratome pro cm mit irgendeinem vom vielen Verfahren dotiert. Beispielsweise kann eine Winkel- Ionenimplantation mit Arsenionen unter einem Winkel von 8º unter Drehung des Substrats 10 durchgeführt werden. Die Ionen werden mit einer Energie von etwa 100 Kiloelektronenvolt mit einer Dichte von etwa 5 x 10¹&sup5; Ionen pro cm² implantiert. Andere geeignet Dotiertechniken, wie z.B. die Abscheidung dotierter Materialien und die Diffusion der Dotierstoffe in das Substrat 10, können geeignetermaßen verwendet werden.
Die Siliziumdioxidschicht 16 wird dann durch Naßätzen während etwa 40 Sekunden in einer 10%igen gepufferten Flußsäurelösung entfernt. Die resultierende Struktur ist in Figur 3C gezeigt.
Ein geeignetes Kondensatordielektrikum 26, wie z.B. thermisch aufgewachsenes Siliziumdioxid, wird dann mit einer Dicke von etwa 60 Angström durch thermische Oxidation während etwa 40 Min. in einer Sauerstoffatmosphäre bei einer Temperatur von etwa 850ºC gebildet. Andere brauchbare Dielektrika umfassen Siliziumdioxid, Siliziumnitrid, Siliziumdioxidstapel, oxidiertes Siliziumnitrid und weitere abgeschiedene Materialien, wie z.B. Tantaloxid. Eine Schicht polykristallinen Siliziums 28 wird dann durch chemische Dampfphasenabscheidung von Silan mit einer Dicke von 5000 Angström unter einem niedrigen Druck abgeschieden. Die resultierende Struktur ist in Figur 3E gezeigt. Die polykristalline Siliziumschicht 28 wird so in situ dotiert, daß sie eine Leitfähigkeit von etwa 0,005 Ohm cm aufweist. Die polykristalline Siliziumschicht 28 kann auf der Oberfläche auf eine Dicke von etwa 2000 Angström durch Naßätzen oder Plasmaätzen in Tetrafluorkohlenstoff-Plasma verdünnt werden. Dies reduziert die Topologie der polykristallinen Siliziumschicht 28. Die polykristalline Siliziumschicht 28 stellt eine Feldplatte dar, welche alle Bereiche der Matrix mit Ausnahme derer bedeckt, auf denen die Transfertransistoren zu bilden sind. Die Feldplatte 28 bildet eine Implantationsmaske für die Herstellung der Transistoren, so daß ein selbstausgerichtetes System zum Ausrichten der Feldplatte 28 und der Transfertransistoren entsteht. Dies erzeugt eine größere Packungsdichte, da keine Ausrichtungstoleranz zwischen den Transfertransistoren und der Feldisolationsvorrichtung erforderlich ist. Eine Schicht aus Photolack 30 wird auf der Oberfläche der Feldplatte 28 gebildet, und die Feldplatte 28 wird mit einem kombinierten isotropen und anisotropen Prozess geätzt. Eine anisotrope Ätzung, wie z.B. mit Flußsäure-Bromwasserstoffsäure, wird etwa 1 Min. lang angewendet. Eine isotrope Ätzung wird daraufhin durchgeführt, um schräge Seitenwände zu erzeugen und die in Figur 3F gezeigte Struktur zu hinterlassen.
Die Photolackschicht 30 wird dann mit Standard-Photolackentfernungsprozessen, wie z.B. Naßentfernung oder Einäschern entfernt. Die Siliziumnitridschicht 14 und die Siliziumdioxidschicht 12 werden dann durch eine Ätzung in einem Plasma aus C&sub2;F&sub6;/CHF&sub3; entfernt. Die Struktur von Figur 3F, bei der die Photolackschicht 30 auf diese Weise entfernt ist, wird dann einem Oxidationsschritt in einer Sauerstoff/Dampfatmosphäre etwa 30 Min. lang unterworfen, um Siliziumdioxidschichten 27 und 32, wie in Figur 3G gezeigt, zu bilden. Wegen der höheren Oxidationsrate der polykristallinen Siliziumschicht 28 ist die Siliziumdioxidschicht 32 viel dicker als die Siliziumdioxidschicht 27. Die Verwendung eines Gesamtoxidationsschritts bietet eine zusammenhängende Isolationsschicht von der Vertiefungsoberfläche des Substrates 10 bis zur Feldplatte 28. Somit wird eine vollständige Versiegelung der Feldplatte 28 gegenüber folgenden leitenden Schichten erzielt. Bei einer weiteren Ausführungsform wird die Oberfläche der Vertiefung durch eine Siliziumnitridschicht 14 und eine Siliziumdioxidschicht 12 geschützt, wobei die polykristalline Siliziumschicht 28 oxidiert wird. Die Siliziumdioxydschicht 27 wird daraufhin in einem getrennten Oxidationsschritt gebildet. Eine polykristalline Siliziumschicht 34 und eine Siliziumdioxydschicht 46 werden dann auf der Oberfläche der Struktur von Figur 3G, wie in Figur 3G gezeigt, abgeschieden. Die polykristalline Siliziumschicht ist etwa 2500 Angström dick. Die Siliziumschicht 46 ist etwa 1000 Angström dick. Die polykristalline Siliziumschicht 34 hat eine Leitfähigkeit von etwa 0,005 Ohm cm.
Die polykristalline Siliziumschicht 34 und die Siliziumdioxydschicht 46 werden dann strukturiert und geätzt, um Wortleitungen 36, 38, 40, 42 und 44, wie in Figur 3H gezeigt, zu erzeugen.
Figur 3I ist eine ebene Ansicht eines Teils der Stuktur von Figur 3H. Wie aus Figur 3I ersichtlich, sind freigelegte Vertiefungszonen des Substrats 10 (bedeckt durch die Siliziumdioxidschicht 27) zurückgelassen, wo die Feldplatte 28 und die Wortleitungen 40 und 44 das Substrat 10 nicht bedecken. Die Feldplatte 28 und die Wortleitungen bilden eine Implantationsmaske für die Bildung der Source/Drain-Anschlüsse, wodurch eine automatische Ausrichtung zwischen den Gate-Anschlüssen, die durch die Wortleitungen 40 und 44 gebildet sind, und der Feldplatte 28 erzeugt wird. Wegen dieser automatischen Ausrichtung ist keine zusätzliche Ausrichtungstoleranz zum Bilden der Source/Drain-Anschlüsse des Transfertransistors 11 (Figur 1) erforderlich, und ein zusätzlicher Maskierungsschritt als potentielle Ursache für einen Ausbeuteverlust ist vermieden. Die Kondensatorstrukturen in Figur 3I sind durch Gräben 18 und 20 bezeichnet, obwohl selbstverständlich die Kondensatoren tatsächlich komplexere Strukturen, wie in Figur 3H gezeigt, sind.
Die Struktur von Figur 3H wird einer Ionenimplantation mit Phosphorionen mit einer Energie von etwa 60 Kiloelektronenvolt und einer Dichte von etwa 4 x 10¹³ Ionen pro cm² unterworfen, um die leichtdotierten Source/Drain-Zonen 56 zu bilden, wie in Figur 3J gezeigt. Eine Schicht aus Siliziumnitrid 52 wird dann durch chemische Dampfphasenabscheidung unter niedrigem Druck mit einer Dicke von etwa 1000 Angström auf der Struktur von Figur 2J, wie in Figur 3K gezeigt, abgeschieden. Die Siliziumnitridschicht 52 wird dann anisotrop unter Benutzung von Schwefelhexafluorid-Ätzmittel mit reaktivem Ionenätzen geätzt, um die Nitridschichten 54 auf der Seitenwand zu erzeugen, wie in Figur 3L gezeigt. Da der Schritt des reaktiven Ionenätzens, der die Nitridschichten 54 auf der Seitenwand bildet, selektiv gegenüber Siliziumdioxid ist, schützen die Siliziumdioxidschichten 46 und 26 die Wortleitungen 36, 38, 40, 42 und 44 und das Substrat 10. Die Verhinderung dieser durch die Ionenbombardierung verursachten Beschädigung schützt die Leitfähigkeit der Wortleitungen und der in dem Substrat gebildeten Source/Drain-Zonen.
Die Struktur von Figur 3L wird einer Ionenimplantation mit Arsenionen mit einer Energie von etwa 100 Kiloelektronenvolt und einer Dichte von etwa 3 x 10¹&sup5; Ionen pro cm² unterwrofen, um die Source/Drain-Zonen 56, wie in Figur 3L gezeigt, zu bilden. Die restlichen Bereiche leicht dotierter Source/Drain-Zonen 50 (Figur 3K) bilden leicht dotierte Drain-Zonen 58, wie in Figur 3L gezeigt. Die leicht dotierten Drain-Zonen 58 reduzieren die Felddichte an den Rändern des Transfertransistors 11, um somit das Einbringen heißer Elektronen beim Betrieb des Transistors 11 zu reduzieren und die Lebensdauer des Transistors 11 zu erhöhen. Bei einer weiteren Ausführungsform können die Source/Drain-Zonen 56 weggelassen werden. Wegen der engen Abstände zwischen den DRAM-Zellen ist die hohe Leitfähigkeit der Source/Drain-Zonen 56 nicht kritisch, und deshalb können sie weggelassen werden.
Die Siliziumdioxidschicht 60 wird durch chemische Dampfphasenabscheidung mit einer Dicke von etwa 200 Angström gebildet. Ein Photolackmuster (nicht gezeigt) wird dann auf der Oberfläche der Struktur von Figur 3M gebildet, um eine Öffnung für den Bitleitungskontakt zur Source/Drain-Zone 56 zwischen den Gate-Anschlüssen 40 und 44 zu erzeugen. Die Siliziumdioxidschicht 60 wird dann reaktivem Ionenätzen mit einem gegenüber Siliziumdioxid selektivem Ätzmittel, wie z.B. Tetrafluorkohlenstoff, unterworfen, um die Öffnung 70 zu erzeugen. Diese Öffnung wird für die Abscheidung der dünnen polykristallinen Siliziumschicht 62, die eine Dicke von etwa 300 Angström und eine Leitfähigkeit von etwa 0,005 Ohm cm hat, benutzt. Die polykristalline Siliziumschicht 62 wird dann unter Benutzung üblicher lithographischer Techniken strukturiert, um die in Figur 3M gezeigten Strukturen zu erzeugen. Die polykristalline Siliziumschicht 62 bietet einen "Landungsfleck" für die Abscheidung der Bitleitung 66. Da die polykristalline Siliziumschicht 62 bis auf die Siliziumdioxidschicht 60 verläuft, ist ein viel größerer Ausrichtungstoleranzbereich für die Positionierung des Kontakts zur Source/Drain-Zone verfügbar.
Die Bor-Phosphor-dotierte Siliziumdioxidschicht 64 wird mit einer Dicke von 4000 Angström auf der Oberfläche der Struktur von Figur 1 abgeschieden. Ein Photolackmuster (nicht gezeigt) wird dann gebildet, um die Bildung der Öffnung 70 zu ermöglichen, wie in Figur 1 gezeigt. Die Siliziumdioxidschicht 64 wird dann unter Benutzung eines Ätzmittels, wie z.B. Tetrafluorkohlenstoff, welches selektiv gegenüber Siliziumdioxid ist, geätzt, um eine Öffnung zur oberen Oberfläche der polykristallinen Siliziumschicht 62 zu erzeugen. Da sich die polykristalline Siliziumschicht 62 weiter als die Öffnung zwischen den Wortleitungen 40 und 44 erstreckt, ist keine Ausrichtungstoleranz zwischen den Wortleitungen 44 und 40 notwendig, und somit kann der Abstand zwischen den Wortleitungen 40 und 44 die minimale Lithographiedimension sein, welche durch das benutzte Lithographiesystem ermöglicht wird. Die Bitleitung 66 wird dann auf der Oberfläche des Siliziums 64 abgeschieden. Selbstverständlich kann eine Standardherstellung für die Durchkontaktierung verwendet werden, um den Diffusionsbereich 56 zu kontaktieren, aber dies erhöht die Matrixgröße. Die Bitleitung 66 kann aus jeglichem leitenden Material, wie z.B. polykristallinen Silizium, Wolfram, Titan- Wolfram oder anderem bestehen. Bei der Ausführungsform, bei der der Diffusionsbereich 56 weggelassen ist, wird eine hochdotierte Kontaktzone in Kontakt durch Diffusion von Dotiermitteln von der polykristallinen Siliziumschicht 62 gebildet.
Figur 4 ist eine Draufsicht auf eine Matrix von DRAM-Zellen, die in Figur 1 gezeigt sind. Jede Wortleitung ist mit 40-1 bis 40-7 bezeichnet, und jede Bitleitung ist mit 60-1 bis 60- 4 bezeichnet. Die Kondensatoren sind mit 13-X-Y bezeichnet. Das X bezeichnet die Bitleitung, welche über den Durchlaßtransistor mit dem Kondensator verbunden ist. Das Y bezeichnet die Wortleitung, die die Leitfähigkeit des mit dem Kondensator verbundenen Transistors steuert. Die Kontaktpunkte sind mit 70 bezeichnet. Beispielsweise steuert bei der Speicherzelle 68, die den Kondensator 13-2-4 aufweist, das Signal auf der Wortleitung 40-4 den Zugriff auf den Kondensator, und das Signal auf der Bitleitung 66-2 wird auf dem Kondensator 13-2-4 gespeichert, wenn ein Signal hoher Spannung an der Wortleitung 40-4 liegt.
Wegen der Struktur des Kondensators 13-2-4 ist die Wortleitung 40-4 nicht kritisch zum Kondensator 13-2-4 ausgerichtet. Da der Vertiefungsbereich sich bis auf den Kondensator 13-2-4 erstrecken darf und da die Speicherdiffusion 22 eine Source/Drain-Zone erzeugt, falls sich die Wortleitung 40-4 bis auf den Kondensator 13-2-4 erstreckt, ist keine Aurichtungstoleranz zwischen dem Kondensator 13-2-4 und der Wortleitung 40-4 erforderlich. Da es jedoch erwünschenswert ist, den Betrieb des leicht dotierten Drain-Anschlusses zwischen dem Kondensator 13-2-4 und der Wortleitung 40-4 zu haben, wird ein Abstand von etwa 0,1 Mikrometer für die Dicke der Speicherdiffusion 22 und eine zusätzliche Dicke von zwei Ausrichtungstoleranzen (etwa 0,1 Mikrometer) strukturell zwischen dem Kondensator 13-2-4 und der Wortleitung 40-4 vorgesehen.
Obwohl Figur 4 die Kondensatoren 13-X-Y als rechteckige Öffnungen zeigt, wurde herausgefunden, daß man am besten abgerundete Konturen für die Öffnungen für die Kondensatoren vorsieht. Bei abgerundeten Ecken können hohe elektrische Felder innerhalb des Kondensators vermieden werden, und ein engerer Abstand zwischen den Kondensatoren 13-X-Y kann erfolgreich verwendet werden. Zusätzlich bietet eine zusätzliche Implantation von Borionen zusammen mit der Winkel-Ionenimplantation, die in Figur 3B gezeigt ist, eine Umgebung aus einer hochdotierten P-Zone um die Speicherdiffusion 22. Dies bietet einen noch höheren Grad an Verhinderung von Lecks und erlaubt eine sogar noch dichtere Packung zwischen den Kondensatoren 13-X-Y. Zuvor übliches Wissen hat gezeigt, daß der Minimalabstand zwischen den diffundierten Speicherknoten-Grabenkondensatoren etwa 1 Mikrometer ist. Dies wurde durch den Kompromiß zwischen einer hohen Substratdotierung zur Verhinderung von Lecks und einer niedrigen Substratdotierung für einen hohen Durchbruchsspannungspegel verursacht. Eine Computersynthese hat gezeigt, daß eine Dichte bis zu 0,5 Mikrometer bei dem Feldplattenschema angewendet werden kann, das bei dieser Ausführungsform gezeigt ist. Das Layout von Figur 4 bietet einen minimalen Abstand zwischen denn Kondensatoren von etwa 0,8 Mikrometern. Bei vorgegebenen Ausrichtungstoleranzen und Lithographietechniken mit 0,6 Mikrometern würde dann ein minimaler Abstand von 0,6 Mikrometern erzielt werden. Daten zeigen, daß dies akzeptierbar wäre und eine Zellgröße von 1,5 x 2,6 Mikrometern erzielt werden könnte.
Obwohl die Struktur von Figur 1 eine Grabenkondensatorzelle verwendet, kann die in Figur 1 gezeigte Feldplattenstruktur erfolgreich bei der ebenen Zelle angewendet werden, wie in Figur 5 gezeigt. Die Feldplatte 128 entspricht der Feldplatte 28, die in Figur 1 gezeigt ist. Anstelle der Abscheidung von polykristallinem Silizium in einem Graben, wird die Feldplatte 128 auf der Oberfläche des Substrats 110 über Speicherdiffusionen 122, die durch strukturierte Ionenimplantation gebildet werden, gebildet. Die restlichen Strukturen, die in Figur 5 gezeigt sind, entsprechen den numerisch bezeichneten Strukturen, wobei das in Figur 1 gezeigte 100 hinzugefügt ist, und sie werden unter Benutzung derselben Techniken gebildet. Somit werden die Merkmale der Selbstausrichtung des Bitleitungskontaktes und des Vertiefungsbereichs zum Feldplattenbereich bei Verwendung eines ebenen Kondensators erzielt.
Figur 6 ist ein elektrisches Schaltbild zum zeigen des elektrischen Betriebs der in Figur 5 gezeigten Speicherzelle.
Figur 7 zeigt die Draufsicht von ausgewählten Strukturen der Speicherzelle von Figur 5, welche der Layoutstruktur von Figur 3I entsprechen. Somit ist die selbstausgerichtete Struktur bei den Herstellunstechniken nicht auf die Verwendung von Grabenkondensatoren beschränkt und kann erfolgreich bei anderen Speicherkondensatortechniken und anderen Schaltungsstrukturen angewendet werden. Beispielsweise kann eine gestapelte Kondensatorstruktur gebildet werden, die sich von der Source- Zone neben dem Kondensator 122 auf die Oberfläche der Wortleitung 140 und die Feldplatte 128 erstreckt.
Obwohl spezielle Ausführungsformen der vorliegenden Erfindung hier beschrieben werden, sollen sie den Schutzumfang der vorliegenden Erfindung nicht beschränken. Weitere Ausführungsformen werden den Fachleuten angesichts der Lehre dieser Beschreibumg klar erscheinen. Obwohl die Ausführungsformen die Benutzung von kristallinem Silizium zeigen, können beispielsweise andere Halbleitermaterialien, wie z.B. Galliumarsenid, benutzt werden. Obwohl die hier benutzten Herstellungstechniken mit Bezug auf die Herstellung von DRAM-Zellen beschrieben werden, können die hier benutzten Techniken zusätzlich eine breite Anwendbarkeit bei anderen integrierten Schaltungsstrukturen haben. Beispielsweise kann die Bildung von selbstausgerichteten Transistoren für Feldplattenisolationssysteme eine breite Anwendbarkeit bei anderen Vorrichtungsstrukturen haben. Die vorliegende Erfindung ist nur durch die hieran angehängten Patentansprüche begrenzt.

Claims

1. Verfahren zum Herstellen eines gekoppelten Kondensators (13) und Transistors (11), enthaltend die Schritte:

Bilden eines Grabens (18, 20) in einem Substrat (10), wobei das Substrat einen ersten Leitungstyp hat;

Bilden einer ersten dotierten Zone (22, 24) in der Oberfläche des Grabens, wobei die dotierte Zone einen zweiten Leitungstyp hat;

Bilden einer ersten isolierenden Schicht (26) auf der Oberfläche des Grabens;

Bilden einer leitenden Schicht (28) über dem Substrat auf der ersten isolierenden Schicht und in dem Graben;

Bilden einer Maske (30) auf der leitenden Schicht;

Ätzen der leitenden Schicht unter Verwendung der Maske als Ätzmaske, wobei die Ätzung über der Oberfläche des Substrats durch die leitende Schicht hindurch, jedoch über dem Graben nicht durch die leitende Schicht hindurch verläuft, wobei die Zone, die dort darunter liegt, wo die Ätzung durch die leitende Schicht hindurchgeht, einen Vertiefungsbereich bildet, während der übrige Teil der leitenden Schicht eine Feldplatte bildet;

Bilden einer zweiten isolierenden Schicht (27, 32) auf der Feldplatte und dem Vertiefungsbereich;

Bilden einer Gate-Zone (40, 44) über dem Substrat in dem Vertiefungsbereich; und

Implantieren von Dotierungsionen in das Substrat unter Verwendung der Gate-Zone und der Feldplatte als Maske zum Festlegen von Source- und Drain-Zonen (50), die durch das Implantieren erzeugt werden;

dadurch gekennzeichnet, daß der Schritt des Bildens der Maske das derartige Ausrichten der Maske auf dem Graben umfaßt, daß nach dem Ätzen die Feldplatte den Rand des Grabens nicht überdeckt, so daß die implantierten Source- und Drain-Zonen direkt mit der ersten dotierten Zone am Rand des Grabens in Kontakt stehen, wodurch der Kondensator in dem Graben elektrisch mit dem Transistor in dem Vertiefungsbereich verbunden wird.

2. Verfahren nach Anspruch 1, ferner umfassend das Vorsehen des Substrats als kristallines Silizium.

3. Verfahren nach Anspruch 1 oder Anspruch 2, ferner umfassend das Bilden der ersten isolierenden Schicht aus Siliziumdioxid durch thermische Oxidation.

4. Verfahren nach einem vorhergehenden Anspruch, ferner enthaltend das Bilden.der zweiten isolierenden Schicht aus Siliziumdioxid durch thermische Oxidation.

5. Verfahren nach einem vorhergehenden Anspruch, ferner umfassend das Bilden der leitenden Schicht aus polykristallinem Silizium.