DE68916094T2

DE68916094T2 - CMOS/GPI(general purpose interface)-Schnittstelle.

Info

Publication number: DE68916094T2
Application number: DE68916094T
Authority: DE
Inventors: Delbert Raymond Cecchi; John Steven Mitby; Balsha Robert Stanisic; Kim Hyung Sun; David Peter Swart; Wu Philip Tung
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-04-11
Filing date: 1989-03-28
Publication date: 1995-01-12
Anticipated expiration: 2009-03-29
Also published as: JPH088482B2; EP0337911A2; EP0337911B1; EP0337911A3; DE68916094D1; US4866308A; JPH0213119A

Description

Diese Erfindung bezieht sich auf das Gebiet der Datenverarbeitung. Genauer gesagt stellt diese Erfindung eine Schnittstellen-Schaltung für die Verbindung einer CMOS-Logikschaltung mit einer GPI (general purpose interface)-Logikschaltung dar.
Eine CMOS-Logikschaltung wird gewöhnlich mit einer Versorgungsspannung zwischen 3 Volt und 5 Volt gespeist. Wenn das Ausgangs-Signal der CMOS-Logikschaltung HIGH (Logikpegel "1") ist, erreicht die Ausgangsspannung die Versorgungsspannung von etwa 3 bis 5 Volt. Wenn das Ausgangssignal der CMOS-Logikschaltung LOW (Logikpegel "0") ist, beträgt die Ausgangsspannung annähernd 0 Volt. Deshalb wird von der CMOS-Schaltung ein relativ großer Spannungsbereich zwischen einem LOW-Logikpegel und einem HIGH- Logikpegel bereitgestellt. Zusätzlich ist ein großer Spannungsbereich zwischen der am wenigstens positiven HIGH-Pegelspannung und der am meisten positiven HIGH-Pegelspannung von 3 bis 5 Volt erlaubt.
Eine GPI-Schaltung hat jedoch viel stärkere Anforderungen an die HIGH-Pegelspannung als eine CMOS-Logikschaltung. Der LOW-Logik-Pegel in einer GPI-Schaltung beträgt, ähnlich wie bei der CMOS- Logik, etwa 0 Volt, wobei jedoch der HIGH-Logikpegel in der GPI- Schaltung in einem engen Bereich zwischen 1,51 Volt und 2,20 Volt liegen muß.
Obwohl in mehreren Literaturhinweisen Schnittstellenschaltungen zwischen CMOS und anderen Technologien wie etwa TTL oder ECL offengelegt wurden, sind diese Schnittstellenschaltungen nicht in der Lage, die starken Anforderungen an eine CMOS/GPI-Schnittstelle zu erfüllen. Bei einigen Literaturhinweisen wurde versucht, eine brauchbare CMOS/GPI-Schnittstelle offenzulegen. Einer dieser Versuche wird im IBM Technical Disclosure Bulletin, Vol. 29, No. 4, September 1986, S. 1760 bis 1761 von I. W. Kirn offengelegt. Dieses Dokuinent legt eine CMOS/GPI-Schnittstellen schaltung offen, die zusätzlich zu FETs Nichtstandard-CMOS-Elemente wie Widerstände und Kondensatoren nutzt. Dies ist nicht erwünscht, da es die genaue Steuerung der HIGH-Pegel Ausgangsspannung erschwert. Diese Nutzung von Nichtstandard-Elementen macht es sehr schwierig auf Toleranzen hin zu fertigen, die für einen richtigen Betrieb notwendig sind. Obwohl I. W. Kirn einen Rückkopplungsweg offenlegt, ist es unmöglich, einen gültigen HIGH-Pegel zu steuern, wenn es zu einem typischen Überschwingen kommt. Zusätzlich fehlt es dem Rückkopplungsweg an jeglicher Filterung oder Steuerung der Anstiegsraten, die äußerst wichtige Eigenschaften darstellen, um eine Hochleistungs-Schnittstellenschaltung zu erhalten, die in der Lage ist, reflektierende Lasten zu steuern.
In einem zweiten IBM Technical Disclosure Bulletin, Vol. 30, No. 2, July 1987, S. 770 bis 771 von Miby u. a. wird ebenfalls eine CMOS/GPI-Schnittstelle offengelegt. Diese Schaltung ist darin vorteilhaft, daß sie nur FETs und nicht wie in der I. W. Kim Schaltung Nichtstandard-Elemente wie Widerstände oder Kondensatoren enthält. Zusätzlich enthält der dokumentierte Rückkopplungsweg eine Doppelpolfilterschaltung, einseitige (nur N-FET) Verstärkung und eine Steuerung der Anstiegsraten, wobei dies alles beim Entwurf einer Schnittstellenschaltung notwendig ist. Dieses Dokument legt eine CMOS/GPI-Schnittstellenschaltung offen, die eine hohe Leistungsfähigkeit (hohe Geschwindigkeit, niedrige Kosten) mit einer geringen Anzahl an Schaltungselementen nicht erreicht. Zusätzlich benötigt diese Schaltung 9 FETs mit niedriger Schwellspannung für einen sicheren Betrieb. FETs mit niedriger Schwellspannung erfordern Nichtstandard-CMOS-prozesse in der Herstellung und sind schwer zuverlässig herzustellen. Schließlich besitzt diese Schaltung eine Empfindlichkeit gegenüber dem Latch-Up-Effekt, die einen katastrophalen Ausfall des Chips bewirken kann.
Es ist der Hauptgegenstand der Erfindung, eine CMOS/Universalschnittstelle (GPI - general purpose interface) zu liefern, wie sie in Anspruch 1 beansprucht wird. Es ist ein weiterer Gegenstand der Erfindung, eine Hochleistungs-/Hochgeschwindigkeits- CMOS/GPI-Schnittstellenschaltung mit geringen Kosten zu liefern. Es ist ein weiterer Gegenstand der Erfindung, die Anzahl der Schaltungskomponenten zu verringern, die in der Hochleistungs-CMOS/GPI-Schnittstellenschaltung benötigt werden.
Es ist ein weiterer Gegenstand der Erfindung, einen Rückkopplungsweg mit zweiseitiger Verstärkung zu liefern.
Es ist ebenfalls ein weiterer Gegenstand der Erfindung, einen Rückkopplungsweg mit verbesserter Filterung und Anstiegsraten Steuerung zu liefern.
Es ist ein weiterer Gegenstand der Erfindung, nur FETs mit Standardschwellwert zu nutzen, die rnit Standard-CMOS-Prozessen hergestellt werden können.
Es ist ein weiterer Gegenstand der Erfindung, eine Entladungsschaltung zu umfassen, die dem Latch-Up-Effekt verhindert.
Diese und andere Gegenstände der Erfindung werden mit der hier offengelegten CMOS/GPI-Schnittstellenschaltung erreicht. Die Schnittstellenschaltung enthält eine Eingangsstufe, eine Klemmschaltung, eine Ausgangsstufe und eine Rückkopplungsschaltung. Die Klemmschaltung klemmt den Spannungspegel, der an der Ausgangsstufe herrscht, auf einen Pegel unterhalb der Versorgungs-Spannung, wenn der Eingang der CMOS-Schaltung auf logischem HIGH-Pegel liegt. Wenn der Spannungspegel des Signals, das an der GPI-Schaltung anliegt, steigt, koppelt die Rückkopplungsschaltung dieses Signal zurück an die Klemmschaltung, die wiederum den an der Ausgangsstufe liegenden Spannungspegel absenkt. Dies stellt sicher, daß das an die GPI-Schaltung angelegte Signal in den festgelegten Spannungspegel von 1,51 und 2,2 Volt fällt. Die Rückkopplungsschaltung umfaßt ein Einfachpolfilter, das an die Rückkopplungsschaltung angelegte Hochfrequenzreflexionen ausfiltert, und einen Anstiegsraten-Begrenzer, der die Anstiegs- und Fallzeiten des Spannungspegels, der an der Ausgangsstufe anliegt, begrenzt, wodurch das Rauschen an den Stromversorgungs- und Masseleitungen verringert wird. Die Rückkopplungsschaltung nutzt zweiseitige (Gegentakt-) Verstärkungstechniken, um die Spannungspegel zu steuern, die an der Ausgangsstufe anliegen, wenn das Eingangssignal von der CMOS-Schaltung von LOW- auf HIGH-Logikpegel überschwingt. Die Schnittstellenschaltung wurde ausschließlich aus FETs mit Standardschwellspannung hergestellt. Die Schnittstellenschaltung enthält ebenfalls eine Entladungsschaltung, die den Spannungspegel der Rückkopplungsschaltung entlädt, wenn das Eingangssignal der CMOS-Schaltung sich vom HIGH-Pegel auf den LOW-Pegel ändert, wobei ein Latch- Up-Zustand verhindert wird.
Fig. 1 zeigt ein Blockschaltbild der zwischen eine CMOS-Schaltung und eine GPI-Schaltung geschalteten CMOS/GPI-Schnittstellenschaltung entsprechend der Erfindung.
Fig. 2 zeigt eine Hochgeschwindigkeits-/Hochleistungs- CMOS/GPI-Schnittstellenschaltung der bevorzugten Ausführungsform.
Fig. 3 zeigt eine Hochleistungs-CMOS/GPI-Schnittstellenschaltung geringerer Geschwingigkeit der anderen Ausführungsform.
Fig. 4 zeigt ein Diagramm des Zeitverhaltens der CMOS-GPI- Schnittstellenschaltung der bevorzugten Ausführungsform.
Fig. 1 zeigt ein allgeineines Blockschaltbild der CMOS/GPI- Schnittstellenschaltung entsprechend der Erfindung. Die CMOS- Schaltung 10 ist mit der Schnittstellenschaltung 20 über die Eingangsleitung 11 verbunden. Gleichermaßen ist die GPI-Schaltung 40 mit der Schnittstellenschaltung 20 über die Ausgangsleitung 41 verbunden. Normalerweise werden eine Vielzahl von CMOS- Schaltungen 10, Schnittstellenschaltungen 20 und GPI-Schaltungen 40 genutzt, um einen Bus mehrerer paralleler Datenwege zu bilden. In diesem Fall würde die hier beschriebene Schnittstellenschaltung 20 für jeden Datenweg auf dem Bus dupliziert werden.
Die Funktionsblöcke der Schnittstellenschaltung 20 werden jetzt detaillierter beschrieben. Die Eingangsleitung 11 von der CMOS- Schaltung 10 ist mit der Eingangsstufe 21 verbunden. Die Eingangsstufe 21 ist über den Knoten A mit der Klemmschaltung 22 verbunden. Die Klemmschaltung 22 ist mit der Ausgangsstufe 23 über den Knoten B verbunden. Die Ausgangsstufe 23 ist mit der Ausgangsleitung 41 verbunden, die wiederum mit der GPI-Schaltung 40 verbunden ist. Die Rückkopplungsschaltung 26 ist mit der GPI- Schaltung 40, der Ausgangsstufe 23 und der Klemmschaltung 22 verbunden, wobei diese den Rückkopplungsweg 27 liefert, der notwendig ist, um eine genaue HIGH-Pegelspannung an der Ausgangsleitung 41 aufrechtzuerhalten. Die Entladungsschaltung 24 ist mit dem Rückkopplungsweg 27 verbunden, um den Weg 27 vor dem Floaten auf eine negative Spannung zu schützen, während ein LOW- Logikpegel an der Eingangsleitung 11 anliegt.
Fig. 2 zeigt eine Hochleistungs-Hochgeschwindigkeits- Schnittstellenschaltung 20 der bevorzugten Ausführungsform. Es soll festgehalten werden, daß die Schnittstellenschaltung 20 ausschließlich aus FETs mit Standardschwellspannung aufgebaut ist, und keine Komponenten wie etwa Widerstände oder Kondensatoren enthält. Die Eingangsstufe 21 besteht aus neun P-Kanal-FETs: P1, P2, P3, PS, P6, P7, P8, P9 und P10 und sieben N-Kanal-FETs: N1, N2, N9, N10, N11, N12 und N13. Die Eingangsstufe 21 ist mit der Klemmschaltung 22 verbunden, die aus einem P-Kanal-FET: P4 und drei N-Kanal-FETs: N4, N5 und N7 besteht. Die Klemmschaltung 22 ist mit der Ausgangsstufe 23 verbunden. Die Ausgangsstufe 23 ist mit der Ausgangsleitung 41 verbunden. Die Rückkopplungsschaltung 26 verbindet die Ausgangsstufe 23 mit der Klemmschaltung 22. DieRückkopplungsschaltung besteht aus einem P-Kanal- FET: P4 und zwei N-Kanal-FETs: N7 und N8. Es soll festgehalten werden, daß die FETs P4 und N7 ebenfalls Bestandteile der Klemmschaltung 22 sind. Sie haben eine Doppelfunktion. Die Entladeschaltung 24 ist zwischen die Knoten A und G geschaltet und besteht aus einem N-Kanal-FET: N6.
Der Betrieb der Schnittstellenschaltung 20 wird jetzt detaillierter diskutiert. Die Schnittstellenschaltung 20 wird aktiviert, wenn die Betriebsspannung an die Betriebsspannungsschiene +V angelegt wird, und wenn B0 und DI freigegeben werden. In der bevorzugten Ausführungsform wird DI nur für die Wafertestung genutzt. Im Normalbetrieb ist DI an die +V-Versorgungsleitung gelegt und deshalb immer freigegeben. Mit freigegebenem B0 und der Eingangsleitung 11 auf LOW-Logikpegel (wodurch eine binäres 0-Eingangssignal von der CMOS-Schaltung 10 angezeigt wird) wird der FET P1 eingeschaltet und der Knoten A liegt auf einem +V Spannungspegel von, bei der bevorzugten Ausführungsform, 5 Volt. Wenn Knoten A HIGH ist, sind die FETs N2 und N6 eingeschaltet, wodurch ein Entladungsweg für den Knoten B und Knoten G gebildet wird. Gleichzeitig wird FET P6 eingeschaltet und Knoten C steigt an, was bewirkt, daß Knoten D fällt und Knoten E ansteigt. Wenn Knoten E ansteigt, schaltet FET N14 ein, wodurch die Ausgangsleitung 41 heruntergezogen wird.
Die Entladeschaltung 24 verhindert, daß die fallende Spannung am Knoten B über die Drainelektrode an die Gateelektrode von FET N7 gekoppelt und der Knoten G auf eine in Bezug auf Masse negative Spannung gesteuert wird. Wenn erlaubt wird, daß es hierzu kommt, kann es zum Latch-Up kommen, da der Sourceanschluß vom N-Typ des FET N8 ebenfalls unterhalb des Massepotentials angesteuert wird und Strom in das Substrat des Chips leitet, was wiederum zum Latch-Up führt. Latch-Up in einem Chip kann einen katastrophalen Ausfall des Chips bewirken. Das Entladen von Knoten G auf Masse sichert, daß die Spannung am Knoten G nie unter das Massepotential abfallen wird. Somit wird durch die Wirkung von FET N6, der Bestandteil der Entladeschaltung 24 ist, eine Immunität gegenüber einem Latch-Up gesichert.
Mit freigegebener Schnittstellenschaltung 20 und einer Eingangsleitung 11 auf logischem HIGH-Pegel (wodurch eine binäre 1 von der CMOS-Schaltung 10 angezeigt wird) wird Knoten A auf LOW gezwungen, wobei FET P5 eingeschaltet wird. Der durch die FETs P4 und P5 getriebene Strom zwingt die Spannung am Knoten B und an der Ausgangsleitung 41 zum Anstieg. Wenn Knoten B auf zwei Schwellspannungen über Masse ansteigt, beginnen die FETs N4 und N5 zu leiten, womit ihnen ermöglicht wird, jeglichen, an der Ausgangsleitung 41 auftretenden Überschuß zu klemmen. Wenn die Ausgangsspannung an der Ausgangsleitung 41 ansteigt, wird der Spannungspegel von Knoten G ansteigen, wodurch FET P4 gezwungen wird, weniger, und FET N7 mehr Strom zu leiten. Dies ist der vorher erwähnte doppelseitige Verstärkungseffekt. In dieser Weise wird der Spannungspegel von Knoten B geklemmt, wobei der Spannungspegel der Ausgangsleitung 41 innerhalb der von der GPI- Schaltung 40 benötigten Parameter gehalten wird.
Die Kapazität der Gate/Substrat-Inversionsschicht von FET N8 wird genutzt, um den Spannungsanstieg und -abfall am Knoten B zu verlangsamen. In diesem Fall wirkt FET N8 als Begrenzer der Anstiegsrate für die Schnittstellenschaltung 20. Dies wird den Betrag des an den Stromversorgungs und Masseleitungen infolge des schnellen Schaltens der Eingangsleitung 11 erzeugten Rauschens verringern.
Die Kapazitäten der FETs N8, N7, N6 und P4 bilden eine große Kapazität am Knoten G. Diese Kapazität bildet zusammen mit dem hohen Einschaltwiderstand von N8 einen Einfachpolfilter. Dieser Filter filtert hohe Freguenzreflexionen aus, die über nicht abgeschlossene Übertragungsleitungen zurückkehren. Leitung 41 ist in vielen Anwendungen dieser Erfindung eine nicht abgeschlossene Übertragungsleitung. Das Entfernen dieser Hochfreguenzreflexionen ist bei dem Entfernen des Überschwingens oder Schwingens in dem Rückkopplungsweg 27 behilflich. Die Nutzung eines Einfachpolfilters anstelle eines Doppelpolfilters erhöht die Geschwindigkeit der Schnittstellenschaltung und verringert die Kosten der Schaltung, da weniger Komponenten benötigt werden. Die maximale Ausbreitungsverzögerung in der Schnittstellenschaltung 20 beträgt etwa 25 Nanosekunden.
Es soll festgehalten werden, daß die Rückkopplungsschaltung 26 unter Nutzung doppelseitiger Verstärkungstechniken als Funktion der Spannung an der Ausgangsleitung 41 die Spannung am Knoten B einstellt. Wenn die Spannung an der Ausgangsleitung 41 durch den FET N8 an den Gate-Anschluß der FETs P4 und N7 rückgekoppelt wird, werden die Widerstände der FETs P4 und N7 über die Rückkoppelspannung am Knoten G verändert. Wenn der Spannungspegel am Knoten G HIGH ist, liefern die FETs P4 und N7 die lineare Verstärkung, die notwendig ist, um den Spannungspegel am Knoten B zu verringern. Wenn der Spannungspegel am Knoten G LOW ist, liefern die FETs P4 und N7 die lineare Verstärkung, die notwendig ist, um den Spannungspegel am Knoten B zu erhöhen. Somit wirken die FETs P4, P5 und N7 als Spannungsteiler, der die Spannung am Knoten B als Funktion der Spannung an der Ausgangsleitung 41 einstellt.
Jetzt wird die Hochleistungs-Schnittstellenschaltung mit geringer Geschwindigkeit 30 der anderen Ausführungsform diskutiert. Es soll festgehalten werden, daß die Schnittstellenschaltung 30 identisch mit der Schnittstellenschaltung 20 der bevorzugten Ausführungsform ist, ausgenommen des nicht vorhandenen FETs N5. Stattdessen ist FET N4 direkt mit Masse verbunden. Die Schnittstellenschaltung 30 arbeitet in gleicher Weise wie die Schnittstellenschaltung 20 der bevorzugten Ausführungsform, außer daß, wenn die Eingangsleitung 11 auf einen HIGH-Logikpegel schaltet (wobei die Knoten A auf LOW und Knoten B auf HIGH gezwungen werden), Knoten B nur auf einen Schwellspannungspegel oberhalb Masse anstatt von zwei Schwellspannungspegeln oberhalb Masse in der bevorzugten Ausführungsform ansteigt, bevor FET N4 beginnt, die Spannung an der Ausgangsleitung 41 zu entladen.
Das Diagramm des Zeitverhaltens der Schnittstellenschaltung 20 wird in Fig. 4 gezeigt. In einer Zeitperiode T1 stellt die Schnittstellenschaltung 20 eine hohe Impedanz gegenüber der Ausgangsleitung 41 dar, während die Leistung B0 auf LOW ist.
In einer Zeitperiode T2 geht die Leitung B0 auf HIGH, wobei es der Schnittstellenschaltung 20 ermöglicht wird, die Spannung an die Ausgangsleitung 41 zu steuern. Die Eingangsleitung 11 ist LOW wobei Knoten A auf HIGH und Knoten B auf LOW gehalten werden. Die Ausgangsleitung 41 ist ebenfalls LOW, während Knoten E HIGH ist und FET N14 eingeschaltet wurde. Der Knoten G ist LOW, wodurch ein Nichtwirken im Rückkopplungsweg 27 angezeigt wird.
In der Zeitperiode T3 geht die Eingangsleitung 11 auf HIGH, wodurch eine binäre 1 von der CMOS-Schaltung 10 angezeigt wird. Knoten A geht auf LOW, wobei Knoten B auf HIGH übersteuert wird (auf etwa 4,3 Volt). Die Ausgangsschaltung 41 geht ebenfalls auf HIGH (auf etwa 2,7 Volt), wobei Knoten G in dem Rückkopplungsweg 27 auf HIGH gezwungen wird und die Klemmschaltung 22 aktiviert. Die Spannung am Knoten B wird dann vom HIGH-Pegel mit etwa 4,3 Volt auf 3,5 Volt verringert (geklemmt). Dies verringert die Spannung an der Ausgangsleitung 11 von 2,7 Volt auf 1,8 Volt, was wiederum für eine HIGH-Pegelspannung der GPI-Schaltung 40 angemessen ist. Dieser Pegel wird durch die Aktivität des Rückkopplungsweges 27 relativ konstant gehalten.
In der Zeitperiode T4 fällt die Eingangs1eitung 11 zurück auf einen LOW-Pegel, wodurch eine binäre 0 von der CMOS-Schaltung 10 angezeigt wird. Dies zwingt Knoten A auf HIGH, Knoten B auf LOW, Knoten E auf HIGH, Knoten G auf LOW und die Ausgangsleitung 41 auf LOW, wobei alle Pegel auf ihre Werte in der Zeitperiode T2 zurückkehren.
In der Zeitperiode T5 ist die Leitung B0 LOW, wodurch angezeigt wird, daß die Schnittstellenschaltung 20 auf den Hochimpedanz- Zustand der Zeitperiode T1 zurückgekehrt ist. Die Ausgangsleitung 41 zeigt eine offene Schaltung an der GPI-Schaltung 40.

Claims

1. Eine CMOS/Universalschnittstellen (GPI)-Schaltung (20) besitzt eine Eingangsstufe (21), die mit einer CMOS-Schaltung (10) und einer Ausgangsstufe mit einem Schaltungsausgang (41) verbunden ist, wobei dieser mit einer GPI-Schaltung (40) verbunden ist, wobei die Schnittstellenschaltung umfaßt

zwischen die Eingangsstufe und die Ausgangsstufe geschaltete Klemmittel (22) für die Klemmung des Spannungspegels, der an einem ersten Knoten (B) zwischen der Ausgangsstufe und dem Klemmittel unterhalb des Spannungspegels einer einfachen Stromversorgung liegt, wenn der Spannungspegel der CMOS-Schaltung HIGH ist;

Rückkopplungsmittel (26), die mit der Ausgangsstufe verbunden sind, wobei die Klemmittel und der Schaltungsausgang für die zweiseitige Justierung des Spannungspegels des ersten Knotens als Funktion des Spannungspegels des an der CPI-Schaltung anliegenden Signals dadurch gekennzeichnet sind, daß die Rückkopplungsmittel weiterhin umfassen:

Mittel für die Einfachpolfilterung, bestehend aus einer Vielzahl FETs (N8, N7, N6, P4), die eine große Kapazität an einem zweiten Knoten (6) für das Ausfiltern von Hochfreguenzreflexionen bilden; wobei die Mittel für die Einfachpolfilterung ein die Anstiegsrate begrenzendes Mittel umfassen, das einen FET (N8) umfaßt, der mit dem ersten Knoten verbunden ist, um einen Widerstand und eine Kapazität zu liefern, die ausreicht, um den Anstieg und den Abfall des Spannungspegels zu verringern, wobei der Anstieg und Abfall gegenüber den jeweiligen HIGH- und LOW-Spannungspegeln der CMOS-Schaltung empfindlich sind.

2. Die Schnittstellenschaltung nach Anspruch 1, die weiterhin umfaßt:

Entladungsmittel (24), verbunden mit den Rückkopplungsmitteln, der Eingangsstufe und den Klemmitteln für die Entladung der großen Kapazität, wenn die CMOS-Schaltung von einem HIGH-Spannungspegel auf einen LOW-Spannungspegel übergeht.

3. Die Schnittstellenschaltung nach Anspruch 2, wobei die Klemmittel folgendes umfassen:

einen ersten FET (N4), der zwischen den Schaltungsausgang und Masse geschaltet ist und durch den ersten Knoten (B) gesteuert wird;

einen zweiten FET (P4), der zwischen die Eingangsstufe und der Einfach-Stromversorgung geschaltet ist und durch den zweiten Knoten (G) gesteuert wird; und

einen dritten FET (N7), der zwischen den Knoten und Masse geschaltet ist und durch den zweiten Knoten gesteuert wird.

4. Die Schnittstellenschaltung nach Anspruch 3, wobei die Rückkopplungsmittel folgendes umfassen:

den zweiten FET (P4);

den dritten FET (N7); und

den in dem die Anstiegsrate begrenzenden Mittel enthaltenem FET (N8), der mit dem Schaltungsausgang (41) und dem zweiten Knoten (G) verbunden ist und durch den ersten Knoten (B) gesteuert wird.

5. Die Schnittstellenschaltung nach Anspruch 4, wobei die Entladungsmittel folgendes umfassen:

einen fünften FET (N6), der zwischen den zweiten Knoten (G) und Masse geschaltet ist und durch die Eingangsstufe gesteuert wird.

6. Die Schnittstellenschaltung nach Anspruch 5, wobei der erste FET (N4), der zweite FET (P4), der dritte FET (N7), der in dem Slew-Rate begrenzenden Mittel enthaltende FET und der fünfte FET (N6) FETs mit Standardschwellspannung sind.

7. Die Schnittstellenschaltung nach Anspruch 6, wobei die Schnittstellenschaltung eine maximale Ausbreitungsverzögerung von etwa 25 Nanosekunden besitzt.