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Die vorliegende Erfindung bezieht sich auf einen
Subtrahierverstärker, der in einen Analog-Digital-Wandler vom
unterteilten Typ eingebaut ist. Diese Schaltung kann ein
elektrisches Analogsignal in ein Digitalsignal mit hoher
Genauigkeit und mit einer großen Anzahl von Bits umwandeln, trotz
der Begrenzungen, die durch das begrenzte Auflösungsvermögen
des Analog-Digital-Wandlers gegeben sind.
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In allen bekannten Wandlern wird unabhängig von ihrem
Prinzip das analoge Eingangssignal durch Vergleich mit
Signalen bekannten "Gewichts" gewogen. Je höher die gewünschte
Genauigkeit ist, d.h. je mehr Bits man am Ausgang wünscht,
umso kleiner ist der konstante Abstand zwischen den Gewichten.
Man erreicht eine Grenze, für die der Abstand, der die
Empfindlichkeit oder das Auflösungsvermögen des Wandlers angibt,
kleiner als die Kippspannung der Transistoren wird, die den
Meßkreis bilden.
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Um diese Grenze zu überschreiten, isolieren bekannte
Wandler vom unterteilten Typ den Teil des Analogsignals, der
kleiner als die Kippspannung ist, verstärken ihn und liefern
die Bits geringeren Gewichts mit einer Genauigkeit, die auf
andere Weise nicht erreichbar wäre. Dieses Betriebsschema
entspricht dem des in der Druckschrift FR-A-2 189 938
beschriebenen Wandlers, aber die Ausführungseinzelheiten des
Subtrahierkreises und des Verstärkers, die getrennt sind, sind
anders und sind eher auf eine größere
Umwandlungsgeschwindigkeit als auf eine größere Umwandlungsgenauigkeit gerichtet.
Zum Zeitpunkt der Veröffentlichung dieser Druckschrift waren
die komplementären Siliziumtransistoren nicht sehr schnell,
aber recht genau, aufgrund einer geringen
Fabrikationsstreuung. Mit modernen Transistoren aus GaAs oder anderen
Materialien der Gruppe III-V, die eine hohe Arbeitsgeschwindigkeit
erlauben, verschiebt sich das Problem, da ihre
Fabrikations-Streuung in manchen Fällen größer als die für die Umwandlung
gewünschte Genauigkeit ist.
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Die Erfindung betrifft die Schaltung, die diesen
unteren Bruchteil des Analogsignals zu isolieren und in
Binärsignale umzuwandeln vermag. Erfindungsgemäß gelangt das analoge
Eingangssignal parallel an einen ersten Analog-Digital-Wandler
und an einen Subtrahierverstärkerkreis. Dieser erste
Analog-Digital-Wandler liefert alle Bits höheren Gewichts, für die es
kein Empfindlichkeitsproblem der Transistoren gibt.
Gleichzeitig jedoch gelangen diese Bits an den Subtrahierkreis, indem
sie nach Umwandlung in ein analoges Signal mit dem analogen
Eingangssignal verglichen werden. Die Differenz ist ein
schwaches Signal, das verstärkt wird und die Umwandlung in ein
Digitalsignal mit einem zweiten Analog-Digital-Wandler
erlaubt, der die Bits geringeren Gewichts liefert.
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Der Subtrahierverstärker besteht aus zwei parallelen
Transistoren, deren gemeinsamer Drain von einer Quelle eines
modulierbaren Stroms gespeist wird. Die Quelle modulierbaren
Stroms besteht einerseits aus dem Strom entsprechend dem
Eingangssignal und andererseits aus dem Strom entsprechend dem
Ausgangssignal des ersten Analog-Digital-Wandlers, das in ein
Analogsignal umgewandelt wurde. Diese beiden Ströme werden
durch zwei parallele Transistoren subtrahiert, von denen der
zweite einen höheren Verstärkungsgrad als der erste hat,
wodurch sich die Verstärkung ergibt. Der Ausgang des
Subtrahierverstärkers erfolgt über einen Ausgangsspannungsstabilisator.
Das Ausgangssignal gelangt an einen zweiten Analog-Digital-
Wandler, der die Bits niedrigeren Gewichts liefert.
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Genauer genommen betrifft die Erfindung einen
Subtrahierverstärker für einen Analog-Digital-Wandler, der ein
analoges Eingangssignal in ein digitales Signal mit N Bits
umwandelt und zwei Analog-Digital-Wandler in Kaskade enthält,
von denen der erste die Bits höheren Gewichts N&sub1; und der zweite
die Bits niedrigeren Gewichts N&sub2; des Signals mit N Bits
liefert, dadurch gekennzeichnet, daß er in Parallelschaltung
einen Eingangstransistor, der das an seine Gateelektrode
angelegte
analoge Eingangssignal in einen Strom proportional zu
N=N&sub1;+N&sub2; transformiert, und einen Verstärkertransistor aufweist,
wobei die Transistoren linear sind und gleiche negative
Schwellenspannungen VT besitzen, wobei die Kennliniensteigung
oder Transkonduktanz G des Eingangstransistors gleich 2j mal
der Kennliniensteigung des Verstärkertransistors ist und j die
Rangordnung des ersten der Bits höheren Gewichts darstellt,
indem die Bits von Null an gezählt werden: GE = 2jQA, wobei
diese Transistoren von einer modulierbaren Stromquelle
gespeist werden, die einen Laststrom liefert, an die
Drainelektroden der Transistoren angeschlossen ist und besteht aus:
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- erstens einer aktiven Last,
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- zweitens einem Analog-Digital-Wandler parallel zur
aktiven Last, die die Bits höheren Gewichts N&sub1;, die aus dem
ersten Analog-Digital-Wandler kommen, in einen Strom
proportional zu N&sub1; umwandeln, wobei der Strom, der den
Verstärkertransistor durchfließt, gleich der Differenz zwischen dem
modulierbaren Laststrom und dem Strom ist, der den
Eingangstransistor durchfließt, und damit proportional zu N&sub2;, wobei das
am Drain des Verstärkertransistors entnommene Signal an das
Gate desselben Verstärkertransistors über eine
Stabilisationsstufe angeschlossen wird und die Spannung an diesem Gate das
Ausgangssignal des Subtrahierverstärkers bildet.
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Die Erfindung wird nun anhand eines
Ausführungsbeispiels mit Hilfe der beiliegenden Zeichnungen erläutert.
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Figur 1 zeigt ein Blockschaltbild eines
Analog-Digital-Wandlers vom unterteilten Typ, der den erfindungsgemäßen
Subtrahierverstärker verwendet.
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Figur 2 zeigt das elektrische Schaltbild des
Subtrahierverstärkers gemäß der Erfindung.
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Figur 3 zeigt das elektrische Schaltbild des ersten
Analog-Digital-Wandlers und des Subtrahierverstärkers gemäß
der Erfindung.
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Um die Beschreibung klarer und genauer zu gestalten,
wird die Erfindung nun am Beispiel eines
Analog-Digital-Wandlers
mit acht Bits dargelegt, der mit linearen Transistoren
vom Typ TEGFET aus Galliumarsenid gebildet wird, deren
technologische Streuung in der Größenordnung von 20 bis 30 mV liegt,
was die unmittelbare Herstellung von Analog-Digital-Wandlern
einer Auflösung von z.B. 10 mV praktisch unmöglich macht.
Diese Angaben beschränken aber in keiner Weise den Rahmen der
Erfindung. Sie dienen nur der Klarheit der Darstellung.
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Es sei VE ein analoges Eingangssignal. Wenn vo die
Empfindlichkeit oder das Auflösungsvermögen eines üblichen
Analog-Digital-Wandlers ist, dann kann man setzen:
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VE = Nvo
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Ein üblicher Analog-Digital-Wandler mit acht Bits, der
also acht Ausgänge Si hat mit 0 < i < 7, kann VE in 255
Intervallen des Werts vo messen und am Ausgang ein Binärsignal
entsprechend der Zahl N ausgeben
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Das erste Bit hat den Rang 0, da 2&sup0; = 1.
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Nimmt man die vier höherwertigen Bits, dann erhält man
eine Zahl
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Die Zahl N¹ wird mit einem Analog-Digital-Wandler von
vier Bits gemessen, dessen Auflösungsvermögen 16 vo ist und
damit 16 mal größer als das des Analog-Digital-Wandlers mit
acht Bits.
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Technologisch gesehen ist es viel leichter, einen
Analog-Digital-Wandler von vier Bits mit einer Auflösung von
16 vo als einen Analog-Digital-Wandler mit acht Bits und einem
Auflösungsvermögen von vo herzustellen. Man muß aber die Zahl N
mit Hilfe eines Subtrahierkreises ergänzen, der die Messung
des folgenden Werts erlaubt:
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VS = VE - N&sub1;vo
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und mit Hilfe eines Verstärkers um den Faktor 16 verstärken
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V's = 16 Vs
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Aufgrund der Definition VE = Nv0 gilt:
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Das Signal V's kann von einem zweiten
Analog-Digital-Wandler mit vier Bits und einer Empfindlichkeit 16vo gemessen
werden, dessen Ausgang die Ergänzung der zu bestimmenden Zahl
N darstellt:
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N = N&sub1; + N&sub2;
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So ergeben zwei identische Analog-Digital-Wandler von
je vier Bits und einer Empfindlichkeit von 16vo die Werte N&sub1;
und N&sub2; einfacher als ein einziger Analog-Digital-Wandler von
acht Bits und einer Empfindlichkeit von vo.
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Mit anderen Worten kann man zur Digitalisierung eines
Analogsignals mit acht Bits und einer Auflösung von 10 mV
wegen der technologischen Streuung von 20 bis 30 mV keinen
Analog-Digital-Wandler mit acht Bits und 10 mV Empfindlichkeit
herstellen, aber man kann zwei Analog-Digital-Wandler mit vier
Bits und 160 mV Empfindlichkeit herstellen, die dasselbe
Resultat ergeben.
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Figur 1 zeigt das Blockschaltbild eines
Kaskaden-Analog-Digital-Wandler mit acht Bits, der den erfindungsgemäßen
Subtrahierverstärker verwendet.
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Das Eingangssignal VE = Nvo wird gleichzeitig an einen
ersten Analog-Digital-Wandler 1 mit vier Bits sowie an einen
Subtrahierkreis 2 angeschlossen. Die Erweiterung des ersten
Analog-Digital-Wandlers in unterbrochenen Strichen bezieht
sich auf den Fall, in dem die Digitalisierung auf 12, 16 oder
noch mehr Bits erweitert wird. In diesem Fall werden alle
Ausgänge des Analog-Digital-Wandlers 1 an den Subtrahierkreis
2 angelegt, um daraus zu ermitteln N&sub2; = N-N&sub1;.
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Der erste Analog-Digital-Wandler 1 liefert die vier
Bits höchsten Gewichts 54 bis S7, die gleichzeitig an den
Ausgang der Vorrichtung und an den Eingang des Subtrahierglieds 2
angeschlossen sind. Diese vier höherwertigen Bits messen die
Zahlen N&sub1; von 16 bis 240 in Schritten von 16 (240 + 16 = 256).
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Die Einheit aus Subtrahierkreis 2 und Verstärker 3
bildet einen Subtrahierverstärker, der Gegenstand der
Erfindung ist und anhand von Figur 2 im einzelnen dargestellt wird.
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Das aus dieser Einheit kommende Analogsignal 16N&sub2;vo
oder ganz allgemein K.N&sub2;vo gelangt an einen zweiten
Analog-Digital-Wandler 4, der dem ersten Analog-Digital-Wandler 1
gleicht, und liefert die vier Bits geringerer Gewichtung vo bis
S&sub3;, die die Zahlen 0 bis 15 messen.
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Der erste Analog-Digital-Wandler 1 hat im gewählten
Beispiel ein Auflösungsvermögen von 16 vo: Die Signale mit
einem Wert unter 16vo werden vom Subtrahierkreis 2 erfaßt, der
das Eingangssignal VE = Nvo mit dem Signal N&sub1;vo vergleicht, das
durch erneute Umwandlung der vier Bits S&sub4; bis S&sub7; in ein
Analogsignal erhalten wurde. Die Differenz
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Nvo - N&sub1;vo = N&sub2;vo
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wird mit einem Faktor 16 im Verstärker 3 verstärkt. Das
verstärkte Signal 16N&sub2;vo wird durch den zweiten
Analog-Digital-Wandler 4 in eine Binärzahl N&sub2; mit vier Bits umgewandelt, wobei
dieser zweite Wandler 4 dasselbe Auflösungsvermögen 16vo wie
der erste Wandler besitzt.
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Figur 2 zeigt das elektrische Schaltbild des
Subtrahierverstärkers 2, 3.
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Er enthält einen Digital-Analog-Wandler bestehend aus
vier Transistoren 14 bis 17 und ihren Lastwiderständen. Die
vier Bits (mit dem logischen Wert 0 oder 1) höheren Gewichts S&sub4;
bis S&sub7; (Zahl N&sub1;) gelangen an die Gates der
Unterbrechertransistoren 14 bis 17, deren Sourceelektroden über eine Schottky-
Diode von einer aktiven Last belastet werden, die die Werte 2&sup4;,
2&sup5;, 2&sup6; bzw. 2&sup7; besitzen. Dieser Digital-Analog-Wandler liefert
also einen Strom N&sub1;io (io ist der Strom entsprechend dem
Spannungsintervall vo).
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Weiter enthält der Digital-Analog-Wandler einen
Spannungs-Strom-Transformator, der vom Eingangstransistor E und
einer aktiven Last 5 des Werts 2&sup4;= 16 gebildet wird. Das
Eingangssignal VE = Nvo, das an das Gate des Eingangstransistors E
angelegt wird, wird in einen Strom iE = Nio umgewandelt.
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Schließlich ist am Ausgang ein Verstärkertransistor A
mit einem Stabilisationssystem für die Ausgangsspannung VA
verbunden, das aus einem Transistor 6 in Folgeschaltung und
dessen Last 7 gebildet wird.
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Natürlich werden alle diese Transistoren zwischen
einer Spannung VDD und Masse oder zwischen VDD und VSS für den
Stabilisationskreis gespeist.
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Technologisch gesehen sind die Transistoren E und A
lineare Transistoren vom Typ TEGFET und besitzen gleiche
negative Schwellenspannung VT. Sie haben eine konstante Steigung
der Kennlinie oder Transkonduktanz G, derart, daß gilt
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GE = 16 GA
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Die Transistoren 6 und 7 des Stabilisationskreises
besitzen negative Schwellenspannungen und die
Unterbrechertransistoren 14 besitzen positive Schwellenspannungen. Die
aktiven Lastwiderstände sind Transistoren, deren Gate an die
Sourceelektrode angeschlossen ist. Aufgrund ihrer Abmessungen
liefern diese aktiven Lastwiderstände Ströme im Verhältnis
2&sup4;io, 2&sup5;io, 2&sup6;io und 2&sup7;io.
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Der Laststrom ic ist den beiden Transistoren E und A
gemeinsam:
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ic = iE +iA
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ic = 16io + N&sub1;io
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iE = Nio = (N&sub1; + N&sub2;)io = GE(VE- VT)
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iA = iC -
iE = (16 - N&sub2;)io = GA(VA - VT)
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(die Schwellenspannung VT ist dieselbe für die beiden
Transistoren E und A).
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Wenn die Variation ΔVE des Eingangssignals nicht 16vo
übersteigt, dann verändert sich der Analog-Digital-Wandler 1
nicht und ic ist konstant.
GEΔVE + GAΔVA = 0
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Man hat aber gewählt: GE/GA = 16. Aus dem Ausdruck für
iA ergibt sich
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VA = (16 - N&sub2;) 16 vo +VT
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Man kann also VA mit Hilfe eines
Analog-Digital-Wandlers 4 mit vier Bits und der Empfindlichkeit 16vo
digitalisieren, dessen Ausgänge eine Binärzahl M = 16 -
N&sub2; liefern.
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Die Zahl M wird in eine Zahl N² umgewandelt, entweder
mit Hilfe von Wandlertabellen oder unter Verwendung eines
Kaskaden-Analog-Digital-Wandlers gemäß dem französischen
Patent FR-A-2 623 034 vom 10. November 1987 der Anmelderin, in
dem die komplementären Ausgänge S&sub0; bis S&sub3; dieses Wandlers
verwendet werden.
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Die sehr stabile Ausgangsstufe, bestehend aus den
Transistoren A, 6, 7 und den Dioden, ist in dem französischen
Patent FR-A-2 623 350 vom 17. November 1987 der Anmelderin
beschrieben.
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So kann der Analog-Digital-Wandler mit acht Bits gemäß
Figur 1 mit Hilfe des erfindungsgemäßen Subtrahierverstärkers
ein Analogsignal mit hoher Genauigkeit und einfach
digitalisieren, wobei die Bits höheren Gewichts von einem ersten
Analog-Digital-Wandler und die Bits geringeren Gewichts von einem
zweiten Analog-Digital-Wandler geliefert werden, die beide die
gleiche Empfindlichkeit von hier 16vo besitzen.
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Figur 3 zeigt das elektrische Schaltbild des ersten
Analog-Digital-Wandlers und des erfindungsgemäßen
Subtrahierverstärkers. Diese Figur ist durch eine unterbrochene Linie
X'X unterteilt. Oberhalb dieser Linie X'X befindet sich ein
Analog-Digital-Wandler vom Kaskadentyp gemäß dem erwähnten
französischen Patent FR-A-2 623 034, der die Bits höherer
Gewichtung S&sub4; bis S&sub7;liefert. Unterhalb von X'X findet sich der
Subtrahierverstärker gemäß der Erfindung. Das Eingangssignal VE
wird an diesen Verstärker parallel mit dem Wandler 1 angelegt
und der Verstärker liefert ein Signal VA, das seinerseits an
einen zweiten Analog-Digital-Wandler 4 angelegt wird, der dem
ersten gleicht.
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Um die Darstellung zu vereinfachen, wurde davon
ausgegangen, daß der Analog-Digital-Wandler acht Bits hat, dessen
vier geringerwertige Bits erfindungsgemäß einfach bestimmt
werden können (daher die Zahl 16, denn 2&sup4; = 16). Die Umsetzung
ist aber für den Fachmann problemlos, abhängig von
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- der Anzahl von Bits, die zur Bestimmung von N erforderlich
sind,
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- der für jeden Analog-Digital-Wandler 1 und 4 erforderlichen
Empfindlichkeit vo,
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- der verwendeten Technologie und damit der Streuung bei der
Transistorherstellung.
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Wenn die Zahl N mit i Bits bestimmt wird, indem die
Bits von 0 an gezählt werden, wobei das Bit der Rangordnung j
das erste der Bits höheren Gewichts ist, ergibt sich
insbesondere der Verstärkungsgrad des Eingangstransistors E zu 2j mal
dem Verstärkungsgrad des Verstärkungstransistors A, und die
aktiven Lastwiderstände haben die Reihe 2j, 2j+¹ ... 2i für den
Analog-Digital-Wandler.
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Die erfindungsgemäße Schaltung kann auf Siliziumbasis
realisiert werden, aber um lineare Transistoren E und A mit
genau bestimmter Kennliniensteigung zu erzielen, ist es
günstiger, die Schaltung auf der Basis von Galliumarsenid mit
TEGFET-Transistoren herzustellen.