DE67872T1 - Programmierbare speicherzelle und matrix. - Google Patents

Programmierbare speicherzelle und matrix.

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DE67872T1 DE198282900526T DE82900526T DE67872T1 DE 67872 T1 DE67872 T1 DE 67872T1 DE 198282900526 T DE198282900526 T DE 198282900526T DE 82900526 T DE82900526 T DE 82900526T DE 67872 T1 DE67872 T1 DE 67872T1
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0067972 |·Μη!.-|·!π. j;. KAHLER Γ.; i<- n tan v/a! t 9 ο Dezember 1982 2965/EPC EP 82900526.$ NCR Corporation, World Headquarters, Dayton, Ohio 4^79 (V.St.A.) Programmierbare Speicherzelle und -anordnung Pate η t a η s ρ r ü.__c_hL_e
1. Programmierbare Speicherzelle mit einer ersten Speichervorrichtung (Qp), die einen ersten virtuellen Knoten (N-1), einen zweiten virtuellen Knoten (Np) und eine Gate-Elektrode (V^) aufweist, zum elektrischen Koppeln des ersten (N^)
und zweiten (Np) virtuellen Knoten unter Ansprechen auf die relative Größe zwischen einem programmierbaren Schwellenwertspannungspegel und einer Spannung an der genannten Gate-Elektrode (V^); einer ersten Gate-Vorrichtung (CL), die eine Adressenelektrode (V-d)j einen ersten virtuellen Knoten (N-1), der elektrisch mit dem ersten
virtuellen Knoten (IL) der Speichervorrichtung gekoppelt ists und eine Gate-Elektrode (Vy) aufweist zum elektrischen Koppeln der Adresseelektrode (Vg) mit dem ersten virtuellen Knoten (N1) unter Ansprechen auf die relativen Größen der Spannungen an der Adressenelektrode (Vß) und der Gate-Elektrode (Vy); einer zweiten Gate-Vorrichtung (Q*) mit einem ersten elektrischen Knoten (Vq), einem ersten virtuellen Knoten (N2), der elektrisch mit dem zweiten virtuellen Knoten (Fp) der Speichervorrichtung gekoppelt ist j und einer Gate-Elektrode (Vp) zum elektrischen Koppeln des ersten elektrischen Knoten (Vg) mit dem ersten virtuellen Knoten (Np) unter Ansprechen auf eine Spannung an der Gate-Elektrode (Vß); einer Spannungserzeugungsvorrichtung zum Erzeugen von Spannungen, die mit den Knoten und Elektroden der Speichervorrichtung (Q2) der ersten Gate-Vorrichtung (Q1) und der zweiten Gate-Vorrichtung (Q,) und mit einer Vorrichtung sum Abfühlen des Lei tens zwischen der Adressenelektrode (VrJ der ersten Gate-Vorrichtung (Q1) und dem ersten elektrischen Knoten (V0.) der zweiten Gate-Vorrichtung (Q7) gekoppelt ist, dadurch gekennzeichnet, daß die Spannungserzeugungsvorrichtung wirksam ist um abzugeben: eine erste Spannungsfolge, die geeignet .ist, die Zelle auf einen ersten Binärzustand zu programmieren einschließlich eines Koppeins von Spannungen an die Gate-Elektrode (V, T) der ersten Gate-Vorrich-
tung (Q1) und die zweite Gate-Elektrode (VpJ der Speichervorrichtung (Q2) im wesentlichen zeitsynchron mit im wesentlichen Null-Spannungen an der Adressenelektrode (Vg) der ersten Gate-Vorrichtung (Q1) und an der zweiten Gate-Elektrode (Vn) der zweiten Gate-Vorrichtung (Q^); eine zweite Spannungsfolge, die geeignet ist, die Zelle in einen alternativen zweiten Binärzustand zu programmieren, einschließlich
eines Koppeins von Spannungen an die Gate-Elektrode (Vj^) der Speichervorrichtung (Qp) und die Adressen-(Vg) und Gate-(Vw)Elektrode der ersten Gate-Vorrichtung (Q-1) geeignet zum elektrischen Entkoppeln der Adressen-Elektrode (V13) von dem virtuellen Knoten (V ) in der ersten Gate-Vorrichtung (Q ) im -wesentlichen zeitsynchron mit einer im wesentlichen Null-Spannung an der Gate-Elektrode (Vg) der zweiten Gate-Vorrichtung (Q7,); und eine . dritte Spannungsfolge, die geeignet ist, den in der Zelle programmierten Binärzustand zu lesen einschließlich eines Koppeins von Spannungen zu der Gate-Elektrode (Vy) der ersten Gate-Vorrichtung (Qx1) und zu der Gate-Elektrode (Vp) der zweiten Gate-Vorrichtung (Q,.) im wesentlichen zeitsynchron mit einer im wesentlichen Null-Spannung an der Gate-Elektrode (Vp.) der Speichervorrichtung (Qo)*
2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die an die Gate-(Vy) und Adressen-(VR)Elektrode der ersten Gate-Vorrichtung (Qxj) angelegten Spannungen im wesentlichen größengleich sind.
3- Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß die an die Gate-Elektrode (VM) der Speichervorrichtung (Qp) gekoppelte Spannung wesentlich größer in relativer Größe ist als die an die Gate-(V17) und Adressen-(VT1)Elektrode der ersten Gate-Vorrich-
W J3
tung (Qx1) angelegten Spannungen und eine Impulsfolge aufweist.
4. Speicherzelle nach Anspruch 1, dadurch, gekennzeichnet, daß die erste Gate-Vorrichtung einen ersten Feldeffekttransistor (Q^) aufweist, dessen Gate-Elektrode (4-) elektrisch mit einer ersten Adressenleitung (Vy) gekoppelt ist, wobei die Adressenelektrode
eine erste Elektrode (2) mit leitendem Pfad aufweist, die elektrisch mit einer zweiten Adressenleitung (V13)
gekoppelt ist; daß die zweite Gate-Vorrichtung einen zweiten Feldeffekttransistor (Q^) aufweist, dessen Gate-Elektrode (6) elektrisch mit einer Leseleitung (Vg) gekoppelt ist, wobei der elektrische Knoten eine erste Elektrode (J) mit leitendem Pfad aufweist, die elektrisch mit der dritten Leitung (V„) gekoppelt ist, und daß die Gate-Elektrode (7) der Speichervorrichtung (Qp) elektrisch mit einer Speicherleitung (Vp1) gekoppelt ist.
5. Speicherzelle nach Anspruch 4, dadurch gekennzeichnet, daß die Zelle von einstückigem Aufbau ist, mit einem Substrat (1) mit einem ersten (2) und einem zweiten (3) leitenden Bereich, die elektrisch den ersten Elektroden mit leitendem Pfad in dem ersten (Q^) bzw. zweiten (Q^) Feldeffekttransistor gemeinsam sind, verbunden durch einen Stromfluß-
'
kanal in dem Substrat (1), wobei die erste Transistor-Gate-Elektrode (4) elektrisch von dem Substrat (1) isoliert und in der Nähe des Kanals benachbart zum , ersten leitenden Bereich (2) liegt, die zweite Tran-
sistor-Gate-Elektrode (6) elektrisch isoliert vom 25
Substrat (1) in der Nähe des Kanals benachbart zum
zweiten leitenden Bereich (3) liegt und die Speichervorrichtungs-Gate-Elektrode (7) elektrisch isoliert vom Substrat (1) und in der Nähe des Kanals mittig n zur ersten (4) und zweiten (6) Transistor-Gate-Elektrode liegt.
6. Speicherzelle nach Anspruch 5» dadurch gekennzeichnet , daß die Speichervorrichtung.(Qp)
O5 und die Feldeffekt-Transistor-Gate-Elektroden symmetrisch bezüglich des ersten (2) und zweiten (3) lei-
tenden Bereichs in dem Substrat (1) angeordnet sind, daß die Speichervorrichtungs-Gate-Elektrode (7) stark dotiertes polykristallines Silizium ist, und daß die Speichervorrichtungs-Gate-Elektrode (?) sich zusammen und in unmittelbarem Kontakt einer Siliziumnitridschicht (8) erstreckt, die zwischen der Speichervorrichtungs-Gate-Elektrode (7) und dem Kanal angeordnet ist.
7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet , daß die Substrat-Kanal-Dotierungskonzentration in der Nähe der ersten (4) und zweiten (6) Transistorelektrode sich von der Substrat-Kanal-Dotierungskonzentration in der Nähe der Speichervorrichtungselektrode (7) unterscheidet.
8. Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß die Speichervorrichtung (Q2)
ein Transistor mit nichtflüchtigem veränderbarem 20
Schwellenwert ist, wobei die Feldeffekttransistoren n-Kanalvorrichtungen sind, und daß das Signal auf der Speicherleitung (V^) eine I
und der Dauer von 1 ms besitzt,
der Speicherleitung (V^) eine Nenngröße von 20 Volt
9. Programmierbare M-Zeilen-N-Spalten-Anordnung, gekennzeichnet durch:
eine Vielzahl von Speicherzellen (XX'), von
denen Jede eine erste Adressenleitung (VTr), eine
zweite Adressenleitung (Vg), eine Speicherleitung (VM), eine Leseleitung (VR) und eine dritte Leitung (V„) aufweist;
M-Reihenadressenleitungen (V'y ), von denen
Og jede gemeinsam die ersten Adressenleitungen (VW7 der Zellen in entsprechenden Spalten verbindet;
eine Leseleitung (V'-o)i die gemeinsam die Zellenleseleitungen (VR) verbindet und eine Speicherleitung (V1™), die gemeinsam die Zellenspeicherleitungen (V^) verbindet.
10. Eine programmierbare Logikanordnung, gekennzeichnet durch:
eine Vielzahl von Speicherzellen, von denen jede eine erste Adressenleitung ("Vy), eine zweite Adressenleitung (Vn), eine Speicherleitung (V^), eine Leseleitung (VR) und eine dritte Leitung ("Vg) aufweist;
eine Speicherleitung, die gemeinsam die Zellenspeicherleitungen (Vm-) verbindet ;
eine erste Gruppe (UND) von Zellen, die reihenmäßig gemeinsam die ersten Adressenleitungen (Vy) und spaltenmäßig die zweiten Adressenleitungen (V-p) verbunden haben, um eine logische UND-Anordnung zu bilden §
eine zweite Gruppe (ODER) von Zellen, mit reihenmäßig gemeinsam verbundenen ersten Adressenleitungen (V,r) und spaltenmäßig verbundenen zweiten 25
Adressenleitungen (Vt,), um eine logische ODER-Anordnung zu bilden;
Vorrichtungen (22, 23) zum Koppeln der Spalten der ersten Gruppe (UND) mit den Reihen der zweiten (ODER) Gruppe und
Vorrichtungen (A1, A2, S^, S2, P^, P2, S^, S2) zum selektiven Adressieren individueller Speicherzellen über erste (Vy) und zweite (Vg) Adressenleitungen mit Programmierungssignalen in zeitlicher Übereinstimmung mit Signalen auf der Speicherleitung
11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß eine anzahlmäßig entsprechende Gruppe von Eingangsleitungen elektrisch mit den gemeinsam verbundenen ersten Adressenleitungen (Vy) reihenmäßig in der ersten Gruppe (UND) von Zellen gekoppelt ist und wobei die Vorrichtungen (22, 25) zum Koppeln der Spalten der ersten Gruppe (UND) mit Reihen der zweiten Gruppe (ODER) selektiv die erste (UND) und zweite (ODER) Gruppe entkoppeln, während Zeitsignale an der Speicherleitung (V™) vorhanden sind.
12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Vorrichtung zum selek-
tiven Adressieren individueller Speicherzellen aufweist:
Vorrichtungen (S^, Sp) zum aufeinanderfolgenden Vorspannen der ersten Gruppe (UND) von ZeI-len spaltenmäßig,
Vorrichtungen zum selektiven Vorspannen der ersten Gruppe von Zellen, reihenmäßig elektrisch gekoppelt durch die Eingangsleitungen (A^, Ap) und in zeitlicher Übereinstimmung mit dem Spalten-Vorspannen,
Vorrichtungen (S , Sp) zum aufeinanderfolgenden Vorspannen der zweiten Gruppe (ODER) von Zellen reihenmäßig, und
Vorrichtungen zum selektiven Vorspannen der
zweiten Gruppe von Zellen spaltenmäßig, elektrisch gekoppelt durch die gemeinsam verbundenen zweiten Adressenleitungen (P^, Pp) in der zweiten Gruppe
(ODER) von Zellen in zeitlicher Übereinstimmung mit 35
den Vorrichtungen zum aufeinanderfolgenden Vorspannen.
-δι
13«. Anordnung nach Anspruch 12, dadurch g e k e η η ze lehnet , daß die Vorrichtungen zum aufeinanderfolgenden Vorspannen der ersten und zweiten Gruppe von Zellen in :der Anordnung umfaßt:
eine Spannungsquelle, die über Widerstands elemente (27, 28, 37, 38) mit jeder der Spalten ver bunden ist 5
!0 einen Transistor (24, 26, 29» 31)> der
zwischen jede Spalte und Erdpotential gekoppelt istj
eine gemeinsame Verbindung der dritten
Leitungen (V0,) mit Erdpotential; und
Vorrichtungen (S^5 Sp, EL, Sp), die betriebsmäßig mit dem Transistor zum Betätigen des Transistors in Einklang mit den Zuständen in einem getakteten Schieberegister verbunden sind.
„ Anordnung nach einem der Ansprüche 9 bis 13 -> dadurch gekennzeichnet , daß jede der Zellen aufweist:
einen ersten Feldeffekttransistor mit einer Gate-Elektrode (4), die elektrisch mit der ersten Ädressenleitung ("Vy) gekoppelt ist, einer ersten Elektrode (2) mit leitendem Pfad, die elektrisch mit der zweiten Adressenleitung ("VVv) gekoppelt ist, und einen ersten virtuellen Knoten
(EL) mit leitendem Pfad;
einen zweiten Feldeffekttransistor (Q,) mit einer Gate-Elektrode (6), die elektrisch mit der Leseleitung (V-n) gekoppelt ist, einer ersten Elektrode (3) mit leitendem Pfad , die elektrisch mit der dritten Leitung (V„) gekoppelt ist, und einem ersten virtuellen Knoten (Np) mit leitendem Pfad; und
—ΟΙ
eine Speichervorrichtung (Qp) mit einer Gate-Elektrode (7), die elektrisch mit der Speicherleitung (Υ™) verbunden ist, und mit einem ersten (N^) und zweiten (Np) virtuellen Knoten mit leitendem Pfad, die entsprechend mit den ersten virtuellen Knoten mit leitendem Pfad des ersten (Q^) und zweiten (Qp.) Feldeffekttransistors gekoppelt sind zum Bilden eines leitenden Pfads zwischen dem ersten (N^) und zweiten (Np) virtuellen Knoten mit leitendem Pfad der Speichervorrichtung (Qp) unter Ansprechen auf die relative Größe zwischen einer Spannung an der Speicherleitung (V™) und einer veränderbaren Schwellenwertspannung in der Speichervorrichtung (Q2).
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