DE60301703T2

DE60301703T2 - Organische Speichervorrichtung

Info

Publication number: DE60301703T2
Application number: DE60301703T
Authority: DE
Inventors: Takahisa Tsurugashima-shi Tanabe
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 2002-07-12
Filing date: 2003-07-07
Publication date: 2006-07-06
Anticipated expiration: 2023-07-08
Also published as: DE60301703D1; CN1481034A; EP1381054A1; JP2004047791A; US6947321B2; US20040057323A1; EP1381054B1

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine organische Schaltspeichereinrichtung, welche Schreiben und Wiederbeschreiben ermöglicht, und in welcher organisches Material verwendet wird, und auf eine Speichervorrichtung oder dergleichen, welche die Speichereinrichtung aufweist.
2. Beschreibung der verwandten Technik
In den vergangenen Jahren wurde Forschung und Entwicklung zur Entwicklung funktionaler Einrichtungen oder elektronischer Elemente verstärkt verfolgt, welche organische Materialien verwenden. Beispiele herkömmlicher Speichereinrichtungen, welche organische Materialien verwenden, schließen beispielsweise ein Masken-ROM (Read Only Memory = Lesespeicher), welcher eine organische Diode verwendet, wie durch das japanische Patent Kohyo Nr. 2001-516964 offenbart. Da die Speichereinrichtung kein elektrisches Schreiben ermöglicht, ist die Verwendung der Speichereinrichtung auf ein Masken-ROM begrenzt, und das Speicherelement kann daher nicht auf eine Speichereinrichtung angewandt werden, welche in der Lage ist, elektrische Schreib- oder Wiederbeschreiboperationen durchzuführen.
Ferner enthalten Beispiele anderer Speichereinrichtungen die Speichereinrichtung, die durch das japanische Patent Kokai Nr. 08-116109 offenbart ist. Die Speichereinrichtung verwendet ein Material, welches sich hinsichtlich seines Widerstands in Übereinstimmung mit der Anlegung einer Spannung ändert, und den Widerstandswert selbst bei Entfernung der Anlegespannung behält. Obwohl eine solche Speichereinrichtung mit einem Schaltelement zum Steigern der Kapazität einer Speichereinrichtung kombiniert werden muss, wurde ein geradliniges Verfahren nicht vorgeschlagen, in welchem die Charakteristika der organischen Materialien verwendet werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Die frühere Technik wurde daher mit einem Problem konfrontiert derart, dass es schwierig ist, eine organische Speichereinrichtung großer Kapazität und eine Speichervorrichtung zu implementieren, welche ein elektrisches Schreiben oder Wiederbeschreiben in einer organischen Hochleistungsspeichereinrichtung oder Speichervorrichtung ermöglicht. Das vorstehend genannte Problem wird als ein Beispiel der Probleme genannt, welche die vorliegende Erfindung zu lösen beabsichtigt.
Diese Aufgabe wird durch die in Anspruch 1 genannten Merkmale gelöst.
Gemäß der vorliegenden Erfindung ist eine organische Schaltspeichereinrichtung bereitgestellt, welche umfasst eine Mehrzahl von ersten Elektrodenzeilen; eine organische Speicherschicht, die auf der Mehrzahl der ersten Elektrodenzeilen ausgebildet ist, wobei die organische Speicherschicht eine Spannungs-/Strom-Hysterese-Kennlinie zeigt; eine organische Halbleiterdiode, die auf die organische Speicherschicht gestapelt ist; und eine Mehrzahl von zweiten Elektrodenzeilen, die auf der organischen Halbleiterdiode ausgebildet ist, wobei die Mehrzahl von zweiten Elektrodenzeilen in einer Richtung derart angeordnet sind, dass diese die Mehrzahl erster Elektrodenzeilen schneidet.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt eine Draufsicht eines Teils einer Speichereinrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
2 zeigt eine Querschnittsansicht eines Bereichs, welcher einen Speicherzellenabschnitt der in 1 gezeigten Speichereinrichtung umfasst;
3 entspricht 1 und zeigt einen elektrischen Äquivalentschaltkreis für einen Teil der Speichereinrichtung;
4 zeigt ein Beispiel einer Strom-/Spannungs-Kennlinie (I-V-Kennlinie) des organischen Speichermaterials, welches für die Speicherschicht verwendet wird;
5 zeigt die Ausgestaltung einer Speichereinrichtung, welche die Speichereinrichtung verwendet;
6 zeigt ein Zeitablaufdiagramm, welches zur Darstellung der Prozedur für einen Fall dient, in welchem Daten auf die Speichereinrichtung, ein-Wort zu einer Zeit (bzw. Wort für Wort), geschrieben werden;
7 zeigt schematisch Bit-Daten (B1–Bm), welche auf eine Wortzeile Wj geschrieben wird, wenn eine Spannung –V_L an die Wortzeile W_j zur Zeit D_j angelegt wird, sowie die Zustände der Speicherzelle;
8 zeigt ein Zeitablaufdiagramm, welches zur Darstellung der Prozedur in einem Fall dient, in welchem Daten aus der Speichereinrichtung, ein-Wort zu einer Zeit, ausgelesen werden;
9 zeigt ein Zeitablaufdiagramm, welches zur Darstellung der Prozedur in einem Fall dient, in welchem die Inhalte von allen Speicherzellen gelöscht (zurückgesetzt) werden;
10 zeigt eine Querschnittsansicht eines Bereichs, welcher einen Speicherzellenabschnitt der Speichereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung umfasst; und
11 zeigt eine Querschnittsansicht eines Bereichs, welcher einen Speicherzellenabschnitt der Speichereinrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung umfasst.
GENAUE BESCHREIBUNG DER ERFINDUNG
Ausführungsformen der vorliegenden Erfindung werden nun im Detail unter Bezugnahme auf die Zeichnungen beschrieben. In den Figuren, auf welche in der nachfolgenden Beschreibung Bezug genommen wird, sind gleiche Bezugsziffern Bestandselementen zugeordnet, welche im Wesentlichen äquivalent sind.
Erste Ausführungsform
1 ist eine Draufsicht eines Teils einer Speichereinrichtung 10 gemäß einer ersten Ausführungsform der vorliegenden Erfindung, und 2 ist eine Querschnittsansicht eines Bereichs, welcher einen Speicherzellenabschnitt der Speichereinrichtung 10 umfasst, die in 1 gezeigt ist. Wie in 1 gezeigt, ist die Speichereinrichtung 10 durch Stapeln auf einem Substrat 11 einer unteren Elektrode (nachfolgend auch als Bit-Zeilen Bi bezeichnet) 12, einer Speicherschicht 14, einer Halbleiterschicht 15 und einer oberen Elektrode (nachfolgend auch als Wortzeilen Wj bezeichnet) 16, in dieser Reihenfolge, ausgestaltet.
Genauer ist das Substrat 11 beispielsweise durch alkalifreies Glas gebildet. Eine Mehrzahl von ersten Elektrodenzeilen, welche aus einer Gold (Au)-Metallschicht oder einer Schicht aus anderem Metall hergestellt ist, das heißt, Bitzeilen Bi (i = 1, 2, ... m), in der Form von gegenseitig parallelen Streifen oder Bändern auf dem Substrat 11 angeordnet. Die Speicherschicht 14 ist durch ein organisches Speichermaterial wie Zinkphthalocyanin (ZnPc) oder Zinkphthalocyaninporphyrin beispielsweise ausgebildet. Die Halbleiterschicht 15 ist eine organische p-n-Sperrschicht-Diode, in welcher Kupferphthalocyanin als das p-Typ-Material und ein Perylenderivat als das n-Typ-Material beispielsweise verwendet wird. Die or ganische p-Typ-Halbleiterschicht ist mit der Speicherschicht 14 verbunden, und die organische n-Typ-Halbleiterschicht ist mit der oberen Elektrode 16, welche nachfolgend beschrieben wird, verbunden.
Eine Mehrzahl von zweiten Elektrodenzeilen, die durch ein Metall wie Aluminium (Al) vorgesehen sind, das heißt, bandförmige Wortzeilen Wj (j = 1, 2, ... n) sind auf der Halbleiterschicht 15 derart angeordnet, dass diese gegenseitig parallel sind und in einer Richtung liegen, welche Bit-Linien Bi beispielsweise in einer Richtung orthogonal zu Bit-Zeilen Bi sterikal schneiden. Ein Ohm'scher Kontakt ist zwischen der oberen Elektrode (Wortzeilen Wj) 16 und der Halbleiterschicht 15 (organische n-Typ-Halbleiterschicht) ausgebildet.
Die untere Elektrode (Bit-Zeilen Bi) 12, die Speicherschicht 16, die Halbleiterschicht 15 und die obere Elektrode (Wortzeilen Wj) 16 sind mittels Vakuumdampfablagerung ausgebildet.
Gemäß der vorstehend genannten Ausgestaltung werden Speicherzellen C (j, i) in den Bereichen von Schnittpunkten zwischen den Wortzeilen Wj und Bit-Zeilen Bi ausgebildet. Genauer weist jede der Speicherzellen C (j, i) einen Aufbau auf, in welchem die Wortzeile (Wj) 16, die Halbleiterschicht (Diodensperrschicht) 15, die Speicherschicht 14 und die Bit-Zeile (Bi) 12 in Reihe verbunden sind. Ferner sind die Speicherzellen C (j, i) in der Form einer Matrix angeordnet. Wie später beschrieben wird, dienen die Speicherzellen C (j, i) als Schaltspeicher-Verbundelemente.
3 entspricht 1 und zeigt einen elektrischen Äquivalentschaltkreis entsprechend einem Teil der Speichereinrichtung 10. In dem Äquivalentschaltkreis entsprechen die Dioden Di der Diodensperrschicht der Halbleiterschicht 15 und die Widerstände R entsprechen der Speicherschicht 14 (2). Jede der Speicherzellen C (j, i) kann als eine serielle Verbindung der Diode Di und des Widerstands R dargestellt werden.
4 zeigt ein Beispiel der Strom-Spannungs-Kennlinie (I-V-Kennlinie) des organischen Speichermaterials (Zinkphthalocyanin : ZnPc), welches für die Speicherschicht 14 verwendet wird. Ein solches organisches Speichermaterial zeigt eine Hystereseschleifen-Kennlinie. Genauer steigt dann, wenn das Material in einem Hochwiderstandsphasenzustand (zurückgesetzter Zustand) ist, der Stromwert in Übereinstimmung mit dem Widerstandswert des Hochwiderstandsphasenbereichs, sowie die an das Speichermaterial angelegte Spannung ansteigt. Sowie sich die angelegte Spannung V_W nähert, beginnt der Stromwert rapid anzusteigen, und das Speichermaterial durchläuft einen Phasenübergang in eine Phase niedrigen Widerstands, wenn die angelegte Spannung +V_W (V_W > 0) erreicht. Ferner sinkt der Stromwert in Übereinstimmung mit dem Widerstandswert in dem Phasenbereich niedrigen Widerstands, sowie die angelegte Spannung von der Übergangsspannung V_W ausgehend sinkt. Wenn die angelegte Spannung weiter reduziert wird und die angelegte Spannung –V_E (V_E > 0) erreicht, steigt der Stromwert abrupt und das Material durchläuft einen Phasenübergang zu einer Phase hohen Widerstands. Es sollte bemerkt werden, dass im Sinne der Kürze der Beschreibung ein Fall dargestellt wird, in welchem der Stromwert sich im Wesentlichen linear in dem Hochwiderstandsphasenbereich und dem Niedrigwiderstandsphasenbereich ändert. Es kann jedoch auch ein Speichermaterial verwendet werden, welches eine I-V-Hysterese-Kennlinie von der Art hat, dass Stromvariationen die Form einer Kurve aufweisen.
Wie vorstehend beschrieben, durchläuft das Speichermaterial den Phasenübergang zu der Niedrigwiderstandsphase durch eine Anlegung einer Spannung, welche gleich oder größer als +V_W (V_W > 0) ist, und durchläuft den Phasenübergang zu der Hochwiderstandsphase durch Anlegung einer Spannung, welche gleich oder kleiner als –V_E (V_E > 0) ist. Schreiben binärer Daten kann daher durch Variieren der Spannung ausgeführt werden, welche an die Speicherzellen angelegt wird, durch die Verwendung der I-V-Kennlinie des Speichermaterials. Wie in 4 gezeigt ist, können die Daten ferner somit durch Anlegen einer Spannung V_R, welche zwischen –V_E und +V_W liegt, an die Speichereinheit oder die Zelle ausgelesen wer den, um den Unterschied in den elektrischen Stromwerten (des heißt, beispielsweise I0 und I1) zu erfassen.
5 zeigt die Ausgestaltung einer Speichervorrichtung 20, welche eine Speichereinrichtung 10 verwendet. Die Speichervorrichtung 20 umfasst eine Speichereinrichtung 10, welche die vorstehend genannte Matrixspeichergruppierung, ein Steuergerät 21, einen Adressauswahlschaltkreis 23, und einen Schreib-/Lese-Steuerschaltkreis (nachfolgend einfach als "ein Schreib-/Lese-Schaltkreis" bezeichnet) 24 umfasst. Adressbezeichnungssignale werden aus dem Steuergerät 21 an den Adressauswahlschaltkreis 23 zugeführt, und ein Schreibsteuersignal oder ein Lesesteuersignal wird aus dem Steuergerät 21 an den Schreib-/Lese-Schaltkreis 24 abgegeben. Der Adressauswahlschaltkreis 23 kann ein (nicht gezeigtes) Adressregister enthalten. Der Schreib-/Lese-Schaltkreis 24 kann ein (nicht gezeigtes) Schreibregister/Leseregister enthalten. Das Steuergerät 21 führt ein Schreiben an die Speichereinrichtung 10 auf der Grundlage von externen Daten und Steuersignalen oder auf der Grundlage von Steuersignalen und Daten, welche intern erzeugt werden, durch, und gibt Daten aus, welche aus der Speichereinrichtung 10 ausgelesen werden. Ferner führt das Steuergerät 21 einen Löschvorgang und einen Total-Rücksetzvorgang von geschriebenen Daten in den Speicherzellen durch.
Zusätzlich kann die Speichereinrichtung 20 Schaltkreise zum Bereitstellen einer erhöhten Geschwindigkeit oder erhöhten Funktionalität, wie einen Fehlerkorrekturschaltkreis, einen Erneuerungsschaltkreis (refresh circuit) und eine Pufferschaltung enthalten. Ferner muss das Steuergerät 21 nicht als ein separater Schaltkreis vorgesehen werden, wie er in 5 dargestellt ist. Es ist auch eine Ausgestaltung möglich, in welcher die Vorrichtung das Steuergerät 21 nicht enthält. In einer solchen Vorrichtung sind der Adressauswahlschaltkreis 22 und der Schreib-/Lese-Schaltkreis 24 dahingehend ausgestaltet, in Übereinstimmung mit Befehlen zu arbeiten, welche über einen Datenbus oder dergleichen von einem externen Prozessor, wie einem Mikroprozessor (CPU) zugeführt werden, beispielsweise um so die Schreib-/Lese- und Löschoperationen der Speichereinrichtung 10 durchzuführen.
Eine detaillierte Beschreibung wird nachfolgend unter Bezugnahme auf die Zeichnungen mit Blick auf die Prinzipien der Schreib-, Lese- und Löschoperationen der Speichereinrichtung 10 gegeben. Ferner wird zum Zweck der Vereinfachung der Beschreibung die Annahme gemacht, dass alle der Speicherzellen C (j, i) auf "0" (logischer Wert) zurückgesetzt sind, wenn ein Schreibvorgang durchgeführt wird. Hier entsprechen die Hochwiderstandsphase und die Niedrigwiderstandsphase jeweils "0" und "1" (logische Werte).
Ein Fall, in welchem Daten in die Speichereinrichtung 10 ein Wort zu einer Zeit (d.h. Wort-für-Wort) geschrieben werden, wird im Wege eines Beispiels beschrieben. Genauer wird die Spannung einer Wortzeile zum Durchführen eines Schreibvorgangs auf –V_L (V_L > 0) eingestellt, und eine Spannung V₁ (V₁ > 0) wird an Zellen angelegt, welche mit "1" zu beschreiben sind, und eine Spannung V₀ (V₀ > 0) wird an Zellen angelegt, welche mit "0" zu beschreiben sind. In diesem Fall werden die Spannungen V₁ und V₀ derart gewählt, dass V₁ – V_L > V_W und V₀ – V₁ < V_W. Ferner wird eine Spannung (0V in der vorliegenden Ausführungsform) an die Wortzeilen angelegt, welche nicht dem Schreiben unterzogen werden, wobei die Spannung hinreichend hoch ist, um einen Phasenübergang zu vermeiden, als ein Ergebnis des Anlegens der Spannung V₁. Alternativ können die Wortzeilen, welche dem Schreiben nicht unterzogen werden, auf einer hohen Impedanz gehalten werden.
Genauer wird, wie in 6 gezeigt, die Spannung –V_L an die j-te Wortzeile (Wj) angelegt, welche dem Schreiben zur Zeit t_j zu unterziehen ist. Das Anlegen der Spannung an Die Wortzeile (Wj) findet während der Zeitperiode Δt statt. In diesem Fall wird die Spannung V₁ oder V₀ in Entsprechung mit jedem Bit der Bit-Daten angelegt, welche in die Bit-Zeilen Bi (i = 1, 2, ... m) zu schreiben sind. 7 stellt schematisch die Bit-Daten (B1 bis Bm) dar, welche in die Wortzeile (Wj) zu schreiben sind, sowie die Zustände der Speicherzellen (nachfolgend als die Wider standsphasen bezeichnet). Beispielsweise wird, wenn die Bit-Daten, welche in die Wortzeile (Wj) zu schreiben sind, "1001011 ..." sind, die Spannung V₁ an B1, B4, B6 und B7 angelegt, und die Spannung V₀ an B2, B3 und B5 angelegt, da B1, B4, B6 und B7 einem logischen Wert von "1" und B2, B3 und B5 "0" entsprechen. Wie vorstehend beschrieben, vollziehen die Zellen, an welche die Spannung V₁ angelegt wird, einen Phasenübergang von einer Hochwiderstandsphase (P_H) zu einer Niedrigwiderstandsphase (P_L). Ferner behalten die Zellen, an welche die Spannung V₀ angelegt wird, eine Hochwiderstandsphase (P_H), da kein Phasenübergang durch das Anlegen der Spannung V₀ stattfindet. Demgemäß weisen die Speicherzellen C (j, i) auf der Wortzeile Wj (wobei i = 1, 2, 3, ...) Hochwiderstandsphasen "LHHLHLL ..." in Entsprechung mit den Bit-Daten aufweisen (hier wird P_H durch "H" und P_L durch "L" bezeichnet).
Dann wird, wie in 6 gezeigt, die angelegte Spannung für die Wortzeile W_j zur Zeit t_j + Δt mit 0V vorgesehen, und die Spannung –V_L wird an die nächste Wortzeile W_j+1 während der Zeitperiode Δt angelegt. Die Spannung V₁ oder V₀ wird an die Bit-Zeilen Bi (i = 1, 2, ... m) in Übereinstimmung mit jedem Bit der Bit-Daten, welche in die Zellen der Wortzeile W_j+1 zu schreiben sind, angelegt. Im Ergebnis weisen in ähnlicher Weise wie vorstehend beschrieben die Zellen C (j + 1, i) (wobei i = 1, 2, 3, ... m) auf der Wortzeile W_j+1 Widerstandsphasen in Übereinstimmung mit den Bit-Daten auf. Daten werden ebenso in Wortzeilen W_j+2 und darüber hinaus für jedes Wort in ähnlicher Weise geschrieben.
Eine Beschreibung wird als nächstes für die Prozedur zum Auslesen von Daten aus der Speichereinrichtung 10 für jedes Wort bereitgestellt. Genauer wird, wie in 8 gezeigt, eine Lesespannung V_R an alle der Bit-Zeilen (B1–Bm) angelegt. Ferner wird eine Spannung V_H, welche gleich oder größer als V_R ist, an die Wortzeilen angelegt. Alternativ können die Wortzeilen auf hohe Impedanz eingestellt bzw. gesetzt werden. Ebenso wird, wie in 4 gezeigt, die Lesespannung V_R dahingehend gewählt, eine Spannung zu sein derart, dass kein Phasenübergang bewirkt wird, das heißt, eine Spannung zwischen der Phasenübergangsspannung +V_W und 0V (0 < V_R + V_W). In diesem Zustand wird die Spannung der Wortzeile (Wj), welche auszulesen ist, auf 0V geändert, wodurch die jeweiligen Werte des in den Speicherzellen C (j + 1, i) (wobei i = 1, 2, 3, ... m) fließenden Stroms erfasst werden. Die gelesenen Bit-Daten können durch Unterscheiden der Widerstandsphase jeder Zelle (das heißt, der Hochwiderstandsphase oder der Niedrigwiderstandsphase davon) aus den Stromwerten unterschieden werden. Ähnlich zu einem Fall, in welchem Daten geschrieben werden, können gewünschte Daten durch sequentielles Abtasten (Scanning) der Wortzeilen bei 0V ausgelesen werden.
Als nächstes wird eine Beschreibung für die Prozedur, durch welche in die Speichereinrichtung 10 geschriebene Daten gelöscht werden, gegeben. Ferner wird ein Fall im Wege eines Beispiels beschrieben, in welchem die Inhalte von allen Speicherzellen gelöscht (oder zurückgesetzt) werden. Zunächst wird, wie in 9 gezeigt, eine Löschspannung –V_ER, welche eine Spannung gleich oder kleiner –V_E ist, an alle Wortzeilen (W1–Wn) und alle der Bit-Zeilen (B1 bis Bm) zur Zeit t0 angelegt. Dann wird zur Zeit t1 die Spannung von allen der Bit-Zeilen (B1 bis Bm) auf 0V gesetzt. Da die Spannung gleich oder größer V_E (Absolutwert) in dem Fall über die Speicherzellen angelegt wird, in welchem die Spannung von allen der Bit-Zeilen auf 0V gesetzt ist, werden die Speicherzellen auf eine Hochwiderstandsphase zurückgesetzt, unabhängig von dem Zustand (der Widerstandsphase) vor diesem Löschen. Ferner wird vorstehend ein Fall, in welchem die Inhalte von allen der Speicherzellen gelöscht (zurückgesetzt) werden, beschrieben, jedoch könnte ein Löschen auch für jedes Wort oder jede Zelle durchgeführt werden.
Daher ist es, wie vorstehend beschrieben, gemäß der vorliegenden Erfindung möglich, eine Schaltspeichereinrichtung bereitzustellen, welche einfach und kostengünstig ist, und elektrisches Schreiben und Auslesen ermöglicht, sowie eine Speichervorrichtung, welche die Speichereinrichtung verwendet.
Zweite Ausführungsform
10 ist eine Querschnittsansicht eines Bereichs, welcher einen Speicherzellenabschnitt der Speichereinrichtung 10 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung enthält. Die Halbleiterschicht 15 ist als ein organischer p-Typ-Halbleiter ausgebildet, für welchen das verwendete Material Kupferphthalocyanin ist. Eine Schottky-Diodensperrschicht ist in der Grenzschicht mit der Halbleiterschicht 15 durch Verwenden eines Metalls ausgebildet, welches eine Arbeitsfunktion hat, die kleiner als die von Kupferphthalocyanin ist, wie beispielsweise Aluminium (Al), dies für die obere Elektrode (Wortzeile Wj) 16. Die Ausgestaltung der anderen Abschnitte der Speichereinrichtung 10 ist ähnlich der der ersten Ausführungsform.
Ähnlich zu dem Fall der ersten Ausführungsform, welche vorstehend beschrieben wurde, zeigt die Schottky-Diode eine günstige Schaltcharakteristik und die Zellen C (j + 1, i) arbeiten somit als Schaltspeicherzellen.
Dritte Ausführungsform
11 ist eine Querschnittsansicht eines Bereichs, welcher einen Speicherzellenabschnitt der Speichereinrichtung 10 gemäß einer dritten Ausführungsform der vorliegenden Erfindung enthält. Bei dieser Ausführungsform wird die Ausgestaltung durch Ändern der Position der Speicherschicht und der Halbleiterschicht der ersten Ausführungsform erzeugt. Genauer sind eine Bit-Zeile 12, eine Halbleiterschicht 15, eine organische Speicherschicht 14 und eine Wortzeile 16 in dieser Reihenfolge auf einem Substrat 11 ausgebildet. Ferner ist in diesem Fall die Halbleiterschicht 15 beispielsweise eine p-n-Sperrschichtdiode, und ist derart ausgestaltet, dass deren p-Typ-Halbleiterschicht Kontakt zu der unteren Elektrode (Bit-Zeile 12) bildet. Die Ausgestaltung ist in anderer Hinsicht ähnlich der ersten Ausführungsform.
Ferner ist eine Vielzahl von zusätzlichen Modifikationen für die vorstehend beschriebenen ersten bis dritten Ausführungsformen möglich. Beispielsweise ist eine Ausgestaltung möglich, in welcher die Wortzeile und Bit-Zeile ausgetauscht sind. Genauer kann die untere Elektrode auf dem Substrat 11 die Wortzeile bilden, während die obere Elektrode die Bit-Zeile bilden kann. Zusätzlich könnten die Diodenpolarität auch umgekehrt der der vorstehenden Ausführungsform sein. In diesem Fall kann die Polarität der angelegten Spannung auch zweckmäßig in Übereinstimmung mit der Polarität der Diode ausgewählt werden.
Ebenso ist beispielsweise das Substrat 11 nicht auf alkalifreies Glas beschränkt. Beispielsweise kann ebenso Plastik, organische Materialien und dergleichen verwendet werden. Genauer kann, weil ein organisches Material in einem Niedrigtemperaturprozess ausgebildet werden kann, das Material auf einer Vielzahl von Substraten ausgebildet werden, und die vorstehende Ausgestaltung kann deshalb mittels einer Kombination einer Vielzahl von Materialien implementiert werden.
Die ersten und zweiten Elektrodenzeilen müssen nicht alleine aus Metall hergestellt werden. Die ersten und zweiten Elektrodenzeilen können transparente Elektroden sein, welche aus einem organischen Material oder einem ITO-Film (indium tin oxide film = Indiumzinnoxidfilm) oder ähnlichem hergestellt sein.
Zusätzlich kann eine Vielzahl von Materialien außer den vorstehend genannten Phthalocyaninmaterialien für die Speicherschicht 14 verwendet werden. Die Speicherschicht 14 kann durch eine Vielzahl von Verfahren in Abhängigkeit von dem verwendeten Material ausgebildet werden. Beispiele anderer Materialien, welche für die Speicherschicht 14 verwendet werden können, enthalten Polymermaterialien, wie heteroaromatische Polymere wie Polythiophen und Polypyrrol, Polyphenylenpolymere, Polyanilinpolymere, und Polyacetylenpolymere. Die Verwendung ist nicht auf Polymermaterialien beschränkt, es ist auch möglich, niedrigmolekulare Materialien wie Pentacen, Tetracen und Anthracen anzuwenden. Ferner kann die Diodenschicht 15 unter Verwendung eines Materials wie das der Speicherschicht 14 ausgebildet werden.
Zusätzlich wurde ein Fall, in welchem die organische Speicherschicht 14 und die organische Halbleiterschicht 15 durch Vakuumablagerung im Wege eines Beispiels beschrieben, aber die Ausbildung ist nicht auf ein solches Verfahren beschränkt. Eine Vielzahl anderer Ablagerungsverfahren für organische Materialien kann ebenso verwendet werden. Beispielsweise enthalten Verfahren, welche eingesetzt werden können, das Langmuir-Blodgett (LB)-Verfahren, molekulare Selbstzusammensetzung, molekulare Strahlepitaxe (MBE), Gießen, Drücken (spinning), Schmelzen, Feldpolymerisation, Plasmapolymerisation und dergleichen.
Ferner kann als das n-Typ (Donor)-Dotiermittel der Halbleiterschicht 15 ein Alkalimetall, wie Natrium (Na), Kalium (K) und Alkylammonium und dergleichen verwendet werden. Ferner kann in Fällen, in welchen die Halbleiterschicht 15 durch einen organischen p-Typ-Halbleiter ausgestaltet ist, eine Vielzahl von Substanzen als das p-Typ (Akzeptor)-Dotiermittel verwendet, wie Halogene, Lewis-Säure, protische Säure, Übergangsmetallchloride und dergleichen.
Ferner können so genannte Polymerdotiermittel als das Dotiermittel zusätzlich zu den vorstehend genannten Dotiermitteln verwendet werden. Beispielsweise kann ein Polymerelektrolyt wie Polystyrolsulfonat und Polyvinylsulfonat verwendet werden.
Als Verfahren zur Dotierung der vorstehend genannten organischen Materialien kann eine Vielzahl von Verfahren angewandt werden, wie ein Gasphasen-Flüssigphasen-Dotieren und elektrochemisches Dotieren und dergleichen. Alternativ kann Ionenimplantierung, welche ein Beschleunigen von ionisiertem Dotiermittel mittels eines elektrischen Feldes zum Einschießen des Dotiermittels in das organische Material verwendet, und induziertes Dotieren, welches Licht und Bestrahlung zum Ausführen des Dotierens, verwendet werden.
Die Erfindung wurde unter Bezugnahme auf deren bevorzugte Ausführungsformen beschrieben. Es sollte durch Fachleute verstanden werden, dass eine Vielzahl von Änderungen und Modifikationen ausgehend von den vorstehend beschriebenen Ausführungsformen durchgeführt werden können. Es ist daher beabsichtigt, dass die anliegenden Ansprüche alle solche Änderungen und Modifikationen umfassen.

Claims

Organische Schaltspeichereinrichtung, umfassend: eine Mehrzahl von ersten Elektrodenlinien (12), eine organische Speicherschicht (14), welche auf der Mehrzahl der ersten Elektrodenlinien ausgebildet ist, wobei die organische Speicherschicht eine Spannungs-/Strom-Hysterese-Eigenschaft aufweist; eine organische Halbleiterdiode (15), welche auf die organische Speicherschicht (14) geschichtet ist; und eine Mehrzahl von zweiten Elektrodenlinien (16), welche auf der organischen Halbleiterdiode (15) ausgebildet ist, wobei die Mehrzahl von zweiten Elektrodenlinien in einer Richtung derart angeordnet sind, dass diese die Mehrzahl der ersten Elektrodenlinien (12) schneidet.
Organische Schaltspeichereinrichtung gemäß Anspruch 1, wobei die organische Halbleiterdiode (15) eine pn-Sperrschicht-Diodenschicht ist.
Organische Schaltspeichereinrichtung gemäß Anspruch 1, wobei die organische Halbleiterdiode (15) eine Schottky-Diodenschicht ist.
Speichervorrichtung, umfassend: eine organische Schaltspeichereinrichtung (10) gemäß Anspruch 1; einen Empfängerabschnitt (23) zum Empfangen eines Adressbezeichnungssignals, Daten und eines Schreibbefehlsignals, wobei das Adressbezeichnungssignal Adressen bezeichnet, weiche schneidenden Positionen der Mehrzahl von ersten Elektrodenlinien (12) der Mehrzahl von zweiten Elektrodenlinien (16) entsprechen, und einen Steuerabschnitt (21), welcher die Daten auf die organische Schaltspeichereinrichtung (10) auf der Grundlage des Adressbezeichnungssignals in Antwort auf das Schreibbefehlsignal schreibt.
Speichervorrichtung gemäß Anspruch 4, wobei: der Empfängerabschnitt (23) ein Lesebefehlsignal empfängt, und der Steuerabschnitt (21) Daten von der organischen Schaltspeichereinrichtung (10) auf der Gnundlage des Adressbezeichnungssignals in Antwort auf das Lesebefehlssignal ausliest.
Organische Schaltspeichereinrichtung gemäß Anspruch 2, wobei die p-Typ-Halbleiterschicht der organischen Halbleiterdiode (15) auf der Seite der Mehrzahl der ersten Elektrodenlinien (12) vorgesehen ist.
Organische Schaltspeichereinrichtung gemäß Anspruch 2, wobei die organische Halbleiterdiode (15) ein p-Typ-Kupferphthalocyanin- und ein n-Typ-Perylenderivat umfasst.