DE60207802T2

DE60207802T2 - CDMA-Empfänger und Verfahren zur Kanalabschätzung dafür

Info

Publication number: DE60207802T2
Application number: DE2002607802
Authority: DE
Inventors: Osami Nishimura
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-09-27
Filing date: 2002-09-10
Publication date: 2006-08-31
Anticipated expiration: 2022-09-11
Also published as: EP1298814A2; JP2003110460A; JP3562502B2; US20030058823A1; DE60207802D1; EP1298814B1; EP1298814A3

Description

Die vorliegende Erfindung betrifft einen CDMA-(Code Division Multiple Access, Codemultiplex-Vielfachzugriff)-Empfänger und ein Verfahren zur Kanalabschätzung dafür, und insbesondere einen W-CDMA-(Breitband-CDMA)-Empfänger und ein Verfahren zur Kanalabschätzung dafür.
Eins von Verfahren zum Verbessern von Charakteristiken zum Empfangen eines Signals in einem W-CDMA-Empfänger besteht in der Verbesserung der Präzision der Kanalabschätzung, die in Fingern durchgeführt wird. Die Kanalabschätzung schätzt die Variation der Phase und Amplitude eines empfangenen Signals aufgrund von Schwund in jedem Pfad, d.h. der komplexen Hüllkurve von Schwund, (fading).
Konventionell verwendet die Kanalabschätzung ein Verfahren, das nur Pilotbits nutzt. Es gibt jedoch einen Trend, dass die Kanalabschätzung ein Verfahren verwendet, welches eine harte Entscheidung anhand der anderen Bits von DPCCH (Dedicated Physical Control CHannel, zweckgebundener physikalischer Steuerkanal) als den Pilotbits nach Demodulation trifft und das Ergebnis der harten Entscheidung für die Kanalabschätzung benutzt. Die harte Entscheidung soll im Folgenden beschrieben werden.
Andere verwandte Beispiele sind in JP 2000-78111A (im Folgenden als Verweisdokument 1 bezeichnet), JP 10-51424A (im Folgenden als Verweisdokument 2 bezeichnet), JP 11-68700A (im Folgenden als Verweisdokument 3 bezeichnet), JP 11-154930A (im Folgenden als Verweisdokument 4 bezeichnet) und JP 11-186990A (bezeichnet als Verweisdokument 5) offenbart.
Die in Verweisdokument 1 offenbarte Technik multipliziert Gewichtskoeffizienten zu einer Anzahl von Pilots, wobei die Pilots nach der Multiplizierung zum Erzeugen eines Kanalabschätzungswerts in Bezug zu Kanalinformationen eines Datensignals addiert werden. Die in Verweisdokument 2 offenbarte Technik berechnet ein gewichtetes Mittel einer Anzahl von Pilotblöcken. Die in Verweisdokument 3 offenbarte Technik führt Kanalabschätzung unter Verwendung von Pilotbits einer Anzahl physikalischer Kanäle durch. Die in Verweisdokument 4 offenbarte Technik berechnet ein gewichtetes Mittel von Bits einer Anzahl von Pilotkanälen. Die in Verweisdokument 5 offenbarte Technik berechnet ein gewichtetes Mittel einer Anzahl von Pilotblöcken, während sie Gewichtungskoeffizienten für jedes Bit variiert.
Konventionelle CDMA-Empfänger bergen jedoch den Nachteil, dass die Präzision der Kanalabschätzung niedrig ist.
JP 200041010 und WO 00/36760 offenbaren CDMA-Empfänger gemäß dem Oberbegriff von Anspruch 1 und Verfahren zur Kanalabschätzung gemäß dem Oberbegriff von Anspruch 6.
Eine Aufgabe der vorliegenden Erfindung besteht in der Schaffung eines CDMA-Empfängers und eines Verfahrens zur Kanalabschätzung für denselben, bei dem die Präzision der Kanalabschätzung im Vergleich zu konventionellen CDMA-Empfängern verbessert ist und Charakteristiken des Empfangsbetriebs verbessert sind.
Einem ersten Aspekt der vorliegenden Erfindung zufolge wird ein CDMA-Empfänger geschaffen mit: einer Anzahl von Kanalschätzern, jeweils zur Durchführung einer Kanalabschätzung; einem Rakelsynthetisierer, der mit der Anzahl von Kanalschätzer verbunden ist; einem Sendeleistungssteuerbitsynthetisierer, der mit dem Rakelsynthetisierer verbunden ist; und eine Hartentscheidungsschaltung, die mit dem Rakelsynthetisierer, dem Sendeleistungssteuerbitsynthetisierer und der Anzahl von Kanalschätzern verbunden ist, wobei jeder der Anzahl von Kanalschätzern aufweist: eine erste Kanal schätzeinheit zum Durchführen einer ersten Kanalabschätzung unter Verwendung von Pilotbits; und einen Synchrondetektor zur Erfassung von anderen empfangenen Bits als den Pilotbits, wobei der Rakelsynthetisierer Rakelsynthese an Ergebnissen der Erfassungen durch die Synchrondetektoren durchführt, von denen jedes in den Kanalschätzer geliefert wird, wobei der Sendeleistungssteuerbitsynthetisierer von dem Rakelsynthetisierer gelieferte Sendeleistungssteuerbits synthetisiert, und die Hartentscheidungsschaltung eine Entscheidung aufgrund zumindest eines synthetisierten Sendeleistungssteuerbits trifft und wobei jeder der Anzahl von Kanalschätzern ferner aufweist: eine zweite Kanalschätzeinheit zur Durchführung von Kanalabschätzung unter Verwendung eines Ergebnisses der harten Entscheidung und eine Mittelungsschaltung zum Mitteln eines Ergebnisses der ersten Kanalabschätzung und eines Ergebnisses der zweiten Kanalabschätzung.
In dem CDMA-Empfänger kann die Hartentscheidungsschaltung eine Entscheidung sowohl aufgrund des synthetisierten Sendeleistungssteuerbits als auch anderen Bits als sowohl den Pilotbits und den Sendeleistungssteuerbits treffen.
In dem CDMA-Empfänger kann der Synchrondetektor die empfangenen Bits unter Verwendung eines Ergebnisses der ersten Kanalabschätzung erfassen.
Einem zweiten Aspekt der vorliegenden Erfindung zufolge, wird eine CDMA-Basisstation mit dem oben beschriebenen CDMA-Empfänger geschaffen.
Einem dritten Aspekt der vorliegenden Erfindung zufolge, wird ein CDMA-Mobilanschluss mit dem oben beschriebenen CDMA-Empfänger geschaffen.
Einem vierten Aspekt der vorliegenden Erfindung zufolge, wird ein Verfahren zur Kanalabschätzung geschaffen, das die Schritte aufweist: Durchführen einer ersten Kanalabschätzung unter Verwendung von Pilotbits in jedem Finger; Durchführen einer Synchrondetektion an anderen Bits als den Pilotbits in jedem Finger; Durchführen von Rakelsynthese an den Ergebnissen der Synchrondetektionen, wobei jede in jedem Finger durchgeführt wurde; Synthetisieren von Sendeleistungssteuerbits, die rakelsynthetisiert wurden; Treffen einer harten Entscheidung aufgrund mindestens eines synthetisierten Sendeleistungssteuerbits; Durchführen einer zweiten Kanalabschätzung unter Verwendung des Ergebnisses der harten Entscheidung in jedem Finger und Mittelung eines Ergebnisses der ersten Kanalabschätzung und eines Ergebnisses der zweiten Kanalabschätzung in jedem Finger.
Bei dem Verfahren zur Kanalabschätzung kann die harte Entscheidung sowohl aufgrund des synthetisierten Sendeleistungssteuerbits als auch anderen Bits als sowohl den Pilotbits als auch den Sendeleistungssteuerbits getroffen werden.
In dem Verfahren zur Kanalabschätzung kann die Synchrondetektion unter Verwendung eines Ergebnisses der ersten Kanalabschätzung durchgeführt werden.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden im Licht der folgenden detaillierten Beschreibung der besten Ausführungsarten derselben deutlicher werden, wie sie in den anliegenden Zeichnungen dargestellt sind.
1 zeigt ein Datenformat eines Aufwärtsstreckensignals in 3 GPP;
2 zeigt ein Beispiel eines CDMA-Modulators;
3 zeigt ein Beispiel eines CDMA-Empfängers;
4 zeigt eine Struktur eines Kanalschätzers in einem konventionellen Fall, in dem nur Pilotsymbole zur Kanalabschätzung verwendet werden;
5 zeigt ein Beispiel eines Vektorschätzers;
6 zeigt eine Struktur eines konventionellen Synchrondetektors oder Demodulators;
7 zeigt eine Struktur eines konventionellen Kanalschätzers in einem Fall, in dem eine harte Entscheidung auch zur Kanalabschätzung verwendet wird;
8 zeigt hauptsächlich eine Struktur eines Kanalschätzers eines W-CDMA-Empfängers gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
9 zeigt eine Struktur eines ersten Beispiels des Kanalschätzers des W-CDMA-Empfängers gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;
10 ist ein Ablaufdiagramm, das eine Operation des Kanalschätzteils zeigt;
11 zeigt Synchrondetektion, TPC-Synthese und harte Entscheidung gemäß der vorliegenden Erfindung;
12 zeigt eine BLER-Kennlinie in einem Fall der Ausbreitungsbedingung eines Falls 3 in einem 3 GPP Testkanal eines 12,2, kbps Modells; die Entscheidung wird für Kanalabschätzung verwendet;
13 zeigt eine Struktur eines zweiten Beispiels des Kanalschätzers des W-CDMA-Empfängers gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;
14 zeigt eine Struktur eines dritten Beispiels des Kanalschätzers des W-CDMA-Empfängers gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung; und
15 zeigt das Format eines Abwärtsstreckensignals in 3 GPP.
Zuerst soll ein Umriss der vorliegenden Erfindung beschrieben werden. Wie oben beschrieben ist, ist Kanalabschätzung konventionell nur unter Verwendung von Pilotbits durchgeführt worden. Alternativ ist Kanalabschätzung konventionell unter Verwendung des Ergebnisses einer harten Entscheidung durchgeführt worden, nachdem die harte Entscheidung aufgrund von anderen Bits von DPCCH als den Pilotbits getroffen wurde, der Demodulation folgt.
Das heißt, die nur die Pilotbits verwendende Kanalabschätzung erzielt eine gewisse Präzision. Wenn das Ergebnis von Kanalabschätzung jedoch unter Verwendung von anderen Bits von DPCCH als den Pilotbits zu dem Ergebnis der nur die Pilotbits verwendenden Kanalabschätzung addiert wird, wird die Präzision der Kanalabschätzung weiter verbessert.
Hier wird die Kanalabschätzung unter Verwendung der Pilotbits durch Demodulieren oder Entspreizen der Pilotbits mit bekannten Daten erhalten. Im Gegensatz hierzu gibt es nichts, das den bekannten Daten für die Kanalabschätzung unter Verwendung der anderen Bits von DPCCH-Daten als den Pilotbits entspricht. Deshalb ist es erforderlich, Daten neu zu erzeugen, die den bekannten Daten entsprechen. Konventionell ist das Ergebnis der harten Entscheidung aufgrund der anderen Bits von DPCCH als den Pilotbits als die Daten verwendet werden, die den bekannten Daten entsprechen. Das heißt, die Kanalabschätzung, die die anderen Bits von DPCCH als die Pilotbits verwendet, ist durch Demodulieren oder Entspreizen der anderen Bits in DPCH als den Pilotbits mit den resultieren Daten der harten Entscheidung durchgeführt worden.
Andererseits wird gemäß der vorliegenden Erfindung die harte Entscheidung nach Synthetisierung von Sendeleistungssteuerbits (im Folgenden als TPC-Bits bezeichnet) aufgrund der Annahme getroffen, dass in einem Format, in dem zwei TPC-Bits vorhanden sind, die Werte der zwei TPC-Bits identisch sind. Das heißt, im Gegensatz zu der konventionellen Technik, in der nur die harte Entscheidung aufgrund der anderen Bits von DPCCH als den Pilotbits durchgeführt wird, wird gemäß der vorliegenden Erfindung der Prozess zum Synthetisieren der TPC-Bits vor der harten Entscheidung eingefügt. Aufgrund dieser Synthese wird die Präzision der Kanalabschätzung weiter verbessert.
An dieser Stelle soll die Synthese der TPC-Bits und die harte Entscheidung kurz erklärt werden. Zuerst soll die Synthese der TPC-Bits erklärt werden. Die TPC-Bits zeigen der anderen Partei an, die Sendeleistung zu erhöhen oder zu senken. Wenn zum Beispiel alle und jedes der TPC-Bits einen Wert von "1" annehmen, dann zeigt dies der anderen Partei an, die Sendeleistung zu erhöhen, während, wenn alle und jedes der TPC-Bits einen Wert von "–1" annehmen, dies der anderen Partei anzeigt, die Sendeleistung zu senken. Auf diese Weise nehmen alle und jedes der TPC-Bits nur einen der zwei Werte von "1" und "–1" an. Andererseits wird bei der anderen Partei jedes der TPC-Bits als Daten betrachtet, die mehr als zwei Werte annehmen, welche von der Auflösung eines Analog-Digital-Wandlers abhängen. Wenn zum Beispiel der Analog-Digital-Wandler eine Auflösung von 3 Bits oder 8 Stufen aufweist, dann nimmt jedes der TPC-Bits einen von acht Werten von "–1", "–0,75", "–0,5", "–0,25", "0", "0,25", "0,5" und "0,75" an. Wie oben erklärt ist, sind außerdem in einem Format, in dem zwei TPC-Bits vorliegen, die Werte der beiden TPC-Bits identisch. Wenn der Bezeichner ein TPC-Bit eines Werts von "1" zweimal sendet, empfängt die andere Partei das TPC-Bit daher zweimal. Abhängig von dem Zustand einer Übertragungsleitung kann hier das erste TPC-Bit einen Wert von "–0,25" annehmen, und das letztere TPC-Bit kann einen Wert von "0,75" bei der anderen Partei annehmen.
Wenn der empfangene Wert zwischen "–1" bis "–0,25" fällt, dann wird das TPC-Bit als "0" beurteilt, während wenn der empfangene Wert zwischen "0" bis "0,75" fällt, das TPC-Bit dann als "1" beurteilt wird. Deshalb wird in dem obigen Fall das erste TPC-Bit als "0" beurteilt, und das zweite TPC-Bit wird als "1" beurteilt. Der obige Fall ist ein Beispiel, dass die andere Partei fälschlicherweise beurteilt, dass das erste TPC-Bits "1" ist und das zweite TPC-Bit "0", ungeachtet dessen, dass der Bezeichner das TPC-Bit eines Werts von "1" zweimal sendet.
Zum Lösen des obigen Problems addiert die andere Partei die beiden TPC-Bits, d.h. das erste TPC-Bit eines Werts von "–0,25" und das zweite TPC-Bit eines Werts von "0,75" und teilt die Summe durch einen Wert von zwei, was einen Wert von "0,25" und das beurteilte Ergebnis von "1" ergibt. Deshalb wird die Zuverlässigkeit des beurteilten Ergebnisses gemäß dieser Berechnung verbessert.
Die obige Berechnung anhand der TPC-Bits wird als "eine Synthese der TPC-Bits" bezeichnet. Es wird erkannt werden, dass, wenn die Kanalabschätzung unter Verwendung einer harten Entscheidung nach der Synthese der TPC-Bits durchgeführt wird, dann die Präzision der Kanalabschätzung verbessert wird.
Außerdem wird die obige Operation, bei der, wenn der empfangene Wert zwischen "–1" und "–0,25" fällt, das TPC-Bit dann als "0" beurteilt wird, während, wenn der empfan gene Wert zwischen "0" und "0,75" fällt, das TPC-Bit dann als "1" beurteilt wird, als eine harte Entscheidung bezeichnet.
Eine bevorzugte Ausführungsform gemäß der vorliegenden Erfindung soll unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Vor Beschreibung der bevorzugten Ausführungsform soll eine konventionelle Technik, die die Grundlage der vorliegenden Erfindung darstellt, beschrieben werden. 1 zeigt ein Format eines Aufwärtsstreckensignals, das in "3GPP (3rd Generation Partnership Project), TS 25.211, V3.6.0 (2001-03); Kapitel 5.2.1." definiert ist. Bezugnehmend auf die 1, werden zu der oberen Schicht gesendete Daten im DPDCH (Dedicated Physikal Data Channel, zweckgebundener physikalischer Datenkanal) aufgenommen, und die Steuerbits werden in DPCCH aufgenommen. Von den Steuerbits werden die Pilotbits für die oben genannte Kanalabschätzung verwendet, und die empfangenen Daten werden aufgrund der Kanalabschätzung demoduliert.
Eine Basisstation (Knoten-B) wird durch einen RNC (Radio Network Controller; Funknetzkontroller) gesteuert. Eine der oberen Schicht entgegengesetzte untere Schicht ist eine physikalische Schicht (Schicht 1), und die obere Schicht ist eine MAC (Media Access Control)-Schicht oder einer RLC (Radio Link Control; Funkstreckenkontrolle) Schicht (Schicht 2), die am RNC vorgesehen ist.
Außerdem bezieht sich die vorliegende Erfindung auf eine Verbesserung der Empfangscharakteristiken in Bezug zu der Aufwärtsstrecke von einem Mobilanschluss zur Basisstation und der Abwärtsstrecke. Die Signalrichtung von der Basisstation zum Mobilanschluss wird als eine "Abwärtsstrecke" bezeichnet.
2 zeigt einen Modulator auf einer Senderseite. Das DPDCH-Signal wird mit einem Spreizcode (Cd, l) gespreizt und hinsichtlich Verstärkung mit einer Verstärkungskonstante (β d) angepasst, um ein I-(gleichphasiges)-Signal zu sein. Andererseits werden die Bits des DPCCH mit einem Spreizcode (Cc) gespreizt und hinsichtlich Verstärkung mit einer Verstärkungskonstante (β c) angepasst, um ein Q-(Quadratur) Signal zu sein.
Danach wird das komplexe Signal von I + jQ mit einem Verschlüsselungscode (Sn) verschlüsselt, um ein Basisbandsignal zu sein.
3 zeigt ein Beispiel eines Empfänger. Bezugnehmend auf 3, umfasst der Empfänger einen Sucher 1 und einen Finger 2. Der Finger 2 umfasst einen Wähler 21, Entspreizer 22, Kanalschätzer 23, Synchrondetektoren 24, einen Rakelsynthetisierer/SIR- (Signal to Interference and noise power ratio, Störabstand und Rauschleistung) Detektor 25, einen Codegenerator 26 und eine Verzögerungsschaltung 27.
Ein empfangenes Breitbandsignal wird sowohl dem Sucher 1, der nach einem Verzögerungsprofil sucht, als auch dem Finger 2 geliefert, der Demodulation durchführt. In dem Finger 2 wird das empfangene Signal dem Wähler 21 geliefert, in dem Signale vorgegebener Pfade ausgewählt werden, und die ausgewählten Signale werden in den Entspreizern 22 in Übereinstimmung mit dem von dem Sucher 1 gelieferten Verzögerungsprofil entspreizt. Die Kanalschätzer 23 führen Kanalabschätzung aufgrund der entspreizten Daten durch. Die Synchrondetektoren 24 (ihren Demodulation aufgrund der Kanalschätzwerte und der entspreizten Daten durch. Die demodulierten Daten werden synthetisiert und zur SIR-Detektion im Rakelsynthetisierer/SIR-Detektor 25 verwendet und anschließend einem Codec in einem oberen Signalprozessor geliefert, der nicht gezeigt ist.
4 zeigt einen konventionellen Kanalschätzer 23-1 als ein Beispiel des Kanalschätzers 23. Der Kanalschätzer 23-1 verwendet nur die Pilotbits. Bezugnehmend auf 4 umfasst der Kanalschätzer 23-1 einen Pilotextrahierer 31, einen Multiplizierer 32, eine Schlitzmittelungsschaltung 33 und einen Vektorschätzer 34.
In dem Kanalschätzer 23-1 extrahiert der Pilotextrahierer 31 die Pilotbits in dem DPCCH, und der Multiplizierer 32 demoduliert die Pilotbits, um ein demoduliertes Signal Xc(i, m, n) (wobei i die Nummer eines Fingers, m die Nummer eines Schlitzes und n die Nummer eines Bits darstellt) zu erhalten. Die Schlitzmittelungsschaltung 33 mittelt vektoriell das demodulierte Signal Xc(i, m, n) für jeden Schlitz, um ein gemitteltes Signal h(i, m) zu erhalten. Zum Zweck einer Verbesserung der Präzision der Schätzung wird das gemittelte Signal h(i, m) in einem Bereich einiger Schlitze in dem Vektorschätzer 34 gefiltert, um einen Schwundvektor Zc(i, m) zu erhalten, der auch als ein Kanalschätzvektor bezeichnet wird. Hier besteht ein Schlitz aus 10 Bits für den DPCCH, wie später erklärt wird.
5 zeigt ein Beispiel des Vektorschätzers (oder Schwundvektorschätzers) 34. Bezugnehmend auf 5 weist der Vektorschätzer 34 Verzögerungsschaltungen 41–44, Multiplizierer 45–49 und einen Addierer 50 auf.
Der Kanalschätzwert h(i, m) des m-ten Schlitzes in dem i-ten Finger wird dem Vektorschätzer 34 geliefert, der einen FIR- (Finite Impulse Response, begrenztes Impulsansprechverhalten) Filter aufweist, und der Schwundvektor Zc(i, m) wird von dem Vektorschätzer 34 abgeleitet. In 5 ist die Anzahl von Abgriffen fünf und deshalb wird der Schwundvektor Zc(i, m) von dem Kanalschätzwert h(i, m) um zwei Schlitze verzögert.
6 zeigt einen konventionellen Synchrondetektor 24. Bezugnehmend auf 6 umfasst der Synchrondetektor 24 Multiplizierer 61 und 63, einen Konjugiert-Komplex-Kalkulator 62 und einen Rakelsynthetisierer 64.
Bezugnehmend auf 6 multipliziert der Multiplizierer 61 den Schwundvektor Zc(i, m) mit dem Inversen von ISSI (Interference Signal Strength Indicator; Störsignalstärkenindikator), das von dem Rakelsynthetisierer/SIR-Detektor 25 geliefert wird. Der Konjugiert-Komplex-Kalkulator 62 berechnet die normalisierte konjugiert-komplexe Größe der Produkte der Multiplizierung. Der Multiplizierer 61 multipliziert das DPDCH-Signal mit der normierten konjugiert-komplexen Größe. Der Rakelsynthetisierer 64 führt Rakelsynthese an den Produkten jeweils von dem Multiplizierer 63 aus, um ein demoduliertes Signal U_DCH(m – 2, n) des DPDCH zu erhalten, das durch die folgende Gleichung dargestellt ist:
7 zeigt einen konventionellen Kanalschätzer 23-2 als ein Beispiel des Kanalschätzers 23. Der Kanalschätzer 23-2 verwendet nicht nur die Pilotbits, sondern auch ein Ergebnis der harten Entscheidung für die Kanalabschätzung. Die Elemente von 7, die ähnlich den wie in 4 gezeigt sind, sind durch die gleichen Bezugsziffern dargestellt, und eine Erklärung derselben ist weggelassen worden. Bezugnehmend auf 7 umfasst der Kanalschätzer 23-2 einen Demultiplexer 31B, den Multiplizierer 32, die Schlitzmittelungsschaltung 33, Konjugiert-Komplex-Kalkulatoren 71 und 74, Multiplizierer 72, 75 und 77, einen Rakelsynthetisierer 80, eine Hartentscheidungsschaltung 73, einen Multiplexer 79, eine Schlitzmittelungsschaltung 76 und den Vektorschätzer 34. Die Multiplizierer 77 und 72, der Konjugiert-Komplex-Kalkulator 71 und der Rakelsynthetisierer 80 ähneln jeweils den Multiplizierern 61 und 63, dem Konjugiert-Komplex-Kalkulator 62 und dem Rakelsynthetisierer 64 des in 6 gezeigten Synchrondetektors 24 und sind getrennt von dem Synchrondetektor 24 vorgesehen.
Als nächstes soll die Operation des Kanalschätzers 23-2 beschrieben werden. Die Pilotbits, die durch den Demultiplexer 31B extrahiert werden, werden durch den Multiplizierer 32 unter Verwendung der bekannten Daten D*_PLT(m, n) demoduliert. Die Schlitzmittelungsschaltung 33 mittelt die demodulierten Daten im Bereich eines Schlitzes, um die Kanalabschätzung h(i, m) zu erhalten. Die Kombination des Multiplizierers 77, der Konjugiert-Komplex-Schaltung 71 und des Multiplizierers 72 führt Synchrondetektion an den anderen empfangenen Bits als den Pilotbits unter Verwendung der Kanalabschätzung h(i, m) durch. Der Rakelsynthetisierer 80 führt Rakelsynthese an den von dem Multiplizierer 72 abgeleiteten Daten durch. Die Hartentscheidungsschaltung 73 trifft eine harte Entscheidung über die von dem Rakelsynthetisierer 80 abgeleiteten Daten, um Daten D_CCH(m, n) zu erhalten.
Als nächstes multiplexiert in der zweiten Kanalabschätzung der Multiplexer 79 die demodulierten Daten Xc(i, m, n) in dem Teil der Pilotbits, der von dem Multiplizierer 32 abgeleitet ist, und die Daten, die unter Verwendung des Ergebnisses der harten Entscheidung anhand der Daten in dem anderen Teil als den Pilotbits demoduliert wurden, welche von der Hartentscheidungsschaltung 73, der Konjugiert-Komplex-Schaltung 74 und dem Multiplizierer 75 abgeleitet wurden, um multiplexierte Daten X'c(i, m, n) zu erhalten. Die Schlitzmittelungsschaltung 76 mittelt die multiplexierten Daten X'c(i, m, n) zum Erhalten gemittelter multiplexierter Daten h'(i, m). Der Vektorschätzer 34 glättet die gemittelten multiplexierten Daten h'(i, m), um die geglätteten Daten Zc(i, m) zu erhalten, die zum Demodulieren der DPDCH-Daten verwendet werden. Das heißt, die Ausgabe des Vektorschätzers 34 wird dem Synchrondetektor/Pegeldetektor 24 geliefert.
Hier werden die demodulierten Daten Xc(i, m, n) durch die Gleichung wie folgt dargestellt: XC(i, m, n) = zC(i, m, m)·D•PLT (m, n) (2),wobei D*_PLT(m, n) die für die Demodulation verwendeten Daten sind.
Die Kanalabschätzung h(i, m) wird durch die folgende Gleichung dargestellt:
Die resultierten Daten der harten Entscheidung D_CCH(m, n) sind durch die folgende Gleichung dargestellt:
Die multiplexierten Daten X'c(i, m, n) sind durch die folgende Gleichung dargestellt: x'C(i, m, n) = zC(i, m, n)·D*PLT'(m, n) für 0 ≤ n < NP = zC(i, m, n)·D*CCH(m, n) für NP ≤ n < 10 (5)
Die gemittelten multiplexierten Daten h'(i, m) sind durch die folgende Gleichung dargestellt:
Als nächstes soll der W-CDMA-Empfänger gemäß einer Ausführungsform der vorliegenden Erfindung im Folgenden aufgrund der wie oben beschriebenen konventionellen Technik beschrieben werden.
8 zeigt einen Kanalschätzer eines W-CDMA-Empfängers gemäß einer Ausführungsform der vorliegenden Erfindung. Die Elemente ähnlich denjenigen der in 3 gezeigten konventionellen Technik sind durch die gleichen Bezugsziffern dargestellt, und eine Erklärungen derselben ist weggelassen worden. Bezugnehmend auf 8, ist jeder Kanalschätzer 23-3 für jeden Finger vorgesehen, und jeder Kanalschätzer 23-3 umfasst einen Demultiplexer 31B, einen Kanalschätzteil (A) 81, einen Wellendetektor 72, einen Kanalschätzteil (B) 82 und eine Mittelungsschaltung 83. Der Rakelsynthetisierer 80, TPC-Synthetisierer 78 und die Hartentscheidungsschaltung 73 werden unter den Fingern als gemeinsame Elemente geteilt.
Als nächstes soll die Operation des Kanalschätzers beschrieben werden. Die Bits des DPCCH, die von dem Entspreizer 22 des relevanten Fingers zugeführt werden, werden dem Demultiplexer 31B geliefert, in dem die Bits des DPCCH in Pilotbits und die anderen Bits als die Pilotbits unterteilt werden. Der Kanalschätzteil (A) 81 führt Kanalabschätzung nur durch die Pilotbits unter Verwendung des bekannten Signals D*_PLT(m, n) durch. Andererseits werden die anderen Bits als die Pilotbits Synchrondetektion durch den Wellendetektor 72 unter Verwendung des Ergebnisses der Kanalschätzung unterzogen, die durch den Kanalschätzteil (A) 81 durchgeführt wurde, und werden einer Rakelsynthese unterzogen, die durch den Rakelsynthetisierer 80 ausgeführt wird. Danach werden die TPC-Bits nach der Rakelsynthese der TPC-Synthese unterzogen, die durch den TPC-Synthetisierer 78 ausgeführt wird. Die synthetisierten TPC-Bits und die anderen Bits als die Pilotbits und die TPC-Bits werden einer harten Entscheidung unterzogen, die durch die Hartentscheidungsschaltung 73 ausgeführt wird. Darüber hinaus führt der Kanalabschätzungsteil (B) 82 Kanalabschätzung an anderen Bits als den Pilotbits unter Verwendung des Ergebnisses der harten Entscheidung aus. Als nächstes berechnet die Mittelungsschaltung 83 den Mittelwert des Ergebnisses der Kanalabschätzung nur durch die Pilotbits und das Ergebnis der Kanalabschätzung durch die anderen Bits als die Pilotbits. Der Mittelwert wird jedem Synchrondetektor/Pegeldetektor geliefert.
[Beispiel]
Als nächstes soll ein Beispiel des Kanalschätzers erklärt werden. 9 zeigt ein Beispiel der Struktur eines Kanalschätzers 23-2 des W-CDMA-Empfängers gemäß der vorliegenden Erfindung für einen Fall, in dem das DPCCH-Schlitzformat = 2, zum Beispiel. 10 zeigt ein Ablaufdiagramm der Operation des Kanalschätzers 23-2. In 9 sind ähnliche Elemente wie die in 7 gezeigten durch die gleichen Bezugsziffern dargestellt, und eine Erklärung derselben ist weggelassen worden.
Bezugnehmend auf 9, weist der Kanalschätzer 23-3 den Demultiplexer 31B, den Multiplexer 32, die Schlitzmittelungsschaltung 33, Konjugiert-Komplex-Kalkulatoren 71 und 74, die Multiplizierer 72, 75 und 77, den Rakelsynthetisierer 80, einen TPC-Synthetisierer/eine Hartentscheidungsschaltung 78, den Multiplexer 79, die Schlitzmittelungsschaltung 76 und den Vektorschätzer 34 auf.
Als nächstes soll die Operation des Kanalschätzers 23-3 unter Bezugnahme auf 10 beschrieben werden. Zuerst wird bei Schritt S1 die Kanalabschätzung unter Verwen- dung nur der Pilotbits ausgeführt. Das heißt, die Pilotbits werden durch den Demultiplexer 31B extrahiert, wie in 9 gezeigt ist, die extrahierten Pilotbits werden unter Verwendung der bekannten Daten D*_PLT(m, n) demoduliert, um das demodulierte Signal Xc(i, m, n) zu erhalten, und das demodulierte Xc(i, m, n) wird im Bereich eines Schlitzes durch die Schlitzmittelungsschaltung 33 gemittelt, um das gemittelte Signal h(i, m) zu erhalten. Der Demodulator 32 in 9 entspricht dem Kanalschätzteil (A) 81 in 8.
Als nächstes wird bei Schritt S2 die Synchrondetektion und die Rakelsynthese an den anderen empfangenen Bits als den Pilotbits unter Verwendung des Ergebnisses h(i, m) der Kanalabschätzung durchgeführt, das beim Schritt S1 erhalten wurde. Das heißt, der Konjugiert-Komplex-Kalkulator 71, die Multiplizierer 72 und 77 sowie der Rakelsynthetisierer 80 arbeiten in der gleichen Weise wie derjenigen der Elemente, die in 6 gezeigt sind. Diese Synchrondetektion kompensiert die Phase der anderen empfangenen Bits als den Pilotbits.
Als nächstes wird bei Schritt S3 das Ergebnis der Synchrondetektion und Rakelsynthese der TPC-Synthese in dem TPC-Synthetisierer 78 und der harten Entscheidung in der Hartentscheidungsschaltung 78 unterzogen. Als Ergebnis der harten Entscheidung werden die Daten D_CCH(m, n) erhalten. Die konjugiert-komplexe Größe D*_CCH(m, n) der Daten D_CCH(m, n) wird durch den Konjugiert-Komplex-Kalkulator 74 erhalten. Diese konjugiert-komplexe Größe D*_CCH(m, n) entspricht den oben aufgeführten bekannten Daten D*_PLT'(m, n).
Als nächstes werden bei Schritt S4 die anderen empfangenen Bits als die Pilotbits durch den Multiplizierer 75 unter Verwendung der konjugiert-komplexen Größe D*_CCH(m, n) demoduliert, und die demodulierten Daten von dem Multiplizierer 75 werden mit dem Ergebnis der demodulierten Daten Xc(i, m, n) von dem Multiplizierer 32 durch den Multiplexer 79 multiplexiert. Zusätzlich werden die multiplexierten Daten durch die Schlitzmittelungsschaltung 76 und den Vektorschätzer 34 verarbeitet, um die Kanalab schätzung Zc(i, m) zu erhalten. Der Demodulator 75 und der Multiplexer 79 in 9 entsprechen dem Kanalschätzteil (B) 82 bzw. der Mittelungsschaltung 83 in 8.
Als nächstes wird bei Schritt S5 Synchrondetektion der Daten des DPDCH durch den Synchrondetektor/Pegeldetektor 24 in 3 unter Verwendung der Kanalabschätzung Zc(i, m) von dem Vektorschätzer 34 durchgeführt.
11 zeigt die harte Entscheidung unter Verwendung der TPC-Informationen gemäß der vorliegenden Erfindung. 11 exemplifiziert einen Fall, in dem das DPCCH-Schlitzformat = 2. Bezugnehmend auf 11, umfasst der DPCCH einen PILOT, der das erste bis vierte Bit belegt, einen TFCI (Transport Format Combination Indicator; Transportformatkombinationsindikator), der das fünfte und sechste Bit belegt, einen FBI (Feedback Indicator, Rückmeldeindikator), der das siebte Bit belegt, und den TPC, der das achte bis neunte Bit belegt. Von diesen werden die anderen Bits des TFCI, FBI und TPC als die PILOT der Synchrondetektion durch die Multiplizierer 72 und 77 und die Konjugiert-Komplex-Schaltung 71 und der Rakelsynthese durch den Rakelsynthetisierer 80 unterzogen. Außerdem werden das achte und neunte Bit der TPC-Synthese in dem TPC-Synthetisierer 78 unterzogen. Danach werden der TFCI und FBI nach Synchrondetektion und der TPC sowohl nach Synchrondetektion als auch TPC-Synthese der harten Entscheidung in der Hartentscheidungsschaltung 73 unterzogen.
Die Hartentscheidungsschaltung in 7 erhält das Ergebnis der harten Entscheidung unter Verwendung der Gleichung (4). Andererseits nutzt die vorliegende Erfindung die Tatsache, dass der TPC immer aus zwei Bits besteht, wenn irgendeins des ersten bis vierten DPCCH-Schlitzformats angenommen wird, um die Präzision der harten Entscheidung zu verbessern, wodurch die Präzision der Kanalabschätzung (siehe TPC 8 und 9 in 11) verbessert wird. Mit anderen Worten, die TPC-Bits werden nach der Synchrondetektion direkt der harten Entscheidung gemäß der konventionellen Technik unterzogen, während die TPC-Bits nach der Synchrondetektion der harten Entscheidung unterzogen werden, nachdem sie gemäß der vorliegenden Erfindung synthetisiert wur den. Folglich wird die Präzision der Kanalabschätzung gemäß der vorliegenden Erfindung im Vergleich zu der konventionellen Technik verbessert.
Das Ergebnis der harten Entscheidung gemäß der vorliegenden Erfindung ist durch die folgenden Gleichungen dargestellt:
und DCCH(m, 9) = DCCH(m, 8) (8)
Ein Vergleich des Ergebnisses der harten Entscheidung D_CCH(m, 8) und D_CCH(m, 9), das durch die Gleichungen (7) und (8) dargestellt ist, mit dem durch die Gleichung (4) dargestellten Ergebnis der harten Entscheidung DCCH(m, n) zeigt, dass die Gleichungen (7) und (8) sich dadurch von der Gleichung (4) unterscheiden, dass die Summierungen von Zc(i, m, n)·h*(m, n) summiert etwa n = 8 und 9 ergeben. Hier stellt n die Nummer eines Bits dar. Deshalb stellen die Gleichungen (7) und (8) dar, dass die TPC der harten Entscheidung nach ihrer Synthese unterzogen werden.
Der Kanalschätzer gemäß der vorliegenden Erfindung arbeitet in der oben beschriebenen Weise. Wie jedoch aus 9 deutlich wird, ist die Operation des Kanalschätzer äquivalent zu einer anderen Operation, in der (1) die Pilotbits durch den Multiplizierer 32 unter Verwendung der bekannten Daten D*_PLT(m, n) demoduliert werden, die demodulierten Pilotbits vektoriell für jeden Schlitz in der Schlitzmittelungsschaltung 76 gemittelt werden; und die Vektormittelwerte zusammen zum Erhalten eines ersten Ergebnisses gefiltert werden, das eine Schwundvektorschätzung darstellt; (2) die anderen empfangenen Bits als die Pilotbits der Synchrondetektion unter Verwendung des Ergebnisses (der Ausgabe der Schlitzmittelungsschaltung 33) der Kanalabschätzung bezüglich der Pilotbits durch den Multiplizierer 72 unterzogen werden; eine Anzahl von TPC-Bits nach der Synchrondetektion in dem TPC-Synthetisierer 78 synthetisiert werden, die synthetisierten TPC-Bits und die anderen Bits als die Pilotbits und die TPC-Bits nach der Synchrondetektion der harten Entscheidung in der Hartentscheidungsschaltung 73 unterzogen werden; die anderen empfangenen Bits als die Pilotbits der Entspreizung unter Verwendung des Ergebnisses D*_CCH(m, n) der harten Entscheidung durch den Multiplizierer 75 unterzogen werden; die entspreizten Werte vektoriell für jeden Schlitz in der Schlitzmittelungsschaltung 76 gemittelt werden; und die Vektormittelwerte zusammen gefiltert werden, um ein zweites Ergebnis zu erhalten, das die Schwundvektorschätzung darstellt; und (3) das erste und zweite Ergebnis durch den Multiplizierer 79 summiert werden, um den Mittelwert derselben zu erhalten, wodurch schließlich die Kanalabschätzung realisiert wird.
12 zeigt Kennlinien von BLER (Block Error Rate; Blockfehlerrate) unter der Ausbreitungsbedingung von Fall 3 des 3 GPP Testkanals eines 12,2 kbps Modells. 12 zeigt, wie die Verbesserung der Präzision der Kanalabschätzungsergebnisse zu der Verbesserung der BLER-Kennlinien auf der Empfangsseite führt. Es wird aus 12 deutlich, dass die Hinzufügung nur der harten Entscheidung eine Verbesserung von Eb/No um 0,4 dB für die BLER von 10^–2 verglichen mit der nur Pilotbits verwendenden Kanalabschätzung erbringt, und die Hinzufügung sowohl der harten Entscheidung als auch der TPC-Synthese eine Verbesserung von Eb/No um 0,15 dB für die BLER von 10^–2 im Vergleich zu der Hinzufügung der konventionellen harten Entscheidung erbringt.
Als nächstes soll ein anderes Beispiel der vorliegenden Erfindung beschrieben werden. In dem wie in 9 gezeigten Beispiel ist kein Vektorschätzer in einem Teil zur Kanalabschätzung vorhanden, in der die Pilotbits zum Reduzieren des Prozessumfangs verwendet werden. Ein Vektorschätzer kann jedoch für die wie in 13 gezeigte, die Pilotbits verwendende Kanalabschätzung vorgesehen werden, in der ein Vektorschätzer 34B zwischen der Schlitzmittelungsschaltung 33 und dem Multiplizierer 77 eingefügt ist, und in 14, in der ein Vektorschätzer 34C zwischen dem Konjugiert-Komplex-Kalkulator 71 und dem Multiplizierer 72 eingefügt ist.
Wie oben erklärt, betrifft die vorliegende Erfindung eine Verbesserung der Charakteristiken in dem Fall, in dem eine Basisstation ein Signal auf einer Aufwärtsstrecke von einem Mobilanschluss erhält. Deshalb ist der Empfänger, der den wie in 3 gezeigten Kanalschätzer 23 einschließt, in einer Basisstation untergebracht. Andererseits ist der wie in 2 gezeigte Sender oder Modulator in einem Mobilanschluss untergebracht.
Als nächstes soll eine Anwendung der vorliegenden Erfindung auf einen Mobilanschluss beschrieben werden. 15 zeigt das Format eines Signals, das von einer Basisstation zu einem Mobilanschluss überträgen wird. Dieses Format ist in 4 von 3 GPP TS25-211, Kapitel 5.3.2 gezeigt.
Wie in 15 gezeigt ist, werden der DPDCH und der DPCCH in der Abwärtsstrecke zeitmultiplexiert und sie werden als Ganzes als ein DPCH (Dedicated Physical Channel, zweckgebundener physikalischer Kanal) bezeichnet, was sich von dem Fall der Aufwärtsstrecke unterscheidet. Zusätzlich wird in der Abwärtsstrecke ein als CPICH (Common Pilot Channel, zentraler Pilotkanal) bezeichneter Pilotkanal getrennt durch Codemultiplizierung übertragen, und die Kanalabschätzung wird normalerweise unter Verwendung nur der Pilotbits dieses Kanals durchgeführt. Wenn ferner die Kanalabschätzung unter Verwendung sowohl der Pilotbits des CPICH als auch der Pilotbits des DPCH ausgeführt wird, dann werden die Charakteristiken der Kanalabschätzung verbessert.
Es soll nun eine Technik beschrieben werden, bei der ein Mobilanschluss, der den CPICH und den DPCH empfängt, die Kanalabschätzung durchgeführt. Die obige Beschreibung wurde unter der Annahme angefertigt, dass der wie in 9 gezeigte Kanalschätzer 23-3 in einer Basisstation untergebracht ist. Der Kanalschätzer 23-3 kann jedoch in einem Mobilanschluss untergebracht sein. Zum Unterbringen des Kanalschätzers 23-3 in einem Mobilanschluss ist es nur erforderlich, dass der DPCCH als eine Eingabe in den Demultiplexer 31B zu dem CPICH und DPCH geändert wird, die Pilot bits als eine Ausgabe von dem Demultiplexer 31B zu den Pilotbits des CPICH und DPCH geändert werden und der andere Teil als die Pilotbits als eine Ausgabe von dem Demultiplexer 31B zu dem TPC, TFCI, und BFI des DPCH geändert wird.

Claims

CDMA-Empfänger mit: einer Anzahl von Kanalschätzern (23-3), jeweils zur Durchführung einer Kanalabschätzung, einem Rakelsynthetesierer (80), der mit der Anzahl von Kanalschätzern verbunden ist, und einer Hartentscheidungsschaltung (73), die mit dem Rakelsynthetisierer und deren Anzahl von Kanalabschätzern verbunden ist und die eine harte Entscheidung trifft, wobei jeder der Anzahl von Kanalschätzern (23-3) aufweist: einer erste Kanalschätzeinheit (81) zum Durchführen einer ersten Kanalabschätzung unter Verwendung von Pilotbits und einen Synchrondetektor (72) zur Erfassung von anderen empfangenen Bits als den Pilotbits, wobei der Rakelsynthetisierer (80) eine Rakelsynthese an Ergebnissen der Erfassungen durch die Synchrondetektoren (72) durchführt, wobei jedes in dem Kanalabschätzern (23-3) geliefert wird, wobei jeder der Anzahl von Kanalschätzern (23-3) ferner aufweist: eine zweite Kanalschätzeinheit (82) zur Durchführung einer Kanalabschätzung unter Verwendung eines Ergebnisses der harten Entscheidung, und eine Mittelungsscheidung (83) zum Mitteln eines Ergebnisses der ersten Kanalabschätzung und eines Ergebnisses der zweiten Kanalabschätzung, dadurch gekennzeichnet, dass der CDMA-Empfänger ferner einen Sendeleistungssteuerbitsynthetisierer (78) aufweist, der zwischen den Rakesynthetisierer (80) und die Hartentscheidungsschaltung (73) eingefügt ist und die Sendeleistungssteuerbits, die von dem Rakesynthetisierer (80) gelie fert werden, synthetisiert, und wobei die Hartentscheidungsschaltung (73) die harte Entscheidung aufgrund zumindest eines synthetisierten Sendeleistungssteuerbits durchführt.
CDMA-Empfänger nach Anspruch 1, wobei die Hartentscheidungsschaltung (73) eine Entscheidung für sowohl das synthetisierte Sendeleistungssteuerbit und andere Bits als die Pilotbits und die Sendeleistungssteuerbits trifft.
CDMA-Empfänger nach Anspruch 1, wobei der Synchrondetektor (72) die empfangenen Bits unter Verwendung eines Ergebnisses der ersten Kanalabschätzung erfasst.
CDMA-Basisstation mit einem CDMA-Empfänger nach einem der Ansprüche 1 bis 3.
CDMA-Mobilanschluss mit dem CDMA-Empfänger nach einem der Ansprüche 1 bis 3.
Verfahren der Kanalabschätzung mit den Schritten: Durchführen einer ersten Kanalabschätzung (S1) unter Verwendung von Pilotbits in jedem Finger, Durchführen einer Synchrondetektion (S2) an anderen Bits als den Pilotbits in jedem Finger, Durchführen einer Rakesynthese (S2) an den Ergebnissen der Synchrondetektion, wobei jede in jedem Finger durchgeführt wurde, Treffen einer Hartentscheidung (S3), Durchführung einer zweiten Kanalabschätzung (S4) unter Verwendung des Ergebnisses der harten Entscheidung in jedem Finger und Mittelung (S4) eines Ergebnisses der ersten Kanalabschätzung und eines Ergebnisses der zweiten Kanalabschätzung in jedem Finger, dadurch gekennzeichnet, dass das Verfahren ferner den Schritt der Synthetisierung (S3) von Sendeleistungssteuerbits aufweist, die rakesynthetisiert wurden, und wobei der Schritt der harten Entscheidung (S3) eine harte Entscheidung an zumindest einem synthetisierten Sendeleistungssteuerbit durchführt.
Verfahren zur Kanalabschätzung nach Anspruch 6, wobei die harte Entscheidung (S3) an sowohl dem synthetisierten Sendeleistungssteuerbit und anderen Bits als dem Pilotbits und den Sendeleistungssteuerbits durchführt.
Verfahren zur Kanalabschätzung nach Anspruch, wobei die Synchrondetektion (S2) unter Verwendung eines Ergebnisses der ersten Kanalabschätzung durchgeführt wird.