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Technisches Gebiet
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Die
vorliegende Erfindung bezieht sich auf Speicher und insbesondere
auf Speicher mit sequenziellem Zugriff mit Adresszeigern.
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Hintergrund
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Ein
wichtiger Gesichtspunkt beim Design komplementärer Metall-Oxid-Haibleiterbauteile („CMOS") oder ladungsgekoppelter
Bauteile („CCD"), die für bildgebende
Anwendungen wie zum Beispiel digitale Kameras oder Camcorder verwendet
werden, ist der effiziente Einsatz von Strom. Ein Beschränken des
Stromverbrauchs solcher CMOS- oder CCD-Bauteile kann in einer gesteigerten
Batterielaufzeit resultieren. Ein beschränkter Stromverbrauch kann auch
der verringerten Wärmeerzeugung dienen,
einem Faktor, der besonders für
das Begrenzen des Dunkelstroms in bildgebenden Geräten wichtig
ist. Der Dunkelstrom, eine Störungsart
die in lichtempfindlichen Detektoren auftritt, kann durch Betrieb
bei geringen Temperaturen verringert werden.
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Eine
wesentliche Stromverbrauchsquelle in einem bildgebenden Gerät ist das
Vorladen von Bit-Leitungen. Viele bildgebenden Geräte verwenden statische
Schreib-Lese-Speicherfelder
mit wahlfreiem Zugriff („SRAM"), in die Daten geschrieben
oder aus denen Daten gelesen werden können. Die Daten werden oft
in Acht- bis Zehn-Bit-Bytes
in die Felder geschrieben oder daraus gelesen. Vor der Lese-/Schreiboperation
werden jedoch die Bit-Leitungen, d. h. die Leitungen auf denen die
Bits gesendet werden, z. B. mit einem hohen Wert vorgeladen, wodurch
jedes verbliebene Signal auf den Bit-Leitungen entfernt und die
Bit-Leitungen gänzlich
für die
Lese-/Schreiboperation
vorbereitet werden. Die Vorladeübergänge benötigen Strom,
um die jeder Bit-Leitung zugeordnete Kapazität zu Laden und zu Entladen.
Da das Vorladen typischerweise vor jeder Lese-/Schreiboperation
durchgeführt
wird, die das SRAM mit einbezieht, tritt das Vorladen häufig auf, woraus
ein wesentlicher Stromverbrauch resultiert.
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Im
Allgemeinen verwendeten bildgebende COMS- und CCD-Bauteile Schreib-Lese-Speicher mit wahlfreiem
Zugriff („RAM"), um die Datenbits
zu speichern. Speicherbauteile mit sequenziellem Zugriff („SAM") können jedoch
auch verwendet werden. SAM-Bauteile arbeiten mittels einem Lesen
und einem Schreiben von Daten in sequenzieller Weise; das Speicherfeld
wird linear von einem gesetzten Startpunkt durchsucht, bis die gewünschte Speicheradresse
gefunden wird. Eine Hauptbeschränkung der
SAM-Bauteile ist jedoch die Tatsache, dass die Schreib-/Lesezeiten
der Daten abhängig
von der Lage der Speicheradresse entlang des linearen Suchpfades
sind. Ein Tonband bietet ein gutes Beispiel für diese Beschränkung. Angenommen,
das Band ist an seinem Anfang, so kann man leicht den ersten Abschnitt
des Bandes anhören.
Das Band muss jedoch vorgespult werden, um Abschnitte weiter hinten
auf dem Band anzuhören.
Dieser Vorspulprozess kann besonders dann sehr ineffektiv werden, wenn
die Speicherstelle, auf die am häufigsten
zugegriffen wird, sich nicht nahe des Startpunktes befindet. Andererseits
können
Lese-/Schreiboperationen nahe
des Startpunktes sehr schnell ausgeführt werden.
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1 ist
ein Blockdiagramm eines herkömmlichen
SAM Bauteils 34. Das SAM Bauteil 34 beinhaltet
einen Speicherblock 10 und einen Adressblock 12.
In 1 besteht der Speicherblock 10 aus einem „m-auf-n" Feld von Speicherzellen 14,
von denen jede in der Lage ist, ein k-Bitwort oder Byte zu speichern.
Der Adressblock 12 besteht aus einem Zeilen-Adresszeiger 16 und
einem Spalten-Adresszeiger 18. Der Zeilen-Adresszeiger 16 und
der Spalten-Adresszeiger 18 enthalten je einen logischen Block 20, 21,
um Daten durch einen passenden Registrator 22, 23 zu
oder von der angegebenen Speicherzelle 14 in dem Speicherblock 10 zu
leiten. Ein Schreibe-Datenbus 24 überträgt die Daten zu dem SAM Bauteil 34.
Die Daten auf dem Schreibe-Datenbus 24 werden
durch einen D-Multiplexer 26 in k-Bitworte zerlegt und
dann über
eine Bit-Leitung 28 durch sowohl den Zeilen-Adresszeiger 16 als
auch dem Spalten-Adresszeiger 18 zu der passenden Speicherzelle 14 geleitet.
Die Daten verlassen das SAM-Bauteil 34 über die jeweiligen Bit-Leitungen 28 durch
einen Multiplexer 30, der die Daten zur Übertragung
auf einem Lese-Datenbus 32 aufnimmt.
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Im
Gegensatz zu SAM sucht RAM in mehrere Richtungen nach einer gewünschten
Speicheradresse. Im Ergebnis ist die Zeit, die benötigt wird,
um auf Daten zuzugreifen, unabhängig
von der Lage der Daten in dem Speicherfeld. Für viele Geräte ist RAM gegenüber SAM
wegen seiner erhöhten
Flexibilität und
insgesamt schnellerer Suchzeiten vorzuziehen. SAM wird jedoch immer
noch verwendet, wenn Lese-/Schreiboperationen
vorhersagbar von dem sequenziellen Suchverfahren profitieren können.
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Ein
Beispiel für
eine Geräteklasse,
die von der SAM-Technologie profitiert, sind digitale Signalverarbeitungsbauteile.
Vor allem digitale Kameras und Camcorder, TV-Empfänger,
Faxgeräte
und Kopierer können
alle das Lesen und das Schreiben einer festen Anzahl von Datenbits
erfordern. Zusätzlich können Datenbytes
in einer se quenziellen Reihenfolge geschrieben und gelesen werden
und somit die potentiellen Beschränkungen von SAM-Bauteilen umgehen.
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2 illustriert,
wie sowohl SAM- als auch RAM-Bauteile bislang ein initialisierendes
Vorladen der Bit-Leitungen des Bauteils benötigen. 2 zeigt vier
in Beziehung stehende Zeitdiagramme 36, nämlich Diagramme,
die ein Taktsignal 44, ein Vorladesignal 46, ein
Daten-Lese-Signal 48 und ein Daten-Schreibe-Signal 50 darstellen.
Wie gezeigt, tritt ein Vorladepuls 38 auf, der dazu dient,
die Bit-Leitungen des Bauteils vor jeder Leseoperation 40 oder Schreiboperation 42 zu
Laden. Jeder Vorladepuls 38 und jede folgende Lese- 40 oder
Schreiboperation 42 decken sich mit einem Puls des Taktzyklus 44.
Es sollte beachtet werden, dass, obwohl das Daten-Lese-Signal 48 und
das Daten-Schreibe-Signal 50 beide in 2 zu
Vergleichszwecken gezeigt sind, das Daten-Lese-Signal 48 und
das Daten-Schreibe-Signal 50 nicht notwendigerweise zur
selben Zeit auftreten.
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US 5,280,449 offenbart ein
Speicherbauteil, das ein Speicherfeld, das dazu eingerichtet ist
eine Gruppe von Bytes auf jeder einer Vielzahl Zeilen zu speichern,
eine Vielzahl Bit-Leitungen zum übermitteln
jeder der Bytegruppen in das und aus dem Speicherfeld und eine Vorladeeinheit
aufweist, die dazu eingerichtet ist, die Vielzahl Bit-Leitungen
vorzuladen bevor auf eine Zeile zugegriffen wird. Das Speicherbauteil
der
US 5,280,449 weist
auch Mittel auf, um zu Erkennen, wenn zu lesende, aufeinanderfolgende Datenworte
in einer Speicherzellenspalte gespeichert sind und weist Mittel
auf, die auf die Mittel zum Erkennen reagieren, um die aufeinanderfolgenden Datenworte
ohne nochmaliges Vorladen der Zeile sequentiell auszugeben.
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Die
vorliegende Erfindung bezieht sich auf die Verminderung der negativen
Effekte des häufigen Vorladens
in einer bildgebenden CMOS- oder CCD-Anwendung, die einige der Vorteile
von SAM-Bauteilen gegenüber
RAM-Bauteilen verwendet.
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Abriss der Erfindung
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In Übereinstimmung
mit der vorliegenden Erfindung wird ein Speicherbauteil mit sequenziellem Zugriff
und ein Verfahren zum Zugreifen auf ein Speicherfeld in einem Speicherbauteil
mit sequenziellem Zugriff bereitgestellt, wie es in den dazugehörigen unabhängigen Ansprüchen definiert
ist, auf das nun Bezug genommen werden soll. Ausführungsformen der
Erfindung sind in den dazugehörigen
abhängigen Ansprüchen definiert,
auf die auch Bezug genommen werden soll.
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Die
vorliegende Erfindung weist ein Speicherbauteil mit sequentiellem
Zugriff auf, das ein Speicherfeld, das dazu eingerichtet ist, eine
Bytegruppe in jeder einer Vielzahl Zeilen zu speichern, eine Vielzahl
Bit-Leitungen zum Übertragen
jeder der Bytegruppen in das und aus dem Speicherfeld, und eine
Vorladeeinheit aufweist, die dazu eingerichtet ist, die Vielzahl
Bit-Leitungen einmal pro sequentieller Übertragung einer der Bytegruppen
in eine oder aus einer der Vielzahl Zeilen des Speicherfelds vorzuladen.
Das Speicherbauteil mit sequentiellem Zugriff weist weiter eine
Adressierungseinheit auf, die dazu eingerichtet ist, ein Zeilen-Auswahlsignal
bereitzustellen, um eine vorbestimmte Zeile der Vielzahl Zeilen
auszuwählen,
von der oder in die eine der Bytegruppen in das oder aus dem Speicherfeld übertragen
werden kann. Das Zeilen-Auswahlsignal
wählt eine
Zeile der Vielzahl Zeilen vor dem Vorladen der Vielzahl Bit-Leitungen aus.
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Die
vorliegende Erfindung weist auch ein elektronisches System auf,
das ein Eingabebauteil, ein Ausgabebauteil, ein Speichersystem und
ein Prozessorbauteil aufweist, das mit dem Eingabebauteil, dem Ausgabebauteil
und dem Speichersystem gekoppelt ist. Zumindest das Eingabebauteil
und/oder das Ausgabebauteil und/oder das Speichersystem und/oder
Prozessorbauteil weist ein Speicherbauteil mit sequentiellem Zugriff
auf. Das Speicherbauteil mit sequentiellem Zugriff weist ein Speicherfeld,
das dazu eingerichtet ist, eine Bytegruppe in jeder einer Vielzahl
Zeilen zu speichern, wobei eine Vielzahl Bit-Leitungen verwendet
wird, um jede der Bytegruppen in das und aus dem Speicherfeld zu übertragen, und
eine Vorladeeinheit auf, die dazu eingerichtet ist, die Vielzahl
Bit-Leitungen einmal je Übertragung
einer der Bytegruppen in die oder aus der Vielzahl Zeilen des Speicherfelds
vorzuladen.
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Die
vorliegende Erfindung weist weiter ein bildgebendes System mit einem
optischen System, einem bildgebenden Bauteil, einem Speichersystem und
einem Prozessorbauteil auf, das mit dem bildgebenden Bauteil und
dem Speichersystem gekoppelt ist. Zumindest das bildgebende Bauteil
und/oder Speicherbauteil und/oder das Prozessorbauteil weist ein
Speicherbauteil mit sequentiellem Zugriff auf. Das Speicherbauteil
mit sequentiellem Zugriff weist ein Speicherfeld, das dazu eingerichtet
ist, eine Bytegruppe in jeder einer Vielzahl Zeilen zu speichern, eine
Vielzahl Bit-Leitungen,
die verwendet werden, um jede der Bytegruppen in das und aus dem
Speicherfeld zu übertragen,
und eine Vorladeeinheit auf, die dazu eingerichtet ist, die Vielzahl
Bit-Leitungen einmal pro Übertragung
einer der Bytegruppen in eine oder aus einer der Vielzahl Zeilen
des Speicherfelds vorzuladen.
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Die
vorliegende Erfindung weist weiter ein Halbleitersubstrat auf, auf
dem ein Bauteil mit sequentiellem Zugriff hergestellt wird. Das
Bauteil mit sequentiellem Zugriff weist ein Speicherfeld, das dazu
eingerichtet ist eine Bytegruppe in jeder einer Vielzahl Zeilen
zu speichern, eine Vielzahl Bit-Leitungen, zum Übertragen jeder der ByteGruppen
in das und aus dem Speicherfeld, und eine Vorladeeinheit auf, die
dazu eingerichtet ist, die Vielzahl Bit-Leitungen einmal pro Übertragung
von einer der Bytegruppen in und aus einer der Vielzahl Zeilen in
dem Speicherfeld vorzuladen.
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Die
vorliegende Erfindung weist weiter ein Zugriffsverfahren für ein Speicherfeld
in einem Bauteil mit sequentiellem Zugriff auf. Eine ausgewählte Zeile
wird in dem Speicherfeld durch die Verwendung eines Zeilenzeigers
einer Adressierungseinheit aktiviert, wobei die ausgewählte Zeile
dazu eingerichtet ist, eine Bytegruppe in einer entsprechenden Speicherzellengruppe
zu speichern. Eine Vielzahl Bit-Leitungen wird vorgeladen, um einen
Zugang zu der Speicherzellengruppe bereitzustellen. Auf jede der Speicherzellengruppen
wird zugegriffen, bevor die Bit-Leitungen ein zweites Mal vorgeladen
werden.
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Die
vorliegende Erfindung weist weiter ein Verfahren zum Betreiben eines
bildgebenden Systems auf, wobei das bildgebende System mindestens ein
Speicherbauteil mit sequentiellem Zugriff aufweist. Ein Bild von
Licht und anderer einfallender Energie wird durch ein zweidimensionales
Sensorfeld von Pixelelementen in dem bildgebenden Bauteil eingefangen.
Die Pixeldaten werden dann von dem Sensorfeld zu einem Speicherfeld
innerhalb des mindestens einen Bauteils mit sequentiellem Zugriff übertragen.
Die Übertragung
der Pixeldaten wird erreicht durch die initiale Aktivierung einer
ausgewählten
Zeile in dem Speicherfeld durch die Verwendung eines Zeilenzeigers
einer Adressierungseinheit, wobei die ausgewählte Zeile dazu eingerichtet
ist eine Bytegruppe in einer entsprechenden Speicherzellengruppe
zu speichern. Eine Vielzahl Bit-Leitungen wird vorgeladen, um einen
Zugang zu der Speicherzellengruppe bereitzustellen. Auf jede der
Speicherzellengruppen wird zugegriffen, bevor die Bit-Leitungen
ein zweites Mal vorgeladen werden.
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Kurze Beschreibung der Zeichnungen
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Ausführungsformen
der vorliegenden Erfindung werden nun exemplarisch mit Bezug auf
die folgenden Zeichnungen beschrieben, in denen:
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1 ein
vereinfachtes Blockdiagramm eines herkömmlichen Bauteils mit sequentiellem
Zugriff ist, das ein Speicherfeld und Adressierungszeiger aufweist;
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2 ein
Zeitdiagramm für
ein herkömmliches
SAM-Bauteil aus 1 ist, das die Vorladepulsrate
für jede
Lese- oder Schreiboperation anzeigt;
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3 ein
vereinfachtes Blockdiagramm eines Bauteils mit sequentiellem Zugriff
in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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4 ein
Zeitdiagramm ist, das eine verringerte Vorladerate während einer
Leseoperation in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung illustriert;
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5 ein
Zeitdiagramm ist, das eine verringerte Vorladerate während einer
Schreiboperation in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung illustriert;
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6 ein
vereinfachtes Blockdiagramm eines SAM-Bauteils in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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7 ein
vereinfachtes Blockdiagramm eines Adressblocks eines SAM-Bauteils
in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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8 ein
vereinfachtes Blockdiagramm einer Lese-Adressierungseinheit eines
Adressblocks in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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9 ein
vereinfachtes Blockdiagramm einer Schreibe-Adressierungseinheit
eines Adressblocks in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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10 ein
vereinfachtes Blockdiagramm einer Zeigereinheit eines Adressblocks
in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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11 ein
vereinfachtes Blockdiagramm einer Spalteneinheit eines SAM-Bauteils in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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12 ein
vereinfachtes Blockdiagramm eines Spaltendecoder- und Treiberblocks
einer Zeileneinheit im Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung ist;
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13 ein
vereinfachtes Blockdiagramm eines elektronischen Systems ist, dass
das SAM-Bauteil aus 3 in Übereinstimmung mit einer Ausführungsform
der vorliegenden Erfindung umfasst;
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14 ein
Blockdiagramm eines bildgebenden Systems ist, das das SAM-Bauteil aus 3 in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung umfasst; und
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15 ein
Diagramm eines Halbleiter-Wafers ist, auf dem der SAM aus 3 in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung hergestellt wird.
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Detaillierte Beschreibung
der Erfindung
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Die
vorliegende Erfindung wird mit Bezug auf die entsprechenden Zeichnungen
beschrieben. Identische Bezugszeichen und Nummern in mehreren Zeichnungen
dienen dazu, gleiche Teile in jeder Zeichnung darzustellen. Bestimmte
Begriffe sind durchgängig
verwendet und haben, soweit nicht anders angegeben, unten beschriebene
Bedeutung.
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Der
Begriff „Speicher
mit sequentiellem Zugriff bezieht sich auf ein Bauteil, das ein
Speicherfeld mit Speicherzellen umfasst, auf die in sequentieller Weise
zugegriffen werden kann. Ein solches Bauteil umfasst auch eine passende
Logik, um ein sequentielles Zugriffsschema zu implementieren, das
beispielsweise Adresszeiger verwendet.
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Die
Begriffe „Multiplexer" oder „mux" beziehen sich auf
ein Bauteil, das entweder Daten von vielen Quellen auf eine einzige
Bus-Leitung legen kann oder Daten von einer einzigen Bus-Leitung
auf eine Vielzahl Bit-Leitungen legt. An den mux gerichtete, adressanzeigende
Signale zeigen die richtige Quell- oder Ziel-Bit-Leitung an. Zum Beispiel
bezieht sich der Begriff „mux
8:1" auf ein Bauteil,
das Daten von acht verschiedenen Quellen annimmt und auf eine einzige
Bus-Leitung legt. Der Begriff „mux
1:8" bezieht sich
auf ein Bauteil, das Daten von einer einzigen Bus-Leitung annimmt
und es auf eine von acht verschiedenen Ziel-Bit-Leitungen legt.
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Der
Begriff „Inverter
bezieht sich auf ein Bauteil, das ein eingehendes Signal invertiert
oder zu einem Signal „umkehrt", das das Gegenteil
des eingehenden Signals ist. Zum Beispiel würde ein Signal mit einem logisch
hohen Wert zu einem Signal mit einem logisch niedrigen Wert invertiert,
wenn es den Inverter passiert.
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Der
Begriff „Puffer" bezieht sich auf
eine gerade, sequentielle Anzahl von Invertern.
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Der
Begriff „3-Bit-binärer asynchroner
Zähler" bezieht sich auf
einen Schaltkreis, der einen Takteingang und acht Zählausgänge aufweist,
die acht Taktzyklen entsprechen. Die Ausgabe kann sich entweder
bei einem Anstieg oder einem Abfallen der Taktflanken verändern. Der
Schaltkreis kann auch einen Rücksetz-Eingang
aufweisen, der alle Ausgänge auf
Null setzt, wenn er eingesetzt wird.
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Der
Begriff „Taktgenerator" bezieht sich auf einen
Schaltkreis, der entweder ein Taktsignal erzeugt, oder ein Taktsignal
weitergibt, wenn er durch ein entsprechendes Signal aktiviert wird.
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Der
Begriff „Taktverzögerung" bezieht sich auf
einen Schaltkreis, der zeitlich verzögert und ein zeitlich verzögertes Taktsignal
ausgibt.
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Der
Begriff „D-Flipflop" bezieht sich auf
ein Bauteil, das, wenn es an der aktiven Kante getaktet ist, den
derzeitigen Zustand oder Wert der Bit-Leitung speichert, mit der
es verbunden ist.
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Der
Begriff „Schieberegister" bezieht sich auf ein
getaktetes Bit-sequentielles Speicherbauteil, in dem ein Taktzyklus
das Verschieben eines an einer Bit-Stelle gespeicherten Wertes zu
der nächsten Stelle
hervorruft. Die „erste" Bit-Stelle nimmt
oft neue externe Werte entgegen. Jede der Bit-Stellen kann gelesen
werden. Als erklärendes
Beispiel können zwei
Schieberegister durch Verbinden des Ausgabewertes der „letzten" Bit-Stellen eines
Schieberegisters mit dem Eingabewert der „ersten" Bit-Stelle
des zweiten Schieberegisters kaskadiert werden, wodurch ein „2-Bit
Schieberegister" erzeugt
wird. Ein „1-Bit
Schieberegister" weist
nur ein einziges Schieberegister auf.
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Der
Begriff „Tri-State
Inverter" bezieht
sich auf einen Inverter, der aktiviert werden kann. Bei Aktivierung
verhält
er sich wie ein regulärer
Inverter. Wenn er nicht aktiviert ist, ist der Ausgang des Tri-State
Inverters jedoch abgeschaltet; wenn die Ausgabe aus Sicht des Bauteils
betrachtet wird, würde
er als offener Schaltkreis erscheinen.
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Der
Begriff „Speicherzelle" bezieht sich auf eine
Speichereinheit eines Speicherfelds. Eine Speicherzelle kann ein
Datenbyte oder -wort von ,k' Bits speichern.
Eine Speicherzelle wird daher aus ,k' Bit-Zellen bestehen.
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Der
Begriff „Bit-Zelle" bezieht sich auf
eine 1-Bit Speichereinheit einer Speicherzelle.
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3 ist
ein vereinfachtes Blockdiagramm eines Speicherbauteils 52 mit
sequentiellem Zugriff 52 in Übereinstimmung mit einer Ausführungsform der
vorliegenden Erfindung. Ein Speicherbauteil mit sequentiellem Zugriff
kann dazu eingerichtet sein, eine Vielzahl Bits pro Zeile des Speichers
zu speichern. Zur Verdeutlichung und nicht zur Beschränkung weist
ein beispielhaftes Speicherbauteil mit sequentiellem Zugriff ein
Speicherfeld 54 auf, das zum Beispiel zum Speichern von
80 Bits pro Zeile in 161 Zeilen eingerichtet ist. Wenn jedes gespeicherte Byte,
zum Beispiel 10 Bit groß ist,
dann ist das Speicherfeld 54 dazu in der Lage, 1288 Bytes
zu speichern, 8 Byte pro Zeile. Die Bits werden zu den passenden
Speicherzellen 56 über
Schreibe-Bit-Leitungen 59 übertragen,
die das Speicherfeld 54 mit entweder einem Lese-Datenbus 60 oder
einem Schreibe-Datenbus 62 verbinden. Im vorliegenden Beispiel kann
eine Gruppe von 1:8 Multiplexern 64 als Schreibe-Datenbus 62 und
eine Gruppe von 8:1 Multiplexern 66 für den Lese-Datenbus 60 über ein
Schreibe-Aktivierungs-Signal 68 oder
ein Lese-Aktivierungs-Signal 70 aktiviert werden, um es
den Daten jeweils zu erlauben, zu oder von den passenden Spalten
des Speicherfelds 54 durch die Schreibe-Bit-Leitung 59 oder
die Lese-Bit-Leitungen 58 zu fließen. Zudem agieren zwei Zeilenzeiger,
ein Zeilen-Lesezeiger 72 und ein Zeilen-Schreibezeiger 74, um
es Daten zu erlauben, jeweils zu oder von der passenden Zeile des
Speicherfelds 54 durch die Schreibe-Bit-Leitung 59 oder
die Lese-Bit-Leitung 58 zu fließen. Ein Lese-Rücksetz-Signal 76 und
ein Schreibe-Rücksetz-Signal 78 dienen
jeweils zum Zurücksetzen
des Zeilen-Lesezeigers 72 und des Zeilen-Schreibezeigers 74.
Schließlich
wird dem SAM-Bauteil 52 ein Taktsignal 80 zugeführt.
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Das
SAM-Bauteil 52 kann zum Beispiel verwendet werden, um Pixeldaten
von einem bildgebenden Feld zu übertragen.
Mit dem momentanen Beispiel fortfahrend, hat das bildgebende Feld
eine Zeilenbreite von 1288 Pixeln. Der analoge Wert jedes Pixels
wird zu einem 10-Bit Digitalwert umgewandelt, wodurch ein 10-Bit
Byte erzeugt wird. Das SAM-Bauteil 52 kann so effektiv
eine komplette Zeile Pixeldaten speichern. Da jede Pixeldatenzeile
sequentiell geschrieben und gelesen wird, kann das Gerät Speicher
mit sequentiellem Zugriff verwenden. Da die Daten einer kompletten
Speicherfeldzeile geschrieben werden, bevor es erforderlich ist,
die Daten zu lesen, kann die Vorladefrequenz für Schreiboperationen zum Beispiel
auf ein Vorladen je acht Byte-Schreiboperationen
reduziert werden. Mit anderen Worten: das Bauteil kann die Schreibe-Bit-Leitungen 59 vor dem
Schreiben in eine Zeile des Speicherfelds 54 vorladen und
muss nicht wieder vorladen, bis die nächste Zeile bereit ist, geschrieben
zu werden.
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4 ist
ein Zeitdiagramm, das eine verringerte Vorladerate während einer
Leseoperation in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung illustriert. Fortfahrend mit dem momentanen
Beispiel können
acht Bytes 84 oder eine Wortzeile 86 mit jedem
Vorladesignal gelesen werden. Bei Aktivierung des Lese-Rücksetz-Signals 76 wird
der Zeilen-Lesezeiger 72 zurückgesetzt, um auf Zeile 160
des Speicherfelds 54 (3) zu zeigen. Bei
Aktivierung des Lese-Aktivierungs-Signals 70 verschiebt
sich der Zeilen-Lesezeiger 72 für die initiale Leseoperation
zu Zeile 0. Bei Aktivierung des Lese-Aktivierungs-Signals 70 werden
die Lese-Bit-Leitungen 58 durch eine Aktivierung des Vorladesignals 82 vorgeladen.
Acht Worte oder Bytes 84 werden gelesen, bevor die Lese-Bit-Leitungen 58 (3)
wieder vorgeladen werden und der Zeilen-Lesezeiger 72 zu
der nächsten
Zeile geschoben wird.
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5 ist
ein ähnlich
detailliertes Zeitdiagramm, das eine verringerte Vorladerate während der
Schreiboperation in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung illustriert. Da die Schreiboperationen
auch sequentiell sind, brauchen die Schreibe-Bit-Leitungen 59 nur einmal
je acht geschriebenen Worten oder Bytes 85 vorgeladen zu
werden. 5 zeigt die Aktivierung des
Schreibe-Rücksetz-Signals 78 und
das daraus folgende Zurücksetzen
des Zeilen-Schreibezeigers 74 auf
Zeile 160. Wenn dann das Schreibe-Aktivierungs-Signal 68 aktiviert
wird, wird der Zeilen-Schreibezeiger 74 zur Zeile Null
geschoben und die Schreibe-Bit-Leitungen 59 (3)
werden mit Aktivierung des Vorladesignals 82 vorgeladen.
Acht Worte oder Bytes 85 werden je Aktivierung des Vorladesignals 82 geschrieben.
Nachdem acht Worte oder Bytes 85 geschrieben wurden, wird
der Zeilen-Schreibezeiger 74 inkrementell zu der nächsten Zeile
verschoben. Das Gesamtergebnis bei weniger Lese- und Schreibvorladungen
ist ein geringerer Stromverbrauch und eine verringerte Wärmeerzeugung.
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In 6 kann
das SAM-Bauteil 52 in Übereinstimmung
einer Ausführungsform
der vorliegenden Erfindung in einen Adressblock 88 und 10 Spalteneinheiten 90 aufgeteilt
werden. Die 10 Spalteneinheiten 90 stellen das Speicherfeld 54,
die Gruppe von 1:8 Multiplexern 64 und die Gruppe von 8:1
Multiplexern 66 dar, wie in 3 gezeigt.
Der Adressblock 88 stimmt im Allgemeinen sowohl mit dem
Zeilen-Lesezeiger 72 als auch mit dem Zeilen-Schreibezeiger 74 aus 3 überein.
Mit dem obigen Beispiel fortfahrend, empfangen die Spalteneinheiten
Eingaben auf dem 10-Bit Schreibe-Datenbus 62 und übertragen Ausgabedaten
auf dem 10-Bit Lese-Datenbus 60. Der Adressblock 88 empfängt das
Taktsignal und das Lese-Aktivierungs-Signal 70, das Schreibe-Aktivierungs-Signal 68,
das Lese-Rücksetz-Signal 76 und das
Schreibe-Rücksetz-Signal 78.
Verschiedene andere Datenleitungen oder Leiter verbinden den Adressblock 88 und
die 10 Spalteneinheiten 90, wie zum Beispiel ein Lese-Taktsignal 92,
ein Schreibe-Taksignal 94, ein Vorlade-Schreib-Signal 96,
ein Vorlade-Lese-Signal 98, 161 Lese-Wort-Leitung-Zeigersignale 100,
161 Schreibe-Wort-Leitung-Zeigersignale 102,
ein 3-Bit Spalten-Lese-Signal 104 und acht Spalten-Schreibe-Signale 106.
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7 ist
ein vereinfachtes Blockdiagramm eines Adressblocks 88 des
SAM-Bauteils in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung. Der Adressblock 88 weist eine
Lese-Adressierungseinheit 108, eine Schreibe-Adressierungseinheit 110 und
eine Zeigereinheit 112 auf. Eingabesignale, wie das Taktsignal 80,
das Lese-Rücksetz-Signal 76,
das Schreibe-Rücksetz-Signal 78,
das Lese-Aktivierungs-Signal 70 und das Schreibe-Aktivierungs-Signal 68 gehen
bei den entsprechenden Adressierungseinheiten 108 und 110 ein.
Vor dem Eingang bei der Lese-Adressierungseinheit 108 passiert
das Taktsignal einen Taktverzögerungsschaltkreis 114 um
einen verzögerten
Taktpuls 130 zu erzeugen. Die Lese-Adressierungseinheit 108 gibt
das 3-Bit Spalten-Lese-Signal 104, das Vorlade-Lese-Signal 98 und
ein invertiertes Lese-Rücksetz-Signal 116,
das Lese-Taktsignal 92 und ein höchstbittiges Spalten-Lese-Signal 118 und
ein den Wert des höchsten
Bits des 3-Bit Spalten-Lese-Signals 104 darstellendes
Signal aus. Die Schreibe-Adressierungseinheit 110 gibt
das Vorlade-Schreib-Signal 96, die acht Spalten-Schreib-Signale 106,
das Schreibe-Taktsignal 94, ein invertiertes Schreibe-Rücksetz-Signal 120 und
den Wert des achten Spalten-Schreib-Signals 122 aus. Das
Vorlade-Lese-Signal 98,
das invertierte Lese-Rücksetz-Signal 116,
das höchstbittige
Spalten-Lese-Signal 118, das
Vorlade-Schreib-Signal 96, das invertierte Schreibe-Rücksetz-Signal 120 und
das achte Spalten-Schreib-Signal 122 werden der Zeigereinheit 112 zugeführt. Die
161 Lese-Wort-Leitung-Zeigersignale 100 und die 161 Schreibe-Wort-Leitung-Zeigersignale 102 werden
von der Zeigereinheit 112 ausgegeben.
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8 ist
ein vereinfachtes Blockdiagramm einer Lese-Adressierungseinheit 108 des
Adressblocks 88 (87) in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung. Die Lese-Adressierungseinheit 108 weist
einen Lese-Taktgenerator 124,
einen 3-Bit-binären
asynchronen Zähler 126 und
einen Lese-Vorladegenerator 128 auf.
Der Lese-Taktgenerator 124 verwendet einen Inverter, eine
NAND-Torschaltung und ein D-Flipflop, um ein Lese-Taktsignal 92 zur
Verwendung durch den Lese-Vorladegenerator 128 zu erzeugen.
Das D-Flipflop gibt den getakteten Status des Lese-Aktivierungs-Signals 70 aus,
das sowohl das Taktsignal 80 zum Takten des D-Flipflops
als auch ein invertiertes Lese-Rücksetz-Signal 116 verwendet,
das von dem durch den Inverter 136 geführten Lese-Rücksetz-Signal 76 abgeleitet
ist, um das D-Flipflop zu aktivieren, dessen Signal dann der NAND-Torschaltung zugeführt wird.
Die NAND-Torschaltung vergleicht das Lese-Aktivierungs-Signal 70 mit
dem verzögerten
Taktsignal 130. Wenn das Lese-Aktivierungs-Signal 70 aktiviert
ist, gibt der Lese-Taktgenerator 124 ein getaktetes Signal
sowohl an den 3-Bit-binären
asynchronen Zähler 126 als auch
den Lese-Vorladegenerator 128 aus.
Der 3-Bit-binäre
asynchrone Zähler 126 nimmt
als Eingabe das invertierte Lese-Rücksetz-Signal 116 ebenso wie
seine eigene Ausgabe in Form des 3-Bit Spalten-Lese-Signals 104 entgegen.
Der 3-Bit-binäre asynchrone
Zähler 126 gibt
auch das höchstbittige Spalten-Lese-Signal 118 aus.
Das Lese-Taktsignal 92 wird
verwendet, um die Schaltoperationen des 3-Bit-binären asynchronen
Zählers 126 zu
takten. Der Zähler 126 wird
mit jedem Zyklus des Lese-Taktsignals 92 fortgeschaltet.
Die Ausgabe des binären asynchronen
Zählers 126 wird
auch mit dem Lese-Taktsignal 92 kombiniert, um das Vorlade-Lese-Signal 98 einmal
je achtem aktivierten Taktzyklus zu generieren. Wenn alle drei Zähl-Bits
des 3-Bit Spalten-Lese-Signals 104 einen hohen Wert haben, gibt
die NAND-Torschaltung 132 ein Signal mit niedrigem Wert
an die NOR-Torschaltung 134 weiter. Die NOR-Torschaltung 134 vergleicht
das empfangene Signal mit niedrigem Wert mit dem Lese-Taktsignal 92 und
der derzeitigen Ausgabe des Vorlade-Lese-Pulssignals 98.
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9 ist
ein vereinfachtes Blockdiagramm der Schreibe-Adressierungseinheit 110 (7)
des Adressblocks 88 (6) in Übereinstimmung
mit einer Ausführungsform
dieser Erfindung. Die Schreibe-Adressierungseinheit 110 besteht
aus einem Schreibe-Taktgenerator 138,
einem 3-Bit-binären asynchronen
Zähler 140 und
einem Schreibe-Vorladegenerator 154. Ähnlich dem Lese-Taktgenerator 124,
der in 8 gezeigt ist, besteht der Schreibe-Taktgenerator 138 aus
einem D-Flipflop, einer AND- Torschaltung
und einem Puffer. Das Ergebnis ist ein verzögerter Taktpuls und ein verzögertes Schreibe-Taktsignal 94,
das verwendet wird, um die Schreiboperationen des Bauteils zu takten.
Das Schreibe-Taktsignal 94 wird erzeugt, wenn das Schreibe-Aktivierungs-Signal 68 aktiv
ist. Der Schreibe-Taktgenerator 138 verwendet sowohl das
Taktsignal 80, um das D-Flipflop zu takten, als auch das
invertierte Lese-Rücksetz-Signal 120,
um das D-Flipflop zu aktivieren. Das Schreibe-Rücksetz-Signal 78 wird
durch Inverter 142 invertiert, um das invertierte Schreibe-Rücksetz-Signal 120 zu
erzeugen. Das Schreibe-Aktivierungs-Signal 68 passiert
das D-Flipflop und geht dann an der AND-Torschaltung ein, in der
es mit dem verzögerten
Taktpuls 130 verglichen wird. Wenn das Schreibe-Aktivierungs-Signal 68 aktiv
ist, gibt die AND-Torschaltung
das resultierende Schreibe-Taktsignal 94 weiter. Wie in
der Lese-Adressierungseinheit 108 (7),
wird das Schreibe-Taktsignal 94 verwendet, um den 3-Bit-binären asynchronen
Zähler 140 zu
takten. Die Ausgabe 156 des 3-Bit-binären
asynchronen Zählers 140 fließt durch
eine NOR-Torschaltung 150 und eine getaktete AND-Torschaltung 152,
um eine 1-Aus-8-Signalsteuerung 158 zu erzeugen, die acht
Spalten-Schreib-Signale 106 ausgibt, die verwendet werden,
um passende Daten von dem Schreibe-Datenbus 62 (6)
auszuwählen.
Die AND-Torschaltung 152 ist mit dem Schreibe-Taktsignal 94 getaktet.
Die Erzeugung des Vorlade-Schreib-Signals 96 ist auch in 9 gezeigt.
Das Vorlade-Schreib-Signal 96 wird durch das achte oder
letzte Spalten-Schreib-Signal 122 angestoßen und
durch das erste Spalten-Schreib-Signal 160 beendet. Genauer
taktet das achte Spalten-Schreib-Signal 122, das von der 1-Aus-8-Signalsteuerung 158 ausgeht,
ein D-Flipflop 144. Das erste Spalten-Schreib-Signal 160 aktiviert das
D-Flipflop 144. Das Ergebnis ist das sofortige Weitergeben
eines digital hohen Wertes 162 durch das D-Flipflop 144 und
an eine NOR-Torschaltung 146, in der das Signal mit dem
Schreibe-Rücksetz-Signal 78 verglichen
wird. Die Ausgabe der NOR-Torschaltung 146 wird durch den
Inverter 148 invertiert, wodurch das Vorlade-Schreib-Signal 96 erzeugt
wird. Das Vorlade-Schreib-Signal 96 tritt
daher einmal je acht Zyklen des aktivierten Schreibe-Taktsignals 94 auf.
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10 ist
ein vereinfachtes Blockdiagramm der Zeigereinheit 112 (7)
des Adressblocks 88 in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung. Die Zeigereinheit 112 weist zwei
Arten Schieberegister auf: einen Satz 1-Bit Schieberegister 164 und 80 Sätze 2-Bit
Schieberegister 166. Im Betrieb initialisiert jedes Register
mit dem letzten Bit-Satz (in diesem Beispiel dem Bit-Satz, der Zeile
160 anzeigt), während
alle anderen Bits zurückgesetzt
werden. Die Ausgabe der 1-Bit Schieberegister 164 und der
2-Bit Schieberegister 166 dient als fortlaufender Zeiger,
der in der Lage ist, sowohl die Lesezeile als auch die Schreibzeile
des Speicherfelds 54 (3) auszuwählen. Die
Zeilen-Lesezeiger 72 (3) sind
durch das höchstbittige
Spalten-Lese-Signal 118 von der Lese-Adressierungseinheit 108 (8)
getaktet und stellen so eine Taktflanke für jeden achten Lesetakt-Signalpuls 92 (8)
bereit. Die Zeilen-Schreibezeiger 74 (3) sind
auch durch das achte Spalten-Schreibe-Signal 122 (9)
von der Schreibe-Adressierungseinheit 110 getaktet, die
wiederum eine Taktflanke für
jeden achten Schreibetakt-Signalpuls 94 (9)
bereitstellt. Die Zeigereinheit 112 schaltet deshalb die adressierte
Zeile bei jedem achten Eingabetaktzyklus 80 (3)
fort. Die Zeigereinheit 112 gibt die 161 Schreibe-Wortzeile-Zeigersignale 102 und
die 161 Lese-Wortzeile-Zeigersignale 100 aus.
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Die
2-Bit Schieberegister 166 des momentanen Beispiels sind
jeweils entweder durch eine Lese- oder Schreibauswahl in Form jeweils
eines Vorlade-Lese-Signals 98 oder eines Vorlade-Schreib-Signals 96 torgesteuert.
Die Vorladesignale 98 und 96 dienen dazu zuzusichern,
dass keine Zeilen-Adresse während
des Vorladens aktiv ist. Für
jeden Zeilen-Schreibezeiger 74 (3) und für jeden
Zeilen-Lesezeiger 72 (3) gibt
es 80 solche Sätze. Bei
dem Rücksetzen
durch das invertierte Lese-Rücksetz-Signal 116 oder
das invertierte Schreibe-Rücksetz-Signal 120 werden
alle 2-Bit Schieberegister 166 auf 0 zurückgesetzt.
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Die
1-Bit Schieberegister 164 des momentanen Beispiels arbeiten
im Wesentlichen genauso wie die 2-Bit Schieberegister 166,
beim Zurücksetzen werden
die 1-Bit Schieberegister 164 aber auf 1 zurückgesetzt.
Wenn das gesamte SAM-Bauteil 52 zurückgesetzt wird, werden die
Zeilen-Schreibezeiger 74 (3) und die
Zeilen-Lesezeiger 72 (3)
zurückgesetzt,
um auf die letzte Zeile des Speicherfelds 54 (3),
die Zeile 160, zu zeigen. Die Ausgabe der Zeile 160 ist als Eingabe
mit der Zeile 0 verbunden. Bei Empfang eines Lese- oder Schreibbefehls
springen die Zeilen-Schreibezeiger 74 und
die Zeilen-Lesezeiger 72 zur Zeile 0 über.
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11 ist
ein vereinfachtes Blockdiagramm einer Spalteneinheit 90 des
SAM-Bauteils 52 (3), das
in der derzeitigen beispielhaften Ausführung eine von zehn solchen
Spalteneinheiten in dem SAM-Bauteil 52 zeigt. Die Spalteneinheit 90 besteht aus
161 Speicherblöcken 168 und
einem Spaltendecoder- und Treiberblock 170. Jeder Speicherblock 168 kann
als 8-Bit serielles Byte von Bit-Zellen eingerichtet sein und deshalb
8 Bit des Speicherfelds 54 (3) speichern.
161 Kopien des Speicherblocks 168 stellen eine gesamte
8-Bit Spalteneinheit 90 des Speicherfelds 54 dar.
Wie in 11 gezeigt, empfängt der
Spaltendecoder- und Treiberblock 170 eine Eingabe von dem
Adressblock 88 (7), die acht Spalten-Schreibe-Signale 106,
das 3-Bit Spalten-Lese-Signal 104, das Schreibe-Taktsignal 94,
das Lese-Taktsignal 92, das Vorlade-Schreib-Signal 96 und das
Vorlade-Lese-Signal 98. Der Spaltendecoder- und Treiberblock 170 empfängt auch
Daten von dem Schreibe-Datenbus 62 und überträgt Daten zu dem Lese-Datenbus 60.
Jeder der 161 8-Bit Speicherblöcke 168 empfängt als
Eingabe von der Zeigereinheit 112 (10) die
161 Lese-Wortzeile-Zeigersignale 100 und die 161 Schreibe-Wortzeile-Zeigersignale 102.
Der Speicherblock 168 und der Spaltendecoder- und Treiberblock 170 sind
miteinander über
acht Schreibe-Bit-Leitungen 172,
acht Lese-Bit-Leitungen 176, ein Komplement der acht Schreibe-Bit-Leitungen 174 und
ein Komplement der acht Lese-Bit-Leitung 178 verbunden.
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12 ist
ein vereinfachtes Blockdiagramm eines Spaltendecoders- und Treiberblocks 170 der Spalteneinheit 90 (11)
in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung. Daten von dem Schreibe-Datenbus 62 werden
registriert, wenn sie ein mit dem Schreibe-Taktsignal 94 getaktetes
D-Flipflop 182 passieren. Die registrierten Schreibe-Daten 194 und
das registrierte Komplement der Schreibe-Daten 196 werden
dann auf die acht Tri-State Invertersätze 186 aufgefächert. Der passende
Tri-State Inverter 186 wird durch die 1-Aus-8-Spalten-Lese-Signale 106 (oder
ein Komplement des 1-Aus-8-Spalten-Schreib-Signal 180) ausgewählt, das
durch die Schreibe-Adressierungseinheit 110 (9)
erzeugt wird. Die Tri-State
Inverter 186 treiben die passenden registrierten Schreibe-Daten 194 und
das registrierte Komplement der Schreibe-Daten 196 auf
die entsprechenden Schreibe-Bit-Leitungen 172 und
das Komplement der Schreibe-Bit-Leitungen 174, wie es sowohl
durch das Spalten-Schreib-Signal 106 und das Komplement des
Spalten-Schreib-Signals 180 bestimmt
ist. Die Tri-State Inverter 186 erhalten auch eine Eingabe von
dem Vorlade-Schreib-Signal 96, das von der Schreibe-Adressierungseinheit 110 (9)
erzeugt wird, was den Effekt des Vorladens der Schreibe-Bit-Leitung 172 und
des Komplements der Schreibe-Bit-Leitungen 174 mit „hoch" vor jeder Schreiboperation
zur Folge hat. Nach dem Vorlade-Schreib-Signal-Puls 96 kann
jeder Tri-State
Inverter 186 aktiviert werden, um die registrierten Schreibe-Daten 194 sequentiell
auf die Schreibe-Bit-Leitung 172 und das Komplement der
Schreibe-Bit-Leitungen 174 an
das Speicherfeld 54 (3) durchzureichen.
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12 zeigt
auch den Weg des Datenflusses von den Lese-Bit-Leitungen 176 und
dem Komplement der Lese-Bit-Leitungen 168 zu dem Lese-Datenbus 60.
Daten werden von den Lese-Bit-Leitungen 176 und dem Komplement
der Lese-Bit-Leitungen 178 durch acht Vorlade-Lese-Signalen 98 aktivierte
Riegelschaltungen 188 gelesen, die im Grund verriegelte,
kreuzgekoppelte NAND-Torschaltungen sind. Die Ausgabe der acht Lese-Bit-Riegelschaltungen 188 wird
durch das 3-Bit Spalten-Lese-Signal 104, das durch den
8:1 mux 66 gesteuert wird, gelesen. Die Ausgabe des 8:1
mux 66 wird durch ein D-Flipflop 190 geleitet,
das durch das Lese-Taktsignal 92 torgesteuert wird. Die
letztendliche Ausgabe passiert durch einen Puffer 192,
bevor sie in den Lese-Datenbus 60 eintritt.
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13 ist
ein Blockdiagramm eines elektronischen Systems 200, das
in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung das SAM-Bauteil 52 aus 3 umfasst.
Ein elektronisches System 200 ist dargestellt, das ein
Eingabebauteil 202, ein Ausgabebauteil 204, ein
Prozessorbauteil 206 und ein Speichersystem 208 aufweist, das
das SAM-Bauteil 52 (3) umfasst.
Es ist davon auszugehen, dass das SAM-Bauteil 52 (3) auch
sowohl von einem Eingabe-, Ausgabe- und/oder Prozessbauteil (202, 204 und 206)
umfasst sein kann.
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14 ist
ein Blockdiagramm eines bildgebenden Systems 220 in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung. Das bildgebende System 220 ist
ein besonderes Beispiel eines elektronischen Systems 200 (13).
Das bildgebende System 220 empfängt als Eingabe einfallende
Energie 226, die durch ein optisches System 222 zu
einem komplementären
Metall-Oxid-Halbleiter („CMOS"), einem ladungsgekoppelten
Bauteil („CCD") oder einem anderen
bildgebenden Bauteil 224 geleitet wird. Das CMOS, CCD oder
andere bildgebende Bauteil 224 weist einen Bildsensor 228 auf, der
gerichtete einfallende Energie 226 empfängt. Der Bildsensor 228 ist
ein zweidimensionales Pixelfeld. Pixeldaten, die durch das Sensorfeld 228 eingefangen
werden, werden dann über
ein Prozessorbauteil 206 an das SAM-Bauteil 52 von 3 übertragen, das
sich im Speichersystem 208 befindet. Obwohl 14 das
SAM-Bauteil 52 (3) in dem Speichersystem 208 zeigt,
ist davon auszugehen, dass das SAM-Bauteil 52 (3)
in dem CMOS und/oder CCD und/oder anderen bildgebenden Bauteil 224 und/oder
dem Prozessorbauteil 206 umfasst sein kann.
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Bei
der Übertragung
zu dem SAM-Bauteil 52 (3) können Pixeldaten
in dem Speicherfeld 54 (3) durch
ein Zeilenauswahlverfahren zu Beginn, ein Vorladen der Schreibe-Bit-Leitungen 172 (11)
und des Komplements der Schreibe-Bit-Leitungen 174 (11),
und dem Absenden von Pixeldaten durch den Spaltendecoder- und Treiberblock 170 an
die bestimmten Speicherzellen 56 gespeichert werden. Im
momentanen Beispiel würden
Pixeldaten von dem Sensorfeld 228 zu dem Speicherfeld 54 (3)
in acht Wort- oder Pixelschritten übertragen, wobei jeder Pixel
als ein 10-Bit-Wort kodiert ist. Wenn das Sensorfeld 228 eine
Leitungsbreite von 1288 Pixeln aufweist, dann könnte eine Pixeldatenzeile in
dem Speicherfeld 54 (3) des SAM-Bauteils 52 (3)
gespeichert werden mit jeweils acht Pixeln. Die ersten acht Pixel
würden
in die erste Zeile des Speicherfelds 54 (3)
geschrieben werden, was bedeutet, dass Zeile 0 durch die Schreibe-Adressierungseinheit 110 (7)
und die Zeigereinheit 112 (7) ausgewählt werden
würde.
Beim Fortschreiten der Übertragung
von Pixeldaten zu dem Speicherfeld 54 (3)
würde die
Zeigereinheit 112 (7) einmal
je Schreiboperation eines 8-Bit-Wortes fortgeschaltet werden. Ähnlich würden die
Schreibe-Bit-Leitung 172 (11) und
das Komplement der Schreibe-Bit-Leitungs 174 (11)
nur einmal vor jeder 8-Wort-Schreibe-Operation vorgeladen werden.
Jede Pixeldatenzeile würde
in ein entsprechendes SAM-Bauteil 52 (3)
geschrieben. Leseoperationen würden
in im Wesentlichen ähnlicher
Weise erfolgen.
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15 ist
ein Diagramm eines Haibleiterwafers 210, auf dem das SAM-Bauteil 52 aus 3 in Übereinstimmung
mit einer Ausführungsform
der vorliegenden Erfindung hergestellt wird. Natürlich ist davon auszugehen,
dass das SAM-Bauteil 52 auf einem anderen Massen-Halbleitersubstrat
als einem Wafer hergestellt werden kann, wie zum Beispiel einem
Silikon-auf-Isolator(„SOI")-Substrat, einem
Silikon-auf-Glas(„SOG")-Substrat und einem
Silikon-auf-Saphir(„SOS")-Substrat.
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Obgleich
hier ein 8-auf-161 Speicherfeld beschrieben wurde, ist es geplant,
dass andere Speicherfeldtopologien mit vielen Dimensionen auf derselben
oder ähnlichen
Technologien beruhen können,
die es der vorliegenden Erfindung ermöglichen, die Vorladefrequenz
und Wärmeabstrahlung
zu verringern.
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Die
vorstehende detaillierte Beschreibung der vorliegenden Erfindung
wird zum Zwecke der Veranschaulichung bereitgestellt und ist nicht
dazu gedacht, umfassend zu sein oder die Erfindung auf exakt die
offenbarten Ausführungsformen
zu beschränken.
Entsprechend ist der Umfang der vorliegenden Erfindung durch die
folgenden Ansprüche bestimmt.