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Die
Erfindung betrifft ein wie in dem Oberbegriff des Anspruchs 1 definiertes
Abtasterfassungssystem analoger Signale.
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Solche
Abtastsysteme sind insbesondere durch das amerikanische Dokument
US-A-4 271 488 bekannt.
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Es
stellt sich heraus, dass sie den Nachteil eines erhöhten Rauschniveaus
aufweisen und folglich relativ schwache brauchbare Signal/Rausch-Verhältnisse.
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Die
vorliegende Erfindung hat die Bereitstellung eines Abtasterfassungssystems
eines analogen Signals zur Aufgabe, das den obengenannten Nachteil
beseitigt.
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Zu
diesem Zweck ist das erfindungsgemäße Erfassungssystem in Übereinstimmung
mit dem kennzeichnenden Teil des Anspruchs 1 definiert.
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Sicherlich
kennt man aus dem japanischen Dokument
JP 11 283 394 eine Abtastschaltung,
die eine Verringerung der Fehlerspannungen und eine Steigerung der
Abtastgenauigkeit dank einer Halbierung der Speicherzellen, aus
denen die Schaltung besteht, ermöglicht,
wobei diese Zellen die Signale phasenversetzt erhalten. Die Schaltung
umfasst sechs gesteuerte Schalter.
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Eine
Kombination des japanischen Dokuments und des amerikanischen Dokuments
würde dazu
führen,
in der Matrix des amerikanischen Dokuments jedes Speicherelement
durch die Schaltung des japanischen Dokuments zu ersetzen, welches sechs
Schalter enthält.
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Weder
das amerikanische Dokument noch das japanische Dokument zeigen,
wie folglich der Befehl eines solchen Elements umgesetzt werden muss.
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Folglich
geht der kennzeichnende Teil nicht eindeutig aus dem Stand der Technik
hervor.
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Andere
Merkmale sind Gegenstände
der angehängten
Ansprüche.
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Die
Erfindung wird besser verstanden und andere Aufgaben, Merkmale,
Einzelheiten und Vorteile davon erscheinen in der folgenden erklärenden Beschreibung
klarer, die sich auf die schematischen Darstellungen im Anhang bezieht,
die nur als Beispiel gegeben sind und eine erfindungsgemäße Ausführungsform
veranschaulichen, und wobei:
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Die 1 schematisch
ein erfindungsgemäßes Abtasterfassungssystem
eines analogen Signals zeigt, umfassend zwei Speichermatrizen; und
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Die 2 schematisch
die Struktur einer erfindungsgemäßen Speicherzelle
zeigt;
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Die 1 zeigt
schematisch wie ein erfindungsgemäßes Abtasterfassungssystem
analoger Signale aus einer Kombination zweier einzelner Abtaststrukturen
hervorgeht, wobei jede Struktur eine Matrix analoger Speicherzellen 1, 2 umfasst,
die in Reihen und Spalten angeordnet sind, wobei nur eine Zelle
in 3, 3' dargestellt
ist. Jede Zelle ist auf an sich bekannte Art und Weise mit einen
Schreibbus 4 und einem Lesebus 5 verbunden, die
jeweils für
die Matrix 1 mit einer Eingangsschaltung 6 und
einer Ausgangsschaltung 7, und 4', 5', 6', 7' für die Matrix 2 verbunden
sind. Ebenfalls auf eine an sich bekannte Art und Weise ist jede
Zelle für
das Schreiben einer Abtastung eines analogen Signals und für das Lesen dieser
Abtastung mittels zweier Befehlssignale, die aus einem horizontalen
Schieberegister 8, 8' und einem vertikalen Register 9, 9' stammen, aktivierbar. Die
Ausgangsschaltung umfasst einen digital-analogen Konverter 12, 12', der dazu bestimmt
ist, die gelesene analoge Information, die an der Ausgangsklemme 14, 14' verfügbar ist,
in einen digitalen Wert umzuwandeln. An den Eingangsklemmen 15, 15' sind die Eingangsschaltungen 6, 6' zweier Matrizen 1 und 2 angebracht,
jeweils das analoge Abtastsignal und das gleiche Signal nur phasenversetzt.
Erfindungsgemäß ist es
zweckmäßig in der
Eingangsschaltung beispielsweise 6' ein Verzögerungselement 17 mit
einer vorbestimmten Periode vorzusehen. Die Dauer der Verzögerung könnte so
gewählt sein,
dass sie gleich einer halben Periode der Abtastfrequenz einer der
isolierten Eingangsschaltungen oder Eingangskanäle 6, 6' ist.
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Wie
weiterhin in der 1 gezeigt, weist jede dargestellte
Speicherzelle 3 der Matrix 1 im Wesentlichen einen
beweglichen Speicherkondensator Cs der Abtastungen auf, dessen Schreibschaltung zwei
Schalter S1 und S2 umfasst, die durch eine Elektrode mit dem Schreibbus 5 bzw.
mit dem Rückgabebus
verbunden sind, der den Verweisbus 20 beinhaltet, wobei
der Kondensator Cs zwischen den beiden anderen Elektroden der Schalter
angebracht ist.
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Die
Leseschaltung des Kondensators Cs ist ebenfalls zwischen zwei Leseschaltern
S3 und S4 angebracht. Eine Anschlussklemme des Schalters S3 ist
mit dem Verbund zwischen dem Speicherkondensator Cs und dem Schalter
S1 verbunden, während
die andere Elektrode mit dem Ausgang eines Leseverstärkers 21 verbunden
ist, der an eine Anschlussklemme des digital-analogen Konverters 12 angeschlossen
ist. Was den Schalter S4 betrifft, so ist eine Elektrode mit dem
Verbund zwischen dem Kondensator Cs und dem Schalter S2 verbunden.
Die andere Elektrode ist mit einem Eingang des Leseverstärkers 21 verbunden,
wobei der andere Eingang davon mit dem Verweispotential 20 verbunden
ist. Die 1 zeigt noch einen beispielhaft
gezeigten Port ET 22 des Befehls des Schalters S1. Die
Figur zeigt noch schematisch, wie an den zwei Eingängen des
Ports ET 22 ein Befehlssignal, das aus einem horizontalen
Register 8 stammt, bzw. ein Befehlssignal, das durch das
vertikale Register 9 erzeugt wird, empfangen wird.
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Die
Speicherzelle 3' der
Matrix 2 umfasst, analog zur Zelle 3 der Matrix 1,
einen Speicherkondensator Cs',
dessen Schreibschaltung die Schalter S1' und S2' und die Leseschaltung die Schalter
S3' und S4' umfasst. Die Ports
ET und der Leseverstärker
der Matrix 2 sind durch die Verweise 22' und 21' gekennzeichnet.
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Das
erfindungsgemäße Erfassungssystem in
der 1, das ohne Verzögerungselement 17 eine rein
differentielle Struktur aufweist, die durch den Zusammenschluss
zweier unterschiedlicher Netze, die im Differential verbunden sind,
erhalten wird, ist in der 2 dargestellt,
und betrifft die Strukturen der Speicherzellen in Form einer differentiellen
Zelle. Die Struktur, aufgrund derer die elementaren Zellen sowohl
beim Schreiben als auch beim Lesen erreicht werden können, setzt
sich aus einem horizontalen Schieberegister, aus beispielsweise
128 Kippschaltern, die beim Schreiben und beim Lesen verwendet werden,
und einem rechten vertikalen Register, umfassend 20 Kippschalter,
sowie einem linken Register, aus 20 weiteren Kippschaltern, zusammen.
Das rechte Register wird im Multiplexlesevorgang verwendet. Die
linken und rechten Register können ebenfalls
in dem Unterabtastungsvorgang mittels Maske verwendet werden, d.
h. durch für
die Verringerung der Schreibfrequenz notwendige Maskierung des Schreibzeigers.
Die Schreib- und Lesearbeitsgänge
sind durch ein Taktsignal getaktet, das durch eine nicht dargestellte
Taktvorrichtung erzeugt wird.
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In
Bezug auf die Folgerichtigkeit des an sich bekannten Schreibens,
reicht es aus, sich daran zu erinnern, dass die Matrix spaltenweise
von dem Schreibzeiger durchsucht wird, wobei er in der linken Spalte
beginnt. Wenn die erste Spalte durchsucht worden ist, wird der Spaltenzeiger
in dem horizontalen Register um eine Rastung verschoben, bis er
auf die zweite Spalte zeigt, etc., bis zur letzten Spalte. Daher
wird am Anfang der erste Kippschalter des Registers in die logische
Position 1 gebracht und alle anderen in die Position 0.
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In
jeder Spalte wird der Zeiger innerhalb einer Schaltung vom Typ DLL
vertikal verschoben. Diese Schaltung ermöglicht eine teilweise Verschiebung der
Taktperiode des Systems, hier beispielsweise von 1/20. Der vertikale
Zeiger, der im DLL zirkuliert, muss eine kalibrierte Dauer aufweisen,
die unter der Taktperiode des Systems liegt. Damit eine Zelle beschrieben
wird, muss sie sich, wie dies weiter oben gezeigt ist, an der Schnittstelle
einer aktiven Reihe und einer aktiven Spalte befinden. Wenn der
vertikale Zeiger 17 ns braucht, werden demnach in einem gegebenen
Moment 17 Zellen aktiviert und in jeder ns ist der Zeiger um eine
Zelle in vertikaler Richtung fortgefahren, in diesem Beispiel mit
der Schreibfrequenz von einer ns für ein Taktsystem bis 50 MHz.
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In
Bezug auf die Folgerichtigkeit des Lesens gibt die Vorrichtung ein
Signal an eine Anlage, die alle Arbeitsgänge sequenziert, und zwar die
Registerverwaltung des Zeigers und den Befehl der verschiedenen
Schalter. Diese Technik ist an sich bekannt und braucht daher nicht
mehr im Detail beschrieben werden.
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Die
differenzielle Speicherzelle mit zwei beweglichen Kondensatoren
umfasst zusätzlich
zu dem was in der 1 gezeigt ist zwei begleitende Schreibverstärker 24, 24' die flussaufwärts der Schalter
S1 und S1' gezeigt
sind. In der 2 sind die beiden elementaren
Speicherzellen der 1 jetzt mit dem gleichen Verweis 20 verbunden.
Zwischen dem Verbindungspunkt der Schalter S2, S4 und dem Kondensator
Cs und dem Verbindungspunkt der Schalter S2', S4' und
dem Kondensator Cs' kann
gegebenenfalls ein Schalter SO zur Optimierung der Durchlassbreite
der Zelle in Abhängigkeit von
der Abmessung der Schalter S2, S2' und SO angebracht und zweckmäßigerweise
von den Schaltertransistoren gebildet sein.
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In
der 2 sind im Inneren der gestrichelten Rechtecke
von links nach rechts die Schreibvorrichtung einer Reihe, die Lesevorrichtung
einer Reihe und die Multiplexvorrichtung der Reihen angezeigt.
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In
der 2 befinden sich die Leseverstärker 21, 21' im Inneren
der Lesevorrichtung einer Reihe und sind mit den Leseschaltern S3,
S4 und S3', S4' über die entsprechenden zwischengeschalteten Schalter
S5, S6, S7 und S5',
S6' und S7' verbunden. Es wird
vermerkt, dass der negative Eingang des Verstärkers 21 durch den
Schalter S5 mit dem Schalter S3 und durch den Schalter S6 mit dem
Schalter S4 verbunden ist. Der positive Eingang ist durch den zwischengeschalteten
Schalter S7 mit dem Schalter S4 verbunden. Diese Beschreibung gilt
analog für den
Verstärker 21'.
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Die
Multiplexvorrichtung umfasst zwei Ausgangsverstärker 26, 26' und zwanzig
Multiplexeingangsschalter, die parallel angeordnet sind, Sm0 an Sm19
und Sm0' an Sm19', und die dazu geeignet sind,
wahlweise mit dem Ausgang des Ausgangsverstärkers 21, 21' entsprechend
der Lesevorrichtung einer Reihe verbunden zu werden.
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Was
den Betrieb der Zelle gemäß der 2 betrifft,
empfangen die Schalter, die die gleichen Werte besitzen, den gleichen
logischen Befehl. Somit werden die Schalter S1 und S1' gleichzeitig gesteuert.
Der Schalter So empfängt
den gleichen Befehl wie der Schalter S2 und S2'. Wie vorstehend angezeigt, wird das
abzutastende Eingangssignal an der Eingangsklemme 15 und
phasenversetzt an der Eingangsklemme 15' empfangen. Es wird auf den Ausgängen 14 und 14' wieder gelesen.
Das Verweissignal 20 könnte
die Masse sein.
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Man
beschreibt nachstehend den Betrieb des erfindungsgemäßen Abtastungssystems,
beschränkt
auf die Hälfte
der Zelle, die den Speicherkondensator Cs umfasst, wobei der Betrieb
der anderen Hälfte
identisch ist, da die Strukturen der beiden Hälften identisch sind.
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Die
Schreibsequenz durch Abtasten des am Eingang empfangenen Signals
wird durch die Schalter S1 und S2 umgesetzt. Während der gesamten Schreibphase
bleiben die Schalter S3 und S4 offen und die Schalter S5 und S7
geschlossen. Die Schalter S1 und S2 sind am Anfang des Abtastens
gleichzeitig geschlossen. Sie bleiben während der gesamten Abtastphase
geschlossen. Das Ende des Abtastens wird umgesetzt, indem zuerst
der Schalter S2 geöffnet
wird, gefolgt von Schalter S1 einige Nanosekunden später. Das
Lesesystem einer Reihe wird bei jedem Lesen auf Null zurückgesetzt.
Die drei Schalter S5, S6, S7 werden zur Zurücksetzung des Leseverstärkers 21 auf
Null verwendet. Bei der Zurücksetzung
auf Null sind die Schalter S1, S2, S3 und S4 offen, die Schalter
S5 und S7 geschlossen. Der Verstärker 21 ist
konfiguriert, um sie über
einen Schalter S5 zu begleiten. Der Schalter S7 erlaubt den Abfluss der
in dem Teil des Busses 29 gespeicherten Restladung in Richtung
Verweis hin. Nach der Zurücksetzung
auf Null kann das Lesen einer jeden Zelle stattfinden. Die Schalter
S5 und S7 sind am Ende der Zurücksetzungsphase
auf Null offen und der Schalter S6 ist geschlossen. Die Schalter
S3 und S4 sind geschlossen, um den Kondensator Cs in Gegenreaktion
an den Verstärker 21 anzuschließen.
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Das
Lesen erfolgt Reihe für
Reihe, um die gesamte Matrix abzutasten. Die Multiplexschalter werden
daher Reihe um Reihe geschlossen, um nacheinander die gesamten Reihen
auszuwählen.
Im Inneren einer jeden Reihe werden die verschiedenen Zellen, nämlich 128
Zellen in dem Beispiel, mit Hilfe der oben genannten Schalter ausgewählt und
die Zurücksetzungssequenz
auf Null und die Lesesequenz werden so oft es nötig ist wiederholt.
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Das
erfindungsgemäße Verfahren
erfordert, wenn es eine Verzögerung
des in dem Kanal 6' phasenversetzten
Eingangssignals zum Signal in dem Kanal 6 vorsieht, einen
Lesealgorithmus, der bezüglich
zu einer rein differentiellen Struktur ohne Verzögerung angepasst ist. Wenn
die Verzögerung
tatsächlich
gleich einer halben Periode der Abtastfrequenz gewählt ist,
dann gibt es zweimal mehr Abtastungen zu digitalisieren und die
Tastung auf bekannte Art und Weise ist nicht mehr mit einem differentiellen Verstärker umsetzbar.
Sie muss mittels Berechnung nach der Digitalisierung durchgeführt werden.
Die durch das Verzögerungselement 17 verursachte
zeitliche Verschiebung kommt einem System gleich, bei dem die zwei
Abtastungskämme
eine halbe Periode lang ineinandergeschlungen sind, da die Verzögerung für das Abtastungsintervall
durch zwei geteilt ist. Man erhält
somit die tatsächliche
Verdopplung der Abtastfrequenz des dargestellten Systems.
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Die
Wiederherstellung des abgetasteten Signals erfolgt gemäß dem Term: ECH (2i – 1)
= ES (i) – ESI
(i) + MS ECH (2i) = ES (i + 1) – ESI (i)
+ MSwobei ECH (i) die Abtastung der Reihe i ist, ES (i) die Abtastung
der Reihe i ist, hervorgegangen aus der das nicht umgekehrte Signal
verarbeitenden Halbmatrix, ESI (i +1) die Abtastung der Reihe i
+ 1 ist, hervorgegangen aus der das umgekehrte Signal verarbeitenden
Halbmatrix, MS der Halbmaßstab
des digital-analogen Konverters ist, der gleich 211 für die digital-analogen
Konverter mit 12 Binärzahlen
ist.
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Dank
der Wiederherstellung des abgetasteten Signals kann durch die Erfindung
der gemeinsame Modus wirksam beseitigt werden. Man vermerkt, dass
die Summe der verschobenen Abtastungen eines Index das wiederhergestellte
Signal filtert.
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Mit
Bezug auf die Umsetzung der verschiedenen Schalter, sind die Schalter
S1 und S1' in CMOS-Technologie,
während
die Schalter S2 bis S7 und S2' bis
S7' in NMOS-Technologie
sind.
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Die
vorliegende Erfindung beseitigt die Störungen der einfachen Zellen
des beweglichen Kondensators, die in der großen Empfindlichkeit des Systems
gegenüber
Substratrauschen liegen, insbesondere der Kondensatoren, die von
den MOS-Transistoren mit Metallleitern gebildet sind, bei der Signalverschmutzung,
aufgezeichnet durch den sogenannten „Drop-Out"-Effekt,
und in einem relativ schwachen Signal/Rausch-Verhältnis, indem
sie eine Struktur differentieller Zellen vorschlägt. Hinsichtlich der Verschmutzung
entströmen
die in den Speicherkondensatoren gespeicherten Ladungen langsam über die
undichten Stellen der Schalter aufgrund eines Fehlers, der mit der
Retentionsdauer zunimmt. Nun ist aber die Retention für die ersten
gelesenen Zellen nicht die gleiche wie für die letzten. Diese Störung ist daher
durch Berechnung schwer auszugleichen. Das Signal/Rausch-Verhältnis ist
durch das durch die mit den digitalen Signalen einhergehenden kapazitiven Koppelungen
erzeugte Rauschen eingeschränkt.
Der schwache Wert des Speicherkondensators, der durch die ermittelte
Durchlassbreite vorgeschrieben ist, führt zu einer nicht vernachlässigbaren
Empfindlichkeit gegenüber
gekoppeltem Rauschen.
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Diese
Störungen
haben alle einen Punkt gemeinsam: Sie zeigen unabhängig vom
Eingangsignals auf den Ausgang. Um die Störungen zu unterdrücken sieht
die Erfindung vor, die gesamte Matrix zu vervielfältigen,
um ein differentielles System zur Handhabung zweier phasenversetzter
Signale darzustellen. Auf diese Art und Weise werden die Verzerrungen
als gemeinsamer Modus gesehen und durch die Rückweisung des gemeinsamen Modus der
Lesevorrichtung beseitigt. Des Weiteren wird im Vergleich zu einer
einfachen Lösung
aufgrund des differentiellen Modus die maximale Amplitude des empfänglichen
Signals verdoppelt. Doch selbst ohne jegliche Rückweisung des gemeinsamen Modus
ist das Signal/Rausch-Verhältnis
bereits um 6 dB verbessert. Die Rückweisung des gemeinsamen Modus ist
in Bezug auf Nebensignale in gleichem Maß wirksam, da die Strukturen
symmetrisch sind. In dieser Aufgabe ist die Umsetzung der Matrix
mit differentiellen elementaren Speicherzellen insbesondere zweckmäßig.
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Mit
Bezug auf das Verzögerungssystem, weist
es die Vorteile auf, ohne erwähnenswerte
Verminderung des Signal/Rausch-Verhältnisses eine Verdopplung der
Abtastfrequenz und eine Verdopplung der Speicherkapazität zu erlangen.