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Die
Erfindung betrifft ein Verfahren zur Erzielung von Verzögerungsmessungsfunktionalität für eine Boundary-Scan-Zelle, eine
integrierte Schaltung und eine elektrische Einrichtung mit Verzögerungsmessungsfunktionalität und ein
Verfahren zur Durchführung
von Verzögerungsmessungen.
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Wie
Fachleuten bekannt ist, ist der Entwurf von komplexen ASICs (Anwendungsspezifischen
Integrierten Schaltungen), SOCs (System-auf-Chip) und/oder ICs (Integrierten
Schaltungen) gleichzeitig mit erforderlichen Qualitätsniveaus
ein großes
Problem. Auf dieser Basis ist es häufig sehr wichtig, daß ASICs/SOCs/ICs,
die in der folgenden Beschreibung allgemein als integrierte Schaltung
bezeichnet werden, einen leicht zugänglichen Verzögerungsmessungsweg
besitzen. Die Verzögerung
eines langen Weges, der über
die gesamte integrierte Schaltung (quer über den Chip) eines elektrischen
Bausteins durch viele Instanzen hindurch, wie z.B. Inverter und/oder
Multiplexer, verläuft,
ermöglicht
eine Messung von Endprozeßparametern
der integrierten Schaltung innerhalb eines Produktionsprozeßfensters
für den
besten Fall und den ungünstigsten
Fall.
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Diese
Informationen sind gewöhnlich
für die Produktionsprüfung auf
der Vertreiberseite sehr wichtig. Sehr häufig sind diese Informationen
aber auch auf der Ebene des Schaltungspakets oder der PCB (Leiterplatte),
der Prüfung
auf Systemebene und/oder sogar am Einsatzort notwendig, und zum Beispiel
im Fall von Problemen bei der Funktionalität, Zeitsteuerung und/oder beim
Debuggen sollte das „Qualitätsniveau", das von der integrierten
Schaltung erreicht wird, bestimmt werden. Zusätzlich kann auch für die Charakterisierung
der Verzögerungsmodellierung
während verschiedener
Entwurfsphasen, wie zum Beispiel Schätzung, Grundflächenplanung,
Versuchen und/oder letztes Layout, ein eigener Verzögerungsweg
dabei helfen, die Verzögerungsmodelle zusammen
mit den topologischen Informationen der Datenbank einzustufen.
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Insbesondere
ist es also für
eine Qualitätsbewertung
eines elektrischen Bausteins, für
einen Entwurfsfluß und/oder
einen Vertreiber, der mit komplexen integrierten Schaltungen handelt,
sehr wichtig zu wissen, wie genau die Zeitsteuerungsmodellierung zu
den echten Bausteinen paßt,
um die Zeitsteuerungsspanne zwischen Simulationsmodellen und ihren
entsprechenden realen Bausteinen abzuschätzen. Wie bereits erwähnt ist
es im Falle von Bausteinproblemen wichtig, die relative Bausteinleistungsfähigkeit
innerhalb von Prozeßvariationen
vom besten Fall bis zum ungünstigsten
Fall zu kennen. Das Prozeßqualitätsniveau
kann bestimmt werden, wenn eine auf einer integrierten Schaltungsprobe
gemessene Verzögerung
mit der Verzögerung
verglichen werden kann, die durch eine Zeitsteuerungssimulation
oder durch STA (Statistische Zeitsteuerungsanalyse) mit bestimmten
Prozeßqualitätsannahmen
berechnet wurde.
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Zur
Zeit umfaßt
ein Verfahren zur Bestimmung eines Qualitätsniveaus einer komplexen integrierten
Schaltung ein einfaches Verzögerungs-Strobing
an dem (Produktions-) Tester, das nur ein Bestanden- oder Durchgefallen-Ergebnis
angibt, aber keinen exakten Verzögerungswert.
Ein weiterer Ansatz umfaßt
die Definition eines mehr oder weniger zufälligen Verzögerungsweges in dem Entwurf,
was zu einer Ad-hoc- und
Kein-Standard-Lösung
bezüglich
Topologie, Implementierung, Zugang und Initialisierung führt.
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Bei
weiteren bekannten Lösungen
für die Verzögerungsmessung
und Prozeßcharakterisierung werden
ein sogenannter NAND-Baum und/oder eine PROCMON-Zelle, d.h eine
Prozeßüberwachungszelle,
verwendet, die beide zusätzliche
Instanzen erfordern, wodurch einige Bemühungen für die Implementierung, Initialisierung
und/oder den Zugriff notwendig werden, und die vertreiberabhängig sein
könnten, wie
z.B. von LSI Logic, „Design
Manual and Procmon Application Note" oder Texas Instruments „GS30 Design
Manual and TDL Documentation" bekannt.
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Der
Leser wird auf die europäischen
Patentanmeldungen EP-A-0822497 und EP-A-0994361 als Hintergrund
für die
vorliegende Erfindung verwiesen.
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Die
vorliegende Erfindung stellt ein Verfahren zur Durchführung von
Verzögerungsmessungen einer
durch einen Produktionsprozeß hergestellten integrierten
Schaltung bereit, wobei die integrierte Schaltung eine Scan-Kette
für Boundary-Scan-Prüfbarkeit
aufweist, mit den folgenden Schritten:
- – Eintreten
in einen Verzögerungsmeßmodus;
- – Anlegen
eines Testdatensignals an einen Testdateneingang (TDI) für Boundary-Scan-Prüfbarkeit;
- – Durchführen der
Verzögerungsmessung
an einem separaten Verzögerungskettenausgangsport (DCO),
der der Ausgang eines lokalen kombinatorischen Weges ist und der
zusätzlich
zu dem Testdatenausgang (TDO) für
Boundary-Scan-Prüfbarkeit
vorliegt, um die Leistungsfähigkeit
der integrierten Schaltung zu bestimmen; und der kombinatorische
Weg stört
nicht den Betrieb der Scan-Kette, weil der Verzögerungskettenausgang (DCO)
in einem Tristate-Zustand gehalten wird, oder indem der Dateneingangsanschluß (TDI)
auf Betriebsspannung (VDD) gezogen wird.
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Bevorzugte
Ausführungsformen
der Erfindung stellen vorteilhafterweise einen neuen und verbesserten
Ansatz für
die Verzögerungsmessung
einer integrierten Schaltung bereit, der im wesentlichen von Vertreibern,
Technologie und/oder verwendeten Entwicklungswerkzeugen unabhängig ist,
mit einem Minimum an Implementierungsbemühungen bezüglich Entwurfszeit und Gatterbetriebsmitteln.
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Bevorzugte
Ausführungsformen
stellen eine Verzögerungsmessungsfunktionalität bereit,
die mit geringen Kosten produziert werden kann und die einen langen
Weg über
eine integrierte Schaltung abdecken kann und einen leichten Zugang
und leichte Initialisierung gewährleistet,
um die Verzögerungsmessung
durchzuführen,
ohne daß ein
komplizierter und/oder kostspieliger IC-Tester notwendig ist.
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Die
erfindungsgemäße Lösung wird
durch das Verfahren nach Anspruch 1 erzielt. Vorteilhafte und/oder
bevorzugte Verfeinerungen und/oder Entwicklungen sind der Gegenstand
der jeweiligen abhängigen
Ansprüche.
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Es
wird vorgeschlagen, mindestens eine Boundary-Scan-Zelle bereitzustellen,
die jeweils eine Speicherungsschicht zwischen einem Scan-Eingangsport
und einem Scan-Ausgangsport aufweist, mit einer Konstruktion zur
Verwendung in einer Scan-Kette einer integrierten Schaltung für Boundary-Scan-Prüfbarkeit,
um jede der Boundary-Scan-Zellen zu analysieren, um einen redundanten
Zustand zu identifizieren, der zur Erweiterung der Scan-Zellen verwendet
wird, indem ein zusätzlicher lokaler
Weg zwischen dem jeweiligen Scan-Eingangs- und Scan-Ausgangsport
erzeugt wird, wodurch die jeweilige Speicherungsschicht umgangen wird,
und um jede Scan-Zelle in der integrierten Schaltung durch Erzeugen
der Scan-Kette zu implementieren.
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Einer
der Vorteile der vorliegenden Erfindung besteht darin, daß durch
den lokalen Umgehungsweg der Scan-Eingangsport und der Scan-Ausgangsport
auf rein kombinatorische Weise verbunden werden, um eine Verzögerungskette
durchzuführen,
die alle Eingangs-, Ausgangs- und bidirektionalen Boundary-Scan-Zellen
enthalten kann.
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Aufgrund
des Umstands, daß ein
redundanter Zustand für
die Bereitstellung von Verzögerungsmessungsfunktionalität verwendet
wird, entspricht darüber
hinaus der erfindungsgemäße Ansatz
immer noch den ursprünglichen
Boundary-Prüfbarkeitsanforderungen.
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Durch
Verwendung einer Boundary-Scan-Zelle für Verzögerungsmessungen mit einer funktionalen
Schicht und einer Speicherungsschicht, die für Verzögerungsmessungen umgangen wird, sind
keine zusätzlichen
Ports und/oder Testsignale für
die in der erfindungsgemäßen Boundary-Scan-Zellen-Verzögerungskette
verwendeten Boundary-Scan-Zellen notwendig. Da weiterhin keine zusätzlichen
Entwurfsinstanzen oder Konnektivität notwendig sind, weil nur
kommerzielle oder Benutzerbibliothekselemente intern modifiziert
werden und die Zellenports immer noch dieselben sind, sind die Implementierungsbemühungen bezüglich Entwurfszeit
und Gatterbetriebsmittel minimal und im wesentlichen von Vertreibern,
Technologie und verwendeten Entwicklungswerkzeugen unabhängig.
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Um
eine relativ lange Verzögerungskette
zur Messung zu erhalten, um den Einfluß fester Meßfehler zu verringern und um
vorzugsweise die Verzögerungskette über den
gesamten Chip zu verteilen, um mehrere Prozeßvarianzen des Bausteins abzudecken,
wird vorgeschlagen, sogenannte Boundary-Scan-Zellen zu verwenden,
wodurch im wesentlichen jede zusätzliche
topologische Auswirkung vermieden wird, weil nur die Boundary-Scan-Zellen gemäß den Boundary-Scan-
und funktionalen Anforderungen plaziert und geroutet werden müssen. Da
es im allgemeinen obligatorisch ist, solche Boundary-Scan-Zellen für eine Boundary-Scan-Kette
in komplexen ASICs, SOCs und/oder ICs zu verwenden, wird die Verzögerungskette
als eine vorteilhafte Konsequenz automatisch implementiert.
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Gemäß einer
besonders bevorzugten Ausführungsform
wird vorgeschlagen, Boundary-Scan-Zellen gemäß dem IEEE-Standard 1149.1 zu
verwenden, d.h. eine Standardmethodologie zur Verbindungsprüfung auf
PCB, oder gemäß einem von
dem IEEE-Standard 1149.1 abgeleiteten Standard.
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Weiterhin
wird gemäß einer
weiteren bevorzugten Ausführungsform
vorgeschlagen, den lokalen Umgehungsweg und die Speicherungsschicht
einer jeweiligen Scan-Zelle über
einen Multiplexer, der durch das Verschiebungssignal aus einer gegebenen Testzugangsportsteuerung
gesteuert wird, mit dem Scan-Ausgangsport zu verbinden, um eine
Verzögerung
zwischen den Schieberegistern hinzuzufügen, um die Haltezeitreserve
zu erhöhen,
d.h. um eine Versatzsicherheitsreserve für den Prüftakt (TCK) bereitzustellen.
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Der
lokale Umgehungsweg kann zusätzliche Bibliothekselemente
für weitere
Verzögerung
oder Pegeleinstellung, wie zum Beispiel Inversionen, umfassen.
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Darüber hinaus
ist, da im wesentlichen keine zusätzlichen Testports und/oder
Signale notwendig sind, eine leichtere Initialisierung und Simulationseinrichtung
sowie eine Verzögerungsmessung
ohne einen gewöhnlichen
komplexen ASIC/IC-Tester sogar auf der Leiterplatte garantiert.
Auf dieser Basis umfaßt
das bevorzugte Verfahren zur Durchführung der Verzögerungsmessung
einer integrierten Schaltung oder eines elektrischen Bausteins mit
einer integrierten Schaltung mit einer erfindungsgemäßen Verzögerungskette
lediglich das Eintreten in den Verzögerungsmeßmodus vorzugsweise durch Versetzen
der Boundary-Scan-TAP-Steuerung in einen Test-Logik-Rücksetz-Zustand
(TRSTN =0) und durch Anwenden eines Datenübergangs an den Testdateneingang
(TDI). Die Verzögerungsmessung
selbst kann für
die Scan-Prüfbarkeit
an dem gegebenen Testdatenausgangsweg (BSR_TDO) durchgeführt werden.
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Abhängig von
spezifischen Bausteinarchitekturen kann ein zusätzlicher Verzögerungskettenausgangsport
(DCO) vorgesehen werden, der mit dem Testdatenausgangsweg (BSR_TDO)
verbunden ist.
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Auch
wenn Boundary-Scan-Zellen gewöhnlich
bei verschiedenen Vertreibern und/oder Technologien aus verschiedenen
Logikzellen bestehen, sind keine speziellen Logikzellen erforderlich.
Durch Modifizieren solcher Scan-Zellen gemäß dem erfindungsgemäßen Ansatz
wird somit eine Verzögerungskette
sichergestellt, die im Gegensatz zu vorbekannten vertreiberspezifischen
Verzögerungsketten im
wesentlichen vertreiber- und technologieunabhängig ist und darüber hinaus
weiterhin Boundary-Scan-Prüfkompatibilität enthält. Da auf
die erfindungsgemäße Verzögerungskette
zugegriffen werden kann, indem zwei Testanschlüsse oder -ports auf einen bestimmten
Wert gesetzt werden, wobei solche Testanschlüsse aufgrund der Anforderungen
von IEEE 1149.1 im voraus gegeben und leicht auf der Leiterplatte
zugänglich
sind und/oder von anderen Testanschlüssen gemeinsam benutzt werden
können,
sind keine zusätzlichen
Anschlüsse
erforderlich.
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Der
erfindungsgemäße Ansatz
führt also
zu einer neuen und verbesserten Standardmethodologie, die sich an
die Probleme der Verzögerungsmessung
und der Bestimmung des „Qualitätsniveaus" für integrierte
Schaltungen im allgemeinen wendet.
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Die
Erfindung wird im folgenden ausführlicher
beschrieben, insbesondere auf der Grundlage einer besonders bevorzugten
Ausführungsform
und mit Bezug auf die beigefügten
Zeichnungen. Es zeigen:
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1 ein
Schaltbild einer gemäß der Erfindung
modifizierten bevorzugten Boundary-Scan-Zelle,
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2 ein
Schaltbild einer standardisierten Boundary-Scan-Zelle vor der Modifikation gemäß 1,
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3 schematisch
einen Chip mit einer durch Reihenschaltung von Scan-Zellen gemäß 1 gebildeten
Boundary-Scan-Verzögerungskette,
und
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4 schematisch
eine erfindungsgemäß modifizierte
Boundary-Scan-Verzögerungskettenarchitektur
auf der Basis von Boundary-Scan-Zellen gemäß dem IEEE-Standard 1149.1.
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Für die folgende
Beschreibung und für
die angefügten
Ansprüche
werden komplexe ASICs, SOCs und ICs allgemein als integrierte Schaltung
bezeichnet. Wie Fachleuten bekannt ist, werden gewöhnliche
Scan-Zellen, die verbunden sind, um Schieberegister zu bilden, häufig aus
Gründen
der Scan-Prüfbarkeit
in integrierte Schaltungen integriert oder implementiert.
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Auf
dieser Basis wird auf 1 und 2 Bezug
genommen, die schematisch eine Boundary-Scan-Zelle mit einer Verzögerungsmessungsfunktionalität gemäß der Erfindung
bzw. die standardisierte Boundary-Scan-Zelle im Stand der Technik
ohne diese Funktionalität
zeigen. Für
ein besseres Verständnis
der bevorzugten beispielhaften Verfeinerung der Erfindung auf der
Basis einer Boundary-Scan-Zelle (2) gemäß dem IEEE-Standard 1149.1
wird auf den IEEE-Standard 1149.1 – 1990 „Test Access Port and Boundary-Scan
Architecture", verwiesen.
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Wie
aus 1 und 2 zu sehen ist, ist die Boundary-Scan-Zelle zwischen
funktionale Wege geschaltet, wie zum Beispiel zwischen Eingangspuffer zum
Kern oder zwischen Kern zu Ausgangspuffern durch einen parallelen
Eingangsport PI und einen parallelen Ausgangsport PO. Im Normalmodus,
d.h. im Funktionalmodus, wird der Eingangsport PI durch Setzen des
Modussignals auf „0" direkt mit dem Ausgangsport
PO verbunden.
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Zwischen
einem Scan-Eingangsport SI und einem Scan-Ausgangsport SO ist eine
Speicherungsschicht integriert, um Schieberegister zu bilden, indem
der Scan-Ausgangsport SO mit dem Scan-Eingangsport SI einer weiteren
Scan-Zelle in Reihe geschaltet wird, um eine Scan-Kette zu erzeugen,
wie beispielhaft in 3 abgebildet, worin ein Chip
mit einer solchen Boundary-Scan-Kette gezeigt ist. Die Steuersignale
für die
Schiebe-, Erfassungs- und Haltefunktionalität sowie das Modussignal werden
durch eine Steuerung für
den Testzugriffsport (TAP) auf der Basis der bevorzugten Ausführungsform
gemäß dem IEEE-Standard
1149.1 erzeugt.
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Mit
Bezug auf den Stand der Technik gemäß 2 sind die
Informationen an dem Scan-Ausgangsport SO nur im Schiebemodus von
Interesse und die Ausgabe SO ist daher gleich Q. Wie aus 2 zu
sehen ist, worin die bekannte gewöhnliche Boundary-Scan-Zelle
gezeigt ist, ist in allen anderen Fällen, d.h. wenn Schieben auf „0" gesetzt wird, um inaktiv
zu sein, der Ausgangsport SO jedoch völlig redundant.
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Gemäß dem in 1 abgebildeten
erfindungsgemäßen Ansatz
wird dieser redundate Status der gewöhnlichen Boundary-Scan-Zelle
dazu verwendet, einen zusätzlichen
kombinatorischen Verzögerungsweg
zwischen dem Eingangsport SI und dem Ausgangsport SO zu erzeugen.
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Zur
Realisierung eines solchen zusätzlichen kombinatorischen
Verzögerungsweges
wird die Speicher ungsschicht zwischen dem Eingangs- und Ausgangsport
SI und SO durch den erfindungsgemäßen lokalen Weg BP umgangen.
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Gemäß der bevorzugten
aber beispielhaften Ausführungsform
von 1 werden der zusätzliche lokale Umgehungsweg
BP und die Speicherungsschicht über
einen zusätzlichen
Multiplexer MUX, der auch durch das Schiebesignal aus der TAP-Steuerung
gesteuert wird, verbunden. Folglich und auf der Basis dieser Verbesserung
kann in einen Verzögerungsmodus
eingetreten werden, indem der Schiebemodus als inaktiv, d.h. Schieben
auf „0", gesetzt wird. Während dieses
Verzögerungsmodus
ist der Scan-Ausgangsport SO nicht redundant, sondern befindet sich
in funktionaler Abhängigkeit
von dem Eingangsport SI, d.h. SO = f(SI).
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Durch
Setzen des Schiebemodus auf aktiv, um an dem Scan-Ausgangsport SO
die Information Q zu erhalten, d.h. wenn Schiebemodus = „1" ist, gilt dann SO
= Q und kann die ursprüngliche
Scan-Modus-Funktionalität
zusätzlich
verwendet werden.
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Wie
bereits erwähnt,
wird durch Reihenschaltung mehrerer Scan-Zellen zur Bildung eines Schieberegisters
eine Scan-Kette gemäß 3 erzeugt.
Durch Verwenden einer Menge der erfindungsgemäßen modifizierten Scan-Zellen (1) zur
Bildung einer solchen Scan-Kette, wobei der Eingangsport SI der
ersten Scan-Zelle mit einem Testdateneingang TDI verbunden wird,
der vorzugsweise die Stimuli-Eingaben für Boundary-Scan-Prüfbarkeit liefert,
und der Ausgangsport SO der Scan-Zelle
das Ende der Scan-Kette zu einem Testdatenausgang TDO bildet, wird
automatisch eine zusätzliche
Verzögerungskette
von dem Testdateneingang TDI zu dem Ende des Boundary-Scan-Registers
BSR, wie zum Beispiel zu BSR_TDO (4) erzeugt.
Auf der Basis der beispielhaften Verfeinerung unter Verwendung einer
Boundary-Scan-Zelle gemäß dem IEEE-Standard
1149.1 wird eine Verzögerungskette
mindestens von TDI zu BSR_TDO durchgeführt, wie aus 4 zu
sehen ist, worin die spezifische Boundary-Scan-Verzögerungskettenarchitektur
gemäß der bevorzugten
Ausführungsform
abgebildet ist.
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Durch
Verwendung existierender, gewöhnlich
standardisierter Boundary-Scan-Zellen und durch Erzeugen eines rein
kombinatorischen Verzögerungsweges
können
also alle Eingangs-, Ausgangs- und/oder bidirektionalen Boundary-Scan-Zellen
in die Verzögerungskette
aufgenommen werden, wobei keine zusätzlichen Ports oder Testsignale
für die
modifizierten Verzögerungskettenzellen
notwendig sind. Da lediglich Scan-Bibliothek-Elemente intern modifiziert
werden und die Zellen gemäß den Scan-
und funktionalen Anforderungen geroutet und plaziert werden müssen, sind
darüber
hinaus keine zusätzlichen
Entwurfsinstanzen, Konnektivitäten und/oder
topologische Auswirkungen notwendig, um diese erfindungsgemäße Scan-Verzögerungskette auf
standardisierte Weise zu erzeugen.
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Durch
Verwendung von Boundary-Scan-Zellen kann außerdem eine über eine
gesamte integrierte Schaltung, wie zum Beispiel auf dem Chip gemäß 3,
verlaufende Verzögerungskette
erzielt werden, um mehrere Prozeßvarianzen des diese integrierte
Schaltung oder diesen Chip umfassenden Bausteins abzudecken, um
eine sogenannte Querchip-Verzögerungsmessung
durchzuführen,
die eine Vielzahl von Knoten, Elementen, Schichten und/oder Kontaktlöchern einschließt.
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Auf
dieser Basis befindet sich eine Verzögerung zwischen dem Testdateneingang
TDI, die das Boundary-Scan-Register
BSR zu dem BSR_TDO-Weg leitet, gemäß dem hervorgehobenen Verzögerungsmessungsweg
von 4 in funktionaler Abhängigkeit von der Anzahl der
Anschlüsse,
d.h. im wesentlichen von der Anzahl von eingeschlossenen Boundary-Scan-Zellen,
der Multiplexer, Inverter und/oder anderen Verzögerungs- oder Bibliothekselementen,
die in die verbesserten Scan-Zellen eingebettet sind, von Querchip-Verbindungen, Puffern,
kapazitiven Lasten, von dem Prozeß, der Temperatur und/oder
den Stromversorgungsschwankungen.
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Wie
aus 1 ersichtlich ist, kann der erfindungsgemäße lokale
Umgehungsweg BP ferner Bibliothekselemente 10 zur zusätzlichen
Verbindung jeweiliger Verzögerungselemente
umfassen. In jedem Fall sind jedoch keine zusätzlichen Entwurfsinstanzen
und Konnektivität
notwendig, da nur gegebene Scan-Bibliothek-Elemente
intern modifiziert werden und die Zellenports in der modifizierten
Verzögerungs-Scan-Zelle immer noch
dieselben sind. Da die verbesserten Scan-Zellen lediglich gemäß gewöhnlich standardisierten
Scan- und funktionalen Anforderungen geroutet und plaziert werden
müssen,
entspricht eine Verzögerungskette,
die die verbesserten Boundary-Scan-Zellen enthält, immer noch den Boundary-Scan-Funktionalitätsanforderungen,
d.h. in bezug auf die beispielhafte Ausführungsform dem IEEE-Standard
1149.1.
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Darüber hinaus
fügt der
zusätzliche
Multiplexer MUX in dem lokalen Umgehungsweg BP vorteilhafterweise
eine Verzögerung
zwischen den Schieberegistern hinzu, wodurch die Haltezeitreserve
erhöht
wird, d.h. um die Versatzsicherheitsreserve für den Prüftakt TCK zu verbessern, um
Versetzungs- und/oder Haltezeitprobleme zu vermeiden.
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Als
nächstes
hauptsächlich
unter Bezugnahme auf 4 wird der prinzipielle Verzögerungskettenzugriffs-
und -initialisierungsmechanismus auf der Basis der bevorzugten Ausführungsform,
d.h. auf der Basis des IEEE-Standards 1149.1, ausführlicher
beschrieben. Um in den Boundary-Scan-Verzögerungskettenmodus zu gelangen,
ist es notwendig, einen Zustand in der Testzugriffsportsteuerung
(TAP) zu finden, in dem die Schiebe steuerung nicht aktiv ist. Dies
ist jedoch in dem Test-Logik-Rücksetz-Zustand der
Fall, in den (asynchron) eingetreten wird, wenn der Rücksetzanschluß TRSTN
auf „0" gesetzt wird. Folglich
befindet sich der Weg von dem Boundary-Scan-Register BSR, der die
in Reihe geschalteten Boundary-Scan-Zellen umfaßt, zu dem Testdatenausgangsanschluß TDO, d.h.
insbesondere zu dem Weg BSR_TDO in funktionaler Abhängigkeit
von dem Testdateneingang TDI zur Bereitstellung der Teststimulieingabe.
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Auf
der Basis des Beispiels, das eine Boundary-Scan-Zellenkette gemäß dem IEEE-Standard 1149.1
verwendet, ist der Verzögerungsweg bzw.
die Kette jedoch immer noch nicht von dem Bausteinanschluß aus zugänglich.
Gemäß diesem
Standard kann automatisch ein anderer Teil oder ein anderes Register,
wie zum Beispiel ein Umgehungsregister BR, anstelle des Boundary-Scan-Registers BSR ausgewählt werden.
Ferner wirken auch ein Multiplexer BS-MUX und ein Testdatenausgangs-Flip-Flop
TDO-FF als blockierende Elemente für die erfindungsgemäße Boundary-Scan-Verzögerungskette.
Gemäß einer
bevorzugten Verfeinerung umgeht also, um Zugriff und Initialisierung
einfach zu halten, der BSR_TDO-Weg den Multiplexer BS-MUX und das
Ausgangs-Flip-Flop TDO-FF
zu einem separaten Verzögerungskettenausgangstestanschluß DCO.
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Es
ist jedoch zu beachten, daß es
im allgemeinen keine überzeugenden
Gründe
gibt, einen von einem gegebenen Testdatenausgangsanschluß TDO getrennten
Verzögerungstestanschluß DCO vorzusehen,
wie für
Fachleute offensichtlich sein wird.
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Der
separate Testanschluß DCO
kann durch ein separates Testmodussignal TM gesteuert werden, um
ihn während
des Funktionalmodus im Tristate-Zustand zu halten. Aber auch dies
ist optional, da der Testdateneingangsanschluß TDI gemäß dem Standard auf Betriebsspannung VDD gezogen wird, d.h. TDI = „1", und daher den gesamten
Boundary-Scan-Verzögerungskettenweg
im Funktionalmodus ruhig hält.
Wie oben mit Bezug auf den Testanschluß DCO erwähnt, kann auch der Anschluß TM mit
anderen Testanschlüssen
gemeinsam benutzt werden, wie zum Beispiel einem Testanschluß für einen
Prüfmodus
für RAM
(Direktzugriffsspeicher), einen Prüfmodus für PLL (phasenverriegelter Schaltkreis),
einen Kern-Scan-Prüfmodus und/oder ähnliche
Testmodi.
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Zur
Durchführung
einer Verzögerungsmessung,
insbesondere einer Querchip-Verzögerungsmessung,
wird folglich ein leichter und direkter Zugriff durch einen gegebenen
Testdateneingang TDI und Testdatenausgang TDO oder Verzögerungskettenausgang
DCO bereitgestellt, wenn erfindungsgemäß modifizierte Boundary-Scan-Zellen
verwendet werden. Außerdem
kann man leicht das Qualitätsniveau eines
Bausteins auf einer Schaltungspackung bestimmen, ohne daß irgendwelche
zusätzliche
IC-Tester oder spezielle Loadboards notwendig sind.
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Für eine Implementierung
der erfindungsgemäßen Scan-Verzögerungskette
kann vorzugsweise der folgende Fluß verwendet werden. Vor der
Erzeugung einer jeweiligen (Boundary-)Scan-Kette gemäß gegebenen
Scan- und Funktionalitätsanforderungen mittels
spezifischer bevorzugter Werkzeuge, müssen die Standard-Boundary-Scan-Zellen gemäß dem oben
besprochenen erfindungsgemäßen Ansatz
in die erfindungsgemäßen Boundary-Scan-Verzögerungsketten-Zellen
erweitert werden. Während
der Logiksynthese der Scan-Kette wird der Boundary-Scan-Verzögerungskettenweg
als ein falscher Weg definiert, um zwecklose Optimierungsbemühungen zu
vermeiden. Nach der Durchführung
einer Simulation zum Verifizieren eines korrekten standardisierten
Scan-Verhaltens, sollte eine bekannte statische Zeitsteuerungsanalyse
(STA) für
einen geschätzen
Grundflächenplan
und/oder eine Layout- Zeitsteuerung
an dem jeweiligen Verzögerungsketten-Ausgangsport DCO
durchgeführt
werden. Auf der Basis dieser Zeitsteuerungsinformationen kann eine
Schätzung
der Genauigkeit von Verdrahtungs- und/oder Lastmodellen und die
Definition eines Prozeßfensters,
d.h. des Produktionsprozeßfensters
für den
besten und den ungünstigsten
Fall, ausgeführt werden.
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Gemäß der praktischen
Verwendung der erfindungsgemäßen Scan-Verzögerungskettenmessung,
die eine im wesentlichen standardisierte Methodologie bereitstellt,
gibt es im Prinzip drei verschiedene Anwendungsgebiete, nämlich während des
Entwurfs, während
der Herstellung eines komplexe integrierte Schaltungen umfassenden
elektrischen Bausteins und am Einsatzort selbst.
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Genauer
gesagt ist eine der bevorzugten Anwendungen die Verzögerungscharakterisierung
während
des Entwurfsimplementierungsprozesses mit Verknüpfung zum Layout. Beginnend
von einer Baugruppe auf oberster Ebene wird eine geschätzte (Verdrahtungs-)
Verzögerungsberechnung
und statische Zeitsteuerungsanalyse durchgeführt. Die Implementierung wird
verbessert durch Grundflächenplanung und
Versuchslayouterzeugung, wozu mehr oder weniger genaue topologische
Informationen gehören, mit
Rückannotation
in die Standard-Verzögerungsformat-Datenbank. Sie endet
schließlich
mit dem eingefrorenen Layout. Während
dieses gesamten Prozesses können
das Zeitsteuerungsverhalten bezüglich
Variationen für
den besten Fall und den ungünstigsten
Fall (BC/WC) Last-, Verdrahtungs- und/oder Routing-Schätzungen
und/oder Variationen mit der erfindungsgemäßen Verzögerungskette vorzugsweise auf
der Basis der fest zugeordneten Boundary-Scan-Zellen, deren Elemente
während
des gesamten Flusses stabil sind, charakterisiert werden.
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Gemäß einem
zweiten Anwendungsgebiet kann die Verzögerungsmessung hergestellter
Bausteine durchgeführt.
werden. Dies kann mit einem speziellen, aber einfachen Testprogramm
auf dem Produktionstester mit einem Messungsmerkmal erfolgen.
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Ferner
kann die Verzögerungsmessung leicht
mit dem auf der Leiterplatte angebrachten Baustein während einer
Systemprüfung
und sogar am Einsatzort mit einfachen Zugriffs- und Initialisierungsmöglichkeiten
durchgeführt
werden, wie oben mit Bezug auf den IEEE-Standard 1149.1 beschrieben.
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In
allen Fällen
bevorzugter Anwendungen kann die Bausteinqualität, d.h. der Ort der Ausbreitungsverzögerung in
dem Verzögerungsfenster
für den
besten und den ungünstigsten
Fall (BC/WC) leicht bestimmt werden.
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Obwohl
die Erfindung mit Bezug auf eine bevorzugte Ausführungsform beschrieben wurde,
die auf dem IEEE-Standard 1149.1 basiert oder von diesem abgeleitet
ist, sollte für
Fachleute erkennbar sein, daß abhängig von
spezifischen Anforderungen mehrere Modifikationen ausgeführt werden
können.