DE60037692T2 - Kupfermetallisierung für Verbindungen in integrierten Schaltungen - Google Patents

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Description

  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft integrierte Schaltungsbauelemente und insbesondere eine Technologie zum Zusammenschalten diskreter Schaltungskomponenten einer Schaltung, um eine integrierte Schaltung zu bilden.
  • Allgemeiner Stand der Technik
  • Da integrierte Schaltungen dichter werden, indem die Schaltungskomponenten kleiner ausgeführt und sie enger gepackt werden, wird es zunehmend wichtig, die Schaltungskomponenten durch Leiter mit einem Widerstand, der so niedrig wie praktisch möglich ist, zu einer integrierten Schaltung zusammenzuschalten. Dazu besteht zunehmendes Interesse an der Verwendung von Kupfer als das Metall der Wahl zum Bereitstellen solcher Zwischenverbindungen sowohl wegen günstiger elektrischer Eigenschaften als auch relativ niedriger Kosten. Es hat sich gezeigt, daß Kupfer von besonderem Interesse ist, wenn es als das Back-End-of-Line-Metall verwendet wird, um die letzte Metallzwischenverbindung bereitzustellen, insbesondere als Teil eines Einzel- oder Dual-Damascene-Prozesses, bei dem eine Struktur aus Gräben in einer isolierenden Schicht ausgebildet wird. Die Struktur aus Gräben wird dann durch Abscheiden einer Kupferschicht über der Oberfläche der isolierenden Schicht überfüllt, und das Kupfer wird dann von der Schicht entfernt, außer dort, wo es die Struktur gefüllt hat. Das Entfernen erfolgt in der Regel durch chemisch-mechanisches Polieren (CMP). Es ist aufgrund von Platzüberlegungen im allgemeinen erforderlich, mit Grabenstrukturen zu arbeiten, die relativ enge Linien umfassen. Um angesichts des Einsatzes von schmalen Gräben eine hohe Leitfähigkeit (niedrigen Widerstand) zu erzielen, ist es wünschenswert, die Gräben relativ tief zu machen.
  • Die gegenwärtig bevorzugte Technologie zum Füllen von Gräben mit einer Breite von zwischen 0,15 und 0,25 Mikrometern und einer Tiefe von etwa 0,3 bis 0,4 Mikrometern mit Kupfer beinhaltet eine Sequenz von Schritten. Diese beinhalten zuerst das Sputtern (physikalisches Abscheiden aus der Dampfphase) einer Barriere-Klebstoffliner-Schicht über den Wänden des zu füllenden Grabens, dann Sputtern einer Keimschicht aus Kupfer darüber und schließlich vervollständigen der Füllung durch Elektroplattieren von Kupfer. Eine Technologie dieser Art hat sich jedoch als relativ ineffektiv herausgestellt, um die Kupferfüllung von Gräben mit Seitenverhältnissen viel höher als fünf oder sechs im wesentlichen zu beenden.
  • Der Ausdruck "Graben" wird hierin verwendet, um sowohl eine längere Nut als auch ein lokalisiertes Durchkontaktgebiet zu beschreiben, das sich von dem Boden der Nut zu einer lokalisierten Verbindung zu einem darunterliegenden leitenden Gebiet erstreckt, wie etwa einem Gebiet des Halbleiterchips oder einer anderen leitenden Linie.
  • Die vorliegende Erfindung versucht eine Technologie bereitzustellen, die eine zufriedenstellende Kupferfüllung von Gräben mit Seitenverhältnissen liefern kann, die signifikant über 5 oder 6 liegen, wie etwa 10 oder 12.
  • Ein weiteres Problem mit Kupfer ist die Frage der Zuverlässigkeit. Insbesondere ist es wichtig, daß die Leitfähigkeit der Kupferfüllung über lange Verwendungsperioden relativ konstant bleibt und nicht unter einem als "Streß-Migration" beschriebenen Übel leidet, das zu einer Änderung, üblicherweise einem Anstieg, des Widerstands der Füllung führt. Wiederum ist in der vorliegenden Technologie weiterhin Raum zur Verbesserung in dieser Hinsicht. Die vorliegende Erfindung, als ein weiteres Merkmal, verbessert die Zuverlässigkeit insbesondere mit dem Reduzieren von Streß-Migration.
  • Kurze Darstellung der Erfindung
  • Die vorliegende Erfindung sucht eine Technologie bereitzustellen zum Füllen von Gräben mit hohen Seitenverhältnissen mit Kupfer, das sowohl die Füllung der Gräben als auch ihre Zuverlässigkeit verbessert und insbesondere die Streß-Migration der Kupferfüllung reduziert.
  • Dazu basiert gemäß einem Aspekt die Erfindung auf der Entdeckung, daß eine besondere vorläufige Behandlung des Substrats zum Ausbilden eines Barriere-Klebstoffliners über den Wänden des Grabens vor irgendeiner Abscheidung von Kupfer geeignet ist, um die Zuverlässigkeit zu verbessern, insbesondere den Effekt der Streß-Migration zu reduzieren. Insbesondere sollte dieser Liner eine Schicht aus Titannitrid umfassen, vorteilhafterweise durch chemische Abscheidung aus der Dampfphase (CVD) von einer Dicke zwischen etwa 25 und 200 Ångström. Außerdem kann der Liner entweder unter und/oder über dieser Titannitridschicht eine tantalreiche Schicht aus entweder Tantal oder Tantalnitrid umfassen, abgeschieden durch physikalische Abscheidung aus der Dampfphase (PVD), vorteilhafterweise unter Verwendung einer ionisierten PVD-Quelle.
  • Gemäß einem weiteren Aspekt betrifft die Erfindung eine Abscheidungssequenz, die zu einer vollständigeren Kupferfüllung eines Grabens mit hohen Seitenverhältnissen führt, die durch standardmäßige Fülltechniken nach dem Stand der Technik nicht zufriedenstellend gefüllt würden.
  • Insbesondere hat sich herausgestellt, daß der beste Kupferfüllprozeß für Gräben mit einer Submikrometerbreite, beispielsweise weniger als etwa 0,2 Mikrometer mit Seitenverhältnissen von über 5 oder 6, wie etwa zwischen 10 und 12, die Abscheidung einer Kupferkeimschicht in einer Dicke von unter etwa 1000 Ångström und vorteilhafterweise zwischen etwa 400–500 Ångström durch CVD beinhaltet. Dem geht bevorzugt eine Flash-Abscheidung insbesondere von Kupfer durch eine Sput ter- oder physikalische Dampfabscheidung einer Schicht mit einer Dicke ebenfalls von unter etwa 1000 Ångström und vorteilhafterweise zwischen etwa 400–500 Ångström voraus. Es stellt sich heraus, daß der vorausgehende PVD-Schritt die Keimbildung des späteren CVD-Kupferfilms unterstützt. Die anfängliche PVD-Flash-Abscheidung braucht nicht notwendigerweise einen kontinuierlichen Film über den Wänden des Grabens auszubilden, um nützlich zu sein. Der Rest der Füllung für den Graben kann dann durch Elektroplattieren des Kupfers auf standardmäßige Weise vorgesehen werden, beispielsweise unter Verwendung eines Elektroplattierungsbades, das Kupfersulfat (CuSO4) und Schwefelsäure (H2SO4) umfaßt.
  • Unter einem Aspekt betrachtet, betrifft die vorliegende Erfindung einen Prozeß für die Abscheidung von Kupfer in einem Graben, umfassend die Schritte: zuerst Beschichten der Wände des Grabens mit einem Liner, der eine Schicht mit einer Dicke von zwischen etwa 25 und 200 Ångström aus Titannitrid enthält, abgeschieden durch chemisches Abscheiden aus der Dampfphase, und dann Abscheiden des Kupfers zum Füllen des Grabens. Der Liner kann wahlweise eine tantalreiche Schicht enthalten.
  • Unter einem anderen Aspekt betrachtet betrifft die vorliegende Erfindung einen Prozeß für die Abscheidung von Kupfer in einem Graben zum Füllen des Grabens umfassend die Schritte: zuerst Abscheiden einer Keimschicht aus Kupfer zwischen etwa 200 und 1000 Ångström dick durch chemisches Abscheiden aus der Dampfphase auf den Wänden des Grabens und dann Füllen des Grabens durch Elektroplattieren von Kupfer.
  • Unter einem spezifischeren Aspekt betrachtet, betrifft die vorliegende Erfindung einen Prozeß zum Füllen eines Grabens in einer isolierenden Schicht über einem Siliziumsubstrat zum Ausbilden von niederohmigen Verbindungen. Der Prozeß umfaßt die folgenden Schritte: Ausbilden eines eine Schicht aus Titannitrid enthaltenden Liners über der Oberfläche des Gra bens; Ausbilden eines Keimbildungsfilms über dem Liner durch Sputtern einer Flash-Schicht aus Kupfer; Ausbilden einer Keimschicht aus Kupfer über dem Keimbildungsfilm durch chemisches Abscheiden aus der Dampfphase und dann Füllen des Grabens durch Elektroplattieren von Kupfer.
  • Ein besseres Verständnis der Erfindung ergibt sich aus der folgenden ausführlicheren Beschreibung.
  • Ausführliche Beschreibung
  • Wie oben erörtert wurde, war es in der Vergangenheit übliche Praxis, den Prozeß des Kupferfüllens eines schmalen Grabens zum Zusammenschalten von Komponenten der integrierten Schaltung mit dem Auskleiden der Wände des Grabens mit einer Barriere-Klebstoffschicht zu beginnen, allgemein aus Tantal und/oder Tantalnitrid. In einer Form kann der neuartige Kupferfüllprozeß der Erfindung wahlweise ohne die übliche Barriere-Klebstoffliner-Schicht verwendet werden, die normalerweise anfänglich abgeschieden wird, um die Haftungseigenschaften von Kupfer an den Materialien, in der Regel eine von verschiedenen Siliziumverbindungen, die die isolierende Schicht bilden, in denen der Graben ausgebildet ist, und zu dem dotierten Silizium oder einem anderen Leiter, zu dem das Kupfer eine niedrigohmige Verbindung bilden muß, zu verbessern. Es wurde jedoch zur Verwendung als die Linerschicht in Verbindung mit dem Problem der Streß-Migration insbesondere die folgende Gruppe aus 5 Wahlen untersucht: CVD-TiN; CVD TiN/PVD-Ta; PVD-Ta/CVD-TiN/PVD-Ta; PVD-TaN/PVD-Ta und PVD-Ta. Wie angegeben, umfassen einige dieser Schichten mehrere Filme, die üblicherweise sowohl durch chemisches Abscheiden aus der Dampfphase abgeschiedene Filme als auch durch physikalisches Abscheiden aus der Dampfphase abgeschiedene Filme beinhalten. Im allgemeinen wurden diese Schichten auf eine Gesamtdicke von unter 500 Ångström an den Seitenwänden des Gräbens begrenzt, 0,4 Mikrometer unter der Oberfläche eines Grabens gemessen, der weniger als 0,2 Mikrometer breit war. Typische individuelle Filme wurden auf Dicken zwischen etwa 50 und 400 Ångström begrenzt.
  • Insbesondere wurde entdeckt, daß zur Reduzierung der Streß-Migration die Aufnahme eines Films aus über chemisches Abscheiden aus der Dampfphase (CVD) abgeschiedenes TiN (Titannitrid) in die Linerschicht wichtig war. Es wurden bessere Ergebnisse erzielt, wenn durch ionisiertes physikalisches Abscheiden aus der Dampfphase (I-PVD) ein tantalreicher Film ebenfalls aufgenommen wurde. Die besten Ergebnisse wurden erreicht, wenn zuerst ein Ta-reicher I-PVD-Film abgeschieden wurde, wiederum gefolgt von CVD-TiN- und Ta-reichen I-PVD-Filmen. Vorteilhafterweise sollten jeder dieser Abscheidungen standardmäßige Entgasungs- und Sputterreinigungsschritte vorausgehen. Die Gesamtdicke der Keimlinerschicht beträgt vorteilhafterweise unter 500 Ångström, und der Prozeß sollte Abscheidungstemperaturen von über etwa 500°C vermeiden, um nicht die Eigenschaften der integrierten Schaltung zu beeinflussen.
  • Der tantalreiche Film kann entweder ein Film aus Tantal und/oder ein Film aus Tantalnitrid sein. Jeder sollte, falls aufgenommen, in der Regel hinsichtlich der Dicke ebenfalls im Bereich von zwischen etwa 50 und 400 Ångström liegen.
  • Nach dem Ausbilden des Liners kann die Kupferfüllung fortgesetzt werden. Gemäß einem weiteren Merkmal der Erfindung, die zur verbesserten Kupferfüllung in Beziehung steht, insbesondere von Gräben mit Seitenverhältnissen zwischen 8 und 12, umfaßt die Kupferfüllsequenz das chemische Abscheiden einer Kupferkeimschicht aus der Dampfphase, dem bevorzugt ein physikalisches Abscheiden einer Flash-Kupferschicht aus der Dampfphase vorausgeht, um die Keimbildung der nachfolgenden CVD-Kupferkeimschicht zu unterstützen. Sowohl die Kupfer-Flash-Schicht als auch die Kupferkeimschicht sind dünn, vorteilhafterweise jeweils unter 1000 Ångström dick. Das Füllen wird dann durch Elektroplattieren von Kupfer auf standardmä ßige Weise beendet. Allgemein erfolgt das Elektroplattieren mit einem Bad aus Kupfersulfat und Schwefelsäure, doch sollte jedes vergleichbare Bad möglich sein. Allgemein wird das Elektroplattieren verwendet, um die Gräben zu überfüllen, und der Überschuß und die Plattierung außerhalb des Grabens werden durch Planarisieren der Oberfläche durch chemisch-mechanisches Polieren beseitigt, wie bei der Damascene-Verarbeitung charakteristisch ist.

Claims (12)

  1. Verfahren für die Abscheidung von Kupfer zum Füllen eines Grabens in der Oberfläche eines halbleitenden Bauelements und Bereitstellen einer Zwischenverbindungsstruktur für eine integrierte Schaltung, umfassend die folgenden Schritte: zuerst Abscheidung einer Barrierenschicht über den Wänden des zu füllenden Grabens durch Abscheiden nacheinander einer tantalreichen Schicht, einer Titannitridschicht und einer tantalreichen Schicht; und dann Füllen des Grabens mit Kupfer.
  2. Verfahren nach Anspruch 1, bei dem die Titannitridschicht zwischen etwa 50 und 400 Ångström oder zwischen etwa 25 und 200 Ångström dick ist und jede der tantalreichen Schichten zwischen etwa 50 und 400 Ångström dick ist.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die Gesamtdicke der Barrierenschicht weniger als etwa 500 Ångström beträgt.
  4. Verfahren nach Anspruch 1, 2 oder 3, bei dem die tantalreichen Schichten mittels physikalischer Abscheidung aus der Dampfphase abgeschieden werden und die Titannitridschicht mittels chemischer Abscheidung aus der Dampfphase abgeschieden wird.
  5. Verfahren nach Anspruch 1, 2 oder 4, bei dem jede tantalreiche Schicht aus der Gruppe bestehend aus Tantal- und Tantalnitridschichten ausgewählt ist.
  6. Verfahren nach Anspruch 1, 2 oder 5, bei dem der Graben eine Submikrometerbreite aufweist.
  7. Verfahren nach Anspruch 6, bei dem der Graben nach dem Abscheiden der Barrierenschicht mit Kupfer gefüllt wird durch zuerst Abscheiden einer Keimschicht aus Kupfer durch chemische Abscheidung aus der Dampfphase und dann Füllen des Grabens mit Kupfer durch Elektroplattieren.
  8. Verfahren nach Anspruch 7, bei dem Abscheiden der Keimschicht aus Kupfer ein Abscheiden einer Flash-Schicht aus Kupfer durch physikalisches Abscheiden aus der Dampfphase über der Barrierenschicht vorausgeht.
  9. Verfahren nach Anspruch 7 oder 8, bei dem der Graben ein Seitenverhältnis von zwischen 8 und 12 aufweist.
  10. Verfahren nach Anspruch 7, 8 oder 9, bei dem sowohl die Flash-Schicht als auch die Keimschicht weniger als 1000 Ångström dick sind.
  11. Verfahren nach Anspruch 10, bei dem sowohl die Flash-Schicht als auch die Keimschicht zwischen 200 und 1000 Ångström dick sind.
  12. Verfahren nach Anspruch 11, bei dem sowohl die Flash-Schicht als auch die Keimschicht zwischen 400 und 500 Ångström dick sind.
DE60037692T 1999-05-19 2000-04-18 Kupfermetallisierung für Verbindungen in integrierten Schaltungen Expired - Lifetime DE60037692T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US315091 1999-05-19
US09/315,091 US6146517A (en) 1999-05-19 1999-05-19 Integrated circuits with copper metallization for interconnections

Publications (2)

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3459372B2 (ja) * 1999-03-18 2003-10-20 株式会社神戸製鋼所 配線膜の形成方法
JP3998373B2 (ja) * 1999-07-01 2007-10-24 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6328871B1 (en) * 1999-08-16 2001-12-11 Applied Materials, Inc. Barrier layer for electroplating processes
US6331237B1 (en) * 1999-09-01 2001-12-18 International Business Machines Corporation Method of improving contact reliability for electroplating
US6610596B1 (en) * 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
US6610151B1 (en) * 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US7105434B2 (en) * 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US10047430B2 (en) 1999-10-08 2018-08-14 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US8696875B2 (en) * 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6398929B1 (en) * 1999-10-08 2002-06-04 Applied Materials, Inc. Plasma reactor and shields generating self-ionized plasma for sputtering
US6727169B1 (en) 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US6562715B1 (en) * 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US6383929B1 (en) * 2001-01-11 2002-05-07 International Business Machines Corporation Copper vias in low-k technology
US6433379B1 (en) * 2001-02-06 2002-08-13 Advanced Micro Devices, Inc. Tantalum anodization for in-laid copper metallization capacitor
KR101050377B1 (ko) 2001-02-12 2011-07-20 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
JP2002343859A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
US6455413B1 (en) * 2001-06-27 2002-09-24 Advanced Micro Devices, Inc. Pre-fill CMP and electroplating method for integrated circuits
GB2393189B (en) * 2001-07-19 2005-06-15 Trikon Holdings Ltd Depositing a tantalum film
US20030116439A1 (en) * 2001-12-21 2003-06-26 International Business Machines Corporation Method for forming encapsulated metal interconnect structures in semiconductor integrated circuit devices
US7504006B2 (en) * 2002-08-01 2009-03-17 Applied Materials, Inc. Self-ionized and capacitively-coupled plasma for sputtering and resputtering
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
US7189146B2 (en) * 2003-03-27 2007-03-13 Asm Nutool, Inc. Method for reduction of defects in wet processed layers
DE10351005B4 (de) * 2003-10-31 2008-07-03 Advanced Micro Devices, Inc., Sunnyvale Barrierenschicht mit einer Titannitridbeschichtung für eine Kupfermetallisierungsschicht, die ein Dielektrikum mit kleinem ε aufweist
US7438760B2 (en) 2005-02-04 2008-10-21 Asm America, Inc. Methods of making substitutionally carbon-doped crystalline Si-containing materials by chemical vapor deposition
KR20080089403A (ko) * 2005-12-22 2008-10-06 에이에스엠 아메리카, 인코포레이티드 도핑된 반도체 물질들의 에피택시 증착
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7759199B2 (en) 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7939447B2 (en) 2007-10-26 2011-05-10 Asm America, Inc. Inhibitors for selective deposition of silicon containing films
US7655543B2 (en) 2007-12-21 2010-02-02 Asm America, Inc. Separate injection of reactive species in selective formation of films
US8486191B2 (en) 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US20120024713A1 (en) * 2010-07-29 2012-02-02 Preisser Robert F Process for electrodeposition of copper chip to chip, chip to wafer and wafer to wafer interconnects in through-silicon vias (tsv) with heated substrate and cooled electrolyte
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3582315A (en) * 1968-03-22 1971-06-01 Lilly Co Eli Methods and compositions for inhibiting plant growth
US5163220A (en) * 1991-10-09 1992-11-17 The Unites States Of America As Represented By The Secretary Of The Army Method of enhancing the electrical conductivity of indium-tin-oxide electrode stripes
JPH09102541A (ja) * 1995-10-05 1997-04-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5602053A (en) * 1996-04-08 1997-02-11 Chartered Semidconductor Manufacturing Pte, Ltd. Method of making a dual damascene antifuse structure
US5851913A (en) * 1996-06-05 1998-12-22 Advanced Micro Devices, Inc. Method for forming a multilevel interconnect structure of an integrated circuit by a single via etch and single fill process
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
KR100226742B1 (ko) * 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법
US5933758A (en) * 1997-05-12 1999-08-03 Motorola, Inc. Method for preventing electroplating of copper on an exposed surface at the edge exclusion of a semiconductor wafer
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6077780A (en) * 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
US6015749A (en) * 1998-05-04 2000-01-18 Taiwan Semiconductor Manufacturing Company Method to improve adhesion between copper and titanium nitride, for copper interconnect structures, via the use of an ion implantation procedure
US6054378A (en) * 1998-06-25 2000-04-25 Vlsi Technology, Inc. Method for encapsulating a metal via in damascene
US6048790A (en) * 1998-07-10 2000-04-11 Advanced Micro Devices, Inc. Metalorganic decomposition deposition of thin conductive films on integrated circuits using reducing ambient
US6037258A (en) * 1999-05-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Method of forming a smooth copper seed layer for a copper damascene structure

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Publication number Publication date
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