DE60033198T2

DE60033198T2 - Verfahren und vorrichtung für turbo raum-zeit trelliskodierung

Info

Publication number: DE60033198T2
Application number: DE60033198T
Authority: DE
Inventors: R. DI Rui WANG; Ming Ottawa JIA; Yuri S. Moscow SHINAKOV; M. Alexandre Moskovskaya obl. CHLOMA; Mikhail G. Moskovskaya Obl. BAKOULINE; Vitali B. Moscow KREINDELINE
Original assignee: Nortel Networks Ltd
Current assignee: Nortel Networks Ltd
Priority date: 2000-11-22
Filing date: 2000-11-22
Publication date: 2007-05-03
Anticipated expiration: 2020-11-23
Also published as: AU2001236258A1; JP2004523938A; CA2429687C; DE60033198D1; EP1340331A1; CA2429687A1; EP1340331B1; CN1479983A; CN100407612C; US7843888B1; WO2002043314A1; JP4618977B2; ATE352915T1

Description

Diese Erfindung bezieht sich auf Kommunikationen, beispielsweise für ein zellulares drahtloses Kommunikationssystem, das eine Kombination von sogenannten Turbo-, Raum-Zeit-(ST-) und Trellis-Codierungs-(TC-) oder Trellis-codierten Modulations-(TCM-)Techniken verwendet.
Hintergrund der Erfindung
Wie dies gut bekannt ist, sind drahtlose Kommunikationskanäle einem sich zeitlich ändernden Mehrwege-Schwund ausgesetzt, und es ist relativ schwierig, bei einem einen Mehrwege-Schwund aufweisenden Kanal die Qualität zu vergrößern oder die effektive Fehlerrate zu verringern. Obwohl verschiedene Techniken zur Milderung der Auswirkungen des Mehrwege-Schwundes bekannt sind, neigen mehrere von diesen Techniken (beispielsweise eine Vergrößerung der Sender-Leistung oder der Bandbreite) dazu, nicht mit anderen Anforderungen eines drahtlosen Kommunikationssystems vereinbar zu sein. Eine Technik, die sich als vorteilhaft herausgestellt hat, ist die Antennen-Diversity, wobei zwei oder mehr Antennen (oder Signalpolarisationen) an einem Sender und/oder einem Empfänger des Systems verwendet werden.
In einem zellularen drahtlosen Kommunikationssystem versorgt jede Basisstation typischerweise viele an entfernten Stellen angeordnete (feste oder mobile) Einheiten, und ihre Charakteristiken (beispielsweise Größe und Standort) sind besser für eine Antennen-Diversity geeignet, sodass es wünschenswert ist, eine Antennen-Diversity zumindest an einer Basisstation zu implementieren, mit oder ohne eine Antennen-Diversity an den entfernt angeordneten Einheiten. Zumindest für Kommunikationen von der Basisstation führt dies in diesem Fall zu einer Sende-Diversity, das heißt ein Signal wird von zwei oder mehr Sendeantennen ausgesandt.
Die Veröffentlichung von S. M. Alamouti mit dem Titel „A Simple Transmit Diversity Technique for Wireless Communications", IEEE Journal on Selected Areas in Communications, Band 16, Nummer 8, Seiten 1451–1458, Oktober 1998, beschreibt ein einfaches Sende-Diversity-Schema unter Verwendung einer Raum-Zeit-Block-Codierung (STBC). Für den Fall von zwei Sendeantennen werden komplexe Symbole s0 und –s1* aufeinanderfolgend von einer Antenne ausgesandt, und gleichzeitig werden komplexe Symbole s1 und s0* aufeinanderfolgend von der anderen Antenne ausgesandt, wobei * den konjugiert komplexen Wert darstellt. Diese ausgesandten Symbole bilden das, was als ein Raum-Zeit-Block bezeichnet wird.
Es ist weiterhin bekannt, verschiedene Codierungs-Schemas zu verwenden, um Kommunikationen zu verbessern. Bei diesen Schemas wurde erkannt, dass es eine sogenannten Turbo-Codierung (parallel verkettete Faltungs-Codierung) ermöglicht, dass die iterative Decodierungs-Verfahren Ergebnisse erzielen, die nahe an der Shannon-Grenze für AWGN-(additive weiße Gaußsche Rausch-)Kommunikationskanäle sind. Ein Turbo-Codierer verwendet zwei typischerweise identische rekursive systematische Faltungs-(RSC-)Komponenten-Codierer, wobei auszusendende Signale an einen der Komponenten-Codierer direkt geliefert werden, und über eine Verschachtelungs-Einrichtung an den anderen der Komponenten-Codierer geliefert werden. Entsprechend würde es wünschenswert sein, Turbo- und Raum-Zeit-Codierungs-Techniken in dem gleichen Sender zu kombinieren.
Die Veröffentlichung von V. Tarokh et al. mit dem Titel „Space-Time Codes for High Data Rate Wireless Communication: Performance Criterion and Code Construction", IEEE Transactions on Information Theory, Band 44, Nummer 2, Seiten 744–765, März 1998, beschreibt verschiedene Faltungs- oder Trellis-Codes, die mit zwei oder mehr Sendeantennen verwendet werden können, um die Vorteile der Trellis-(Faltungs-)Codierung und der Raum-Zeit-Codierung zu erzielen. Obwohl diese Codes für einen maximalen Diversity-Gewinn als optimal betrachtet werden, sind sie nicht notwendigerweise für eine Codierungs-Gewinn optimal. Weiterhin sind diese Codes nicht rekursiv. Im Gegensatz hierzu ist gut bekannt, dass die beste Effizienz für die Turbo-Codierung unter Verwendung von rekursiven Codes erzielt wird. Entsprechend sind die von Tarokh et al. beschriebenen Codes nicht für die Verwendung in einer Turbo-Codierungs-Anordnung geeignet.
Die Veröffentlichung von P. Robertson et al. mit dem Titel „Bandwidth-Efficient Turbo Trellis-Coded Modulation Using Punctured Component Codes", IEEE Journal on Selected Areas in Communications, Band 16, Nummer 2, Seiten 206–218, Februar 1998 beschreibt einen Turbo-Codierer unter Verwendung von Ungerboeck- und multidimensionalen TCM-Komponenten-Codes, bei dem die Verschachtelungs-Einrichtung Gruppen von jeweils m Informationsbits verarbeitet. Für jeden einer Gruppe von m Informationsbits entsprechenden Schritt erzeugt eine jeden Komponenten-Codierer zugeordnete Signal-Umsetzungs-Einrichtung n Symbole, worin n = D/2 ist und D die Signal-Satz-Dimensionalität ist; beispielsweise D = 2 oder 4 und n = 1 oder 2. Eine n-Symbol-Entschachtelungs-Einrichtung entschachtelt Ausgangssymbole von dem zweiten Komponenten-Codierer, und eine Wähleinrichtung wählt abwechselnd für aufeinanderfolgende Schritte Symbole, die von dem ersten Komponenten-Codierer abgegeben werden, und Symbole von der Entschacheltungs-Einrichtung aus und liefert sie an einen einzigen Ausgangs-Pfad. Diese Anordnung stellt keine Sende-Diversity bereit, und dieses Dokument befasst sich nicht mit der Raum-Zeit-Codierung.
Die Veröffentlichung von G. Bauch mit dem Titel „Concatenation of Space-Time Block Codes and „Turbo"-TCM", Proceedings of the International Conference on Communications, ICC'99, Seiten 1202–1206, Juni 1999 beschreibt zwei Arten von mit Turbo-Trellis-codierter Modulation (TCM) arbeitenden Codierern, deren Ausgang einem Raum-Zeit-Block-Codierer zugeführt wird, sodass die Turbo-TCM und STBC-Anordnungen typischerweise miteinander verkettet sind. Eine dieser zwei Arten eines Turbo-TCM-Codierers ist so, wie sie von Robertson et al. beschrieben wurde (auf die hinsichtlich der Einzelheiten Bezug genommen wird), wie dies vorstehend erläutert wurde, wobei Ungerboeck-Code verwendet wird und ein Symbol an dem Ausgang der Umsetzungs-Funktion geliefert wird, doch zeigt die Bauch-Darstellung hiervon nicht die Symbol-Entschachtelungs-Einrichtung. Diese Bauch-Veröffentlichung diskutiert keine mehrdimensionalen Komponenten-Codes.
Die internationale Veröffentlichung WO 01/65760 A1 bezieht sich auf ein Verfahren und eine Vorrichtung zur Durchführung einer Raum-Zeit-Codierung oder Decodierung in einem Mehrkanal-Kommunikationssystem. Sie schlägt die Kombination von Turbo-Codierungs-Techniken mit der Raum-Zeit-Codierung vor.
Es besteht ein fortdauernder Bedarf an der Schaffung weiterer Verbesserungen bei drahtlosen Kommunikationen.
Zusammenfassung der Erfindung
Gemäß einem Gesichtspunkt ergibt diese Erfindung ein Verfahren zur Bereitstellung einer Raum-Zeit-Diversity für Information, die von einer Anzahl T von Antennen auszusenden ist, mit den folgenden Schritten: in jedem einer Vielzahl von aufeinanderfolgenden Symbol-Intervallen, Erzeugen von T Symbolen, die systematische Information und Paritätsinformation umfassen, an Ausgängen jedes von zwei rekursiven systematischen Faltungs-Codierern, wobei an einen der Codierer Eingangs-Bits direkt geliefert werden, und an den anderen der Codierer diese Informations-Bits nach dem Verschachteln von Bit-Gruppen für jeweilige Symbol-Intervalle in einem Verschachtelungs-Block geliefert werden; und Auswählen von ersten und zweiten unterschiedlichen Umsetzungen, jeweils von T Symbolen aus den Symbolen, die an den Ausgängen der Codierer erzeugt werden, in jeweiligen abwechselnden Symbol-Intervallen zur Zuführung an die T Antennen, um die Raum-Zeit-Diversity zu schaffen, wobei die Verschachtelung und die Umsetzungen so angeordnet sind, dass die gesamte systematische Information abwechselnd ausgewählt wird.
Vorzugsweise wählt die erste Umsetzung die T Symbole von einem der Codierer aus, und die zweite Umsetzung wählt die T Symbole von dem anderen der Codierer aus.
In einer Ausführungsform der Erfindung, die nachfolgend beschrieben wird, ist T = 2, und in jedem Symbol-Intervall erzeugt jeder Codierer ein systematisches Informations-Symbol und ein Paritäts-Informations-Symbol, wobei die erste Umsetzung das systematische Informations-Symbol und das Paritäts-Informations-Symbol von einem der Codierer zur Zuführung an jeweils erste und zweite Antennen liefert, und wobei die zweite Umsetzung das systematische Informations-Symbol und das Paritäts-Informations-Symbol von den anderen der Codierer zur Zufürhung jeweils an die zweite und die ersten Antennen liefert. Somit ist dies ein Beispiel für einen Fall, bei dem T geradzahlig ist und jeder Codierer in jedem Symbol-Intervall T/2 systematische Informations-Symbole und T/2 Paritäts-Informations-Symbole erzeugt.
Das Verfahren kann außerdem den Schritt der Änderung der Phase von Symbolen von den zwei Codierern relativ zueinander einschließen, insbesondere die Schaffung einer Phasen-Drehung von π/2 für Symbole an dem Ausgang eines der Codierer. Dies kann besonders wünschenswert sein, wenn t > 2 ist, beispielsweise wenn T = 4 ist.
Vorzugsweise umfassen die verschachtelten Bit-Gruppen jeweils m Bits, worin m eine ganze Zahl ist, und an den Ausgängen der Codierer erzeugte Symbole umfassen M-PSK-Symbole, worin M = 2^m ist.
Ein weiterer Gesichtspunkt der Erfindung ergibt eine Codierungs-Anordnung, die Folgendes umfasst: erste und zweite rekursive systematische Faltungs-Codierer, die jeweils zur Erzeugung einer Vielzahl von T Symbolen in jeder einer Vielzahl von aufeinanderfolgenden Symbol-Intervallen aus diesen zugeführten m Bits angeordnet sind, worin m eine ganze Zahl ist und die T Symbole systematische Information und Paritäts-Information umfassen; eine Verschacheltungs-Einrichtung, die zur Verschachtelung von Gruppen von jeweils m Eingangs-Bits innerhalb eines Verschachtelungs-Blockes mit einer Umsetzung von geradzahligen auf geradzahlige und ungeradzahligen auf ungeradzahlige oder geradzahligen auf ungeradzahligen und ungeradzahligen auf geradzahlige Positionen angeordnet ist; Eingangs-Bits, die dem ersten Codierer und der Verschachtelungs-Einrichtung zugeführt werden, und verschachtelte Bits, die von der Verschachtelungs-Einrichtung dem zweiten Codierer zugeführt werden; und eine Wähleinrichtung, die zur Lieferung unterschiedlicher der T Symbole von den Codierern in abwechselnden Symbol-Intervallen an jeweilige eine der T Ausgangs-Pfade angeordnet ist, wobei die T Symbole, die in jedem der abwechselnden Symbol-Intervalle ausgewählt werden, die gesamte systematische Information von einem jeweiligen einen der Codierer einschließen, und dadurch gekennzeichnet, dass in jedem Symbol-Intervall jeder Codierer zumindest ein Symbol erzeugt, das systematische Information und Paritäts-Information umfasst.
Somit ergeben das Verfahren und die Codierungs-Anordnung der Erfindung eine wünschenswerte Kombination der Turbo-Codierung mit rekursiven systematischen Faltungs-Komponenten-Codierer und einer Raum-Zeit-Codierung für die Sende-Diversity.
Kurze Beschreibung der Zeichnungen
Die Erfindung wird weiter aus der folgenden Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen verständlich, in denen in Form eines Beispiels:
1 Teile eines bekannten Raum-Zeit-Block-Code-(STBC-)Senders zeigt;
2 eine bekannte Signalpunkt-Konstellation für QPSK-Symbole zeigt;
3 einen bekannten Turbo-Codierer zeigt;
4 Teile einer Turbo-Raum-Zeit-Trellis-codierten Modulations-(STTCM-)Codierungs-Anordnung für einen Sender zeigt, der zwei Sendeantennen verwendet, gemäß einer Ausführungsform dieser Erfindung;
5 eine allgemeine Form eines Faltungs- oder Trellis-Codierers zeigt;
6 einen 4-Zustands-Trellis-Codierer zeigt, der in der Anordnung nach 4 verwendet werden kann;
7 einen 8-Zustands-Trellis-Codierer zeigt, der in der Anordnung nach 4 verwendet werden kann;
8 einen 16-Zustands-Trellis-Codierer zeigt, der in der Anordnung nach 4 verwendet werde kann;
9 einen 4-Zustands-Trellis-Codierer zur Verwendung in einer Turbo-STTCM-Codierungs-Anordnung für einen Sender mit vier Sendeantennen zeigt;
10 Teile einer Codierungs-Anordnung für einen Sender zeigt, in der der Codierer nach 9 gemäß einer weiteren Ausführungsform dieser Erfindung verwendet werden kann; und
11 Teile eines Empfängers und einer Decodierungs-Anordnung zur Verwendung mit der Anordnung nach 4 oder 10 zeigt.
Ausführliche Beschreibung
In den Zeichnungen zeigt 1 Teile eines bekannten Raum-Zeit-Block-Code-(STBC-)Senders. Aus Gründen der Einfachheit und Klarheit bei dieser und anderen Figuren der Zeichnungen sind lediglich die Teile gezeigt, die für ein volles Verständnis des Standes der Technik und der Ausführungsformen dieser Erfindung erforderlich sind.
Der Sender nach 1 schließt einen Seriell-/Parallel-(S-P-)Wandler 10, eine M-PSK-Umsetzungsfunktion 12 und einen Raum-Zeit-Block-Codierer (STBC) 14 ein, der Ausgangssignale über Senderfunktionen, wie zum Beispiel Aufwärts-Wandler und Leistungsverstärker, die nicht gezeigt sind, jedoch in 1 durch gestrichelte Linien angedeutet sind, an zumindest zwei Antennen 16 und 18 liefert, die eine Sende-Diversity ergeben. Dem S-P-Wandler 10 werden Eingangs-Bits von zu übertragender Information zugeführt, und er liefert Ausgangs-Bits an zwei oder mehr parallelen Leitungen an die M-PSK-Umsetzungsfunktkion 12, die aus den parallelen Bits sequenzielle Symbole x₁, x₂, ... mit einer eine gleiche Energie aufweisenden Signalkonstellation erzeugt.
Wie dies in 1 gezeigt ist, kann beispielsweise die Umsetzungsfunktion 12 eine Gray-Code-Umsetzung von in jedem Fall zwei Eingangs-Bits von dem S-P-Wandler 10 auf jeweilige von M = 4 Signalpunkten einer QPSK-(Quadratur-Phasenverschiebungs-Umtastung)Signalpunkt-Konstellation liefern, wie sie in 2 gezeigt ist, wobei die Signalpunkte jeweils als Symbole 0 bis 3 dargestellt sind. Aus Gründen der Einfachheit und Bequemlichkeit wird eine Gray-Code-QPSK-Umsetzung in der gesamten folgenden Beschreibung angenommen, doch ist zu erkennen, dass die Umsetzungsfunktion 12 irgendeine gewünschte Umsetzung auf eine Signalpunkt-Konstellation mit irgendeiner gewünschten Zahl M von Phasen-Zuständen liefern kann, beispielsweise M = 2 (wofür der S-P-Wandler nicht erforderlich ist), 4 oder 8.
Die QPSK-Symbole x₁, x₂, ..., die durch komplexe Zahlen dargestellt sind, werden an den STBC 14 geliefert, der aus Gründen der Einfachheit in 1 so gezeigt ist, als ob er zwei Ausgänge für die jeweiligen Sendeantennen 16 und 18 hat, doch kann er stattdessen mehr als zwei Ausgänge für eine entsprechende größere Anzahl von Sendeantennen haben. Für den Fall der zwei Antennen, wie er gezeigt ist, bildet der STBC 14 einen Raum-Zeit-Block von Symbolen, wie dies in 1 dargestellt ist, aus jedem aufeinanderfolgenden Paar von Symbolen x₁, x₂, ..., die seinem Eingang zugeführt werden.
Im einzelnen ist die STBC-Funktion durch eine orthogonale T-mal-T-Matrix H_x dargestellt, worin T die Anzahl von Sendeantennen und damit der Symbol-Ausgänge der STBC-Funktion 14 ist. Für den Fall von T = 2, wie er in 1 dargestellt ist, gilt:
Gemäß dieser Matrix H_x wird für jedes Paar von PSK-Symbolen x₁ und x₂, die dem Eingang der STBC 14 zugeführt werden, in einem ersten Symbol-Intervall der Antenne 16 das Symbol x₁ geliefert, und der zweiten Antenne 18 wird das Symbol x₂ geliefert, während in einem zweiten Symbol-Intervall der ersten Antenne 16 das Symbol –x₂* geliefert wird, während der zweiten Antenne das Symbol x₁* geliefert wird, worin * den konjungierten komplexen Wert darstellt. Somit werden beide PSK-Symbole in jedem Paar zweimal in unterschiedlichen Formen von unterschiedlichen Antennen und zu unterschiedlichen Zeiten ausgesandt, um sowohl eine Raum- als auch Zeit-Diversity zu schaffen. Es ist zu erkennen, dass jede Spalte der Matrix H_x die Symbole darstellt, die in aufeinanderfolgenden Intervallen von einer jeweiligen Antenne ausgesandt werden, und das jede Reihe ein jeweiliges Symbol-Sende-Intervall darstellt.
Gemäß 3 umfasst ein bekannter Turbo-(parallel verketteter Faltungs-)Codierer zwei rekursive systematische Faltungs-(RSC-)Codierer 20 und 22, die als die Bildungs- oder Komponenten-Codes des Codierers bezeichnet werden, einen Verschachteler 24 und eine Wähl-Einrichtung 26. Eingangs-Bits werden dem Eingang eines Codierers 20 zugeführt, der an seinen Ausgängen sowohl systematische Bits S1, die die gleichen wie die Eingangs-Bits sind, als auch Paritäts-Bits B1 erzeugt. Die Eingangs-Bits werden weiterhin der Verschachtelungs-Einrichtung 24 zugeführt und von dieser verschachtelt, und die verschachtelten Bits werden dem Eingang des anderen Codierers 22 zugeführt, der an seinen Ausgängen sowohl systematische Bits S2, die die gleichen wie die verschachtelten Eingangs-Bits sind, als auch Paritäts-Bits P2 erzeugt. Die Ausgänge der beiden Codierer 20 und 22 werden den Eingängen der Wähl-Einrichtung 26 zugeführt, mit der Ausnahme, das typischerweise, und gemäß 3, der systematische Bit-Ausgang des Codierers 22 nicht angeschlossen ist, weil die verschachtelten Bits an diesem Ausgang niemals von der Wähl-Einrichtung 26 ausgewählt werden.
Die Wähl-Einrichtung 26 wählt alle die systematischen Bits S1 und einige oder alle der Paritäts-Bits P1 und P2 von dem Codierern 20 bzw. 22 aus und liefert sie an einen Ausgang des Turbo-Codierers als Ausgangs-Bits. Die Auswahl von Paritäts- Bits hängt von der Rate des Codierers ab. Beispielsweise kann für einen Raten-1/3-(drei Ausgangs-Bits für jedes Eingangs-Bit)Codierer die Wähl-Einrichtung 26 alle der Paritäts-Bits P1 und P2 auswählen. Für einen Raten-1/2-(zwei Ausgangs-Bits für jedes Eingangs-Bit)Codierer kann die Wähl-Einrichtung 26 abwechselnd die Paritäts-Bits P1 und P2 auswählen, sodass lediglich eine Hälfte der Paritäts-Bits P1 und eine Hälfte der Paritäts-Bits P2 gegeben werden, wobei dieser Prozess als Punktieren bezeichnet wird.
In der Turbo-TCM-Anordnung (Robertson et al.), die im Hintergrund der Erfindung beschrieben wurde, arbeitet die Verschachtelungs-Einrichtung 24 an Gruppen von jeweils m Bits, die an dem Ausgang jedes Komponenten-Codierers 20, 22 in beispielsweise ein PSK-Symbol umgesetzt werden, das die systematische und Paritäts-Information kombiniert. Die Symbole von dem zweiten Komponenten-Codierer 22 werden durch einen Symbol-Entschachteler entschachtelt, und die Ausgangs-Wähleinrichtung wählt abwechselnd die Symbole aus, die von dem ersten Komponenten-Codierer 20 und dem Entschachteler abgegeben werden. Der Verschachteler (und entsprechend auch der Entschachteler) müssen in diesem Fall eine geradzahlige-zu-geradzahlige- und ungeradzahlige-zu-ungeradzahlige-(oder geradzahlige-zu-ungeradzahlige und ungeradzahlige-zu-geradzahlige)Positions-Umsetzung ergeben.
In den verketteten SBTC- und Turbo-Code-(Bauch)Anordnungen, die in dem Hintergrund der Erfindung beschrieben wurden, werden im Wesentlichen die Ausgangs-Bits eines Turbo-Codierers, wie zum Beispiel nach 3, als Eingangs-Bits an einen Raum-Zeit-Block-Codierer geliefert, wie den nach 1, oder die Ausgangs-Symbole von einem Turbo-TCM-Codierer, wie er von Robertson et al. beschrieben wurde, werden als Eingangs-Symbole an einen STBC-Codierer 14 geliefert, wie dies vorstehend anhand der 1 beschrieben wurde.
4 zeigt Teile einer Turbo-Raum-Zeit-Trellis-codierten Modulations-(STTCM-)Codierungs-Anordnung für einen Sender unter Verwendung von zwei Sendeantennen gemäß einer Ausführungsform dieser Erfindung. Wie im Fall der 1 sind die zwei Antennen mit 16 und 18 bezeichnet, und zu übertragende Eingangs-Bits an Information werden dem S-P-Wandler 10 zugeführt, der wiederum mit zwei Ausgängen für eine QPSK-Symbol-Aussendung dargestellt ist. Der Rest der 4 stellt die Turbo-STTCM-Codierungs-Anordnung dar, die zwei RSC-Codierer- und Umsetzungs-Funktionen 30 und 32, eine Verschachtelungs-Einrichtung 34 und eine Wähl-Einrichtung 36 umfasst, die zwei Ausgänge für die jeweiligen Sende-Pfade an die zwei Antennen 16 und 18 hat. Gestrichelte Linien an den Eingängen an die RSC-Codierer- und Umsetzungs-Funktionen 30 und 32 zeigen an, dass diese und die Verschachtelungs-Einrichtung 34 eine unterschiedliche Anzahl von Eingängen für andere als QPSK-Symbole haben können, wie dies vorstehend beschrieben wurde.
Die parallel von dem S-P-Wandler 10 zugeführten Bits werden in Gruppen (in diesem Fall in Paaren) durch die Verschachtelungs-Einrichtung 34 verschachtelt. Die nicht-verschachtelten Bit-Paare, die der Funktion 30 zugeführt werden, und die verschachtelten Bit-Paare, die der Funktion 32 zugeführt werden, werden durch diese Funktionen codiert und in QPSK-Symbole umgesetzt, wie dies weiter unten beschrieben wird. Entsprechend erzeugt die Funktion 30 an ihren zwei Ausgängen QPSK-Symbole SS1, die systematische Information entsprechend den Eingangs-Bits darstellen, und QPSK-Symbole PS1, die Paritäts-Information darstellen, die durch die rekursive Faltungs-Codierung der Funktion 30 erzeugt werden. In ähnlicher Weise erzeugt die Funktion 32 an ihren zwei Ausgängen QPSK-Symbole SS2, die systematische Information darstellen, die den Eingangs-Bits entsprechen, wie sie in Bit-Paaren durch die Verschachtelungs-Einrichtung 34 verschachtelt werden, sowie QPSK-Symbole PS2, die Paritäts-Information darstellen, die durch die rekursive Faltungs-Codierung der Funktion 32 aus dem verschachtelten Eingangs-Bit-Paaren erzeugt wird. Obwohl hier aus Gründen der Bequemlichkeit und Einfachheit angenommen wird, dass die RSC-Codierungs- und Umsetzungs-Funktionen 30 und 32 identisch sind, wie dies typischerweise der Fall für Komponenten-Codierer eines Turbo-Codierers ist, wie er vorstehend anhand der 3 beschrieben wurde, muss dies nicht notwendigerweise der Fall sein, und diese Funktionen könnten stattdessen von einander verschieden sein.
Die Wähl-Einrichtung 36 wird durch ein Steuersignal von abwechselnden Eins und Null-Werten (1010 ..., wie gezeigt) mit der Symbol-(Bit-Paar-)Rate gesteuert und führt Auswahl- und Punktierungs-Funktionen gemäß 4 durch Schalter innerhalb der Wähl-Einrichtung 36 aus. In einem ersten Zustand des Steuersignals, beispielsweise wenn das Steuersignal eine binäre Eins ist, haben die Schalter der Wähl-Einrichtung 36 die in 4 gezeigten Zustände, bei denen das systematische Symbol SS1 und das Paritäts-Symbol PS2 von dem RSC-Codierer und der Umsetzungs-Funktion 30 den Ausgangs-Pfad an die Sendeantennen 16 bzw. 18 zugeführt werden, und die Ausgänge SS2 und PS2 der Funktion 32 werden nicht verwendet. In einem zweiten Zustand des Steuersignals, beispielsweise dann, wenn das Steuersignal eine binäre Null ist, weisen die Schalter der Wähl-Einrichtung 36 die entgegengesetzten Zustände auf, wobei das systematische Symbol SS2 und das Paritäts-Symbol PS2 von dem RSC-Codierer und der Umsetzungs-Funktion 32 den Ausgangs-Pfaden an die Sendeantennen 18 bzw. 16 zugeführt werden, während die Ausgänge SS1 und PS1 der Funktion 30 nicht verwendet werden.
Es ist zu erkennen, dass wenn die Wähl-Einrichtung 36 abwechselnd die nicht-verschachtelten systematischen Symbole SS1 und die verschachtelten systematischen Symbole SS2 auswählt, es zur Sicherstellung, dass die gesamte systematische Information ausgesandt wird, erforderlich ist, dass die Verschachtelungseinrichtung 34 geradzahlige Positionen an ihrem Eingang auf geradzahlige Positionen an ihrem Ausgang umsetzt, und ungeradzahlige Positionen an ihrem Eingang auf ungeradzahlige Positionen an ihrem Ausgang (oder alternativ eine geradzahlig-zu-ungeradzahlig- und eine ungeradzahlig-zu-geradzahlig-Positions-Umsetzung), wie im Fall der Anordnung von Robertson et al., die weiter oben erläutert wurde. Die Verschachtelungseinrichtung 34 ist so angeordnet, dass sie entsprechend eine derartige Umsetzung ergibt.
Aus der vorstehenden Beschreibung und aus 4 ist zu erkennen, dass die Einheiten 30, 32, 34 und 36 nach Art eines Turbo-Codierers angeordnet sind, für den die Funktionen 30 und 32 eine rekursive Faltungs-Codierung ergeben, wie dies für einen Turbo-Codierer erwünscht ist, während die Wähl-Einrichtung 36 die Wähl- und Punktierungs-Funktionen eines Turbo-Codierers mit den Funktionen eines Raum-Zeit-Block-Codierers für eine Sende-Diversity unter Verwendung der zwei Antennen 16 und 18 kombiniert. Die geradzahlig-auf-geradzahlig und ungeradzahlig-auf-ungeradzahlig-(oder geradzahlig-auf-ungeradzahlig und ungeradzahlig-auf geradzahlig-)Positions-Umsetzung durch die Verschachtelungseinrichtung 34 stellt sicher, dass systematische Symbole, die alle die Eingangs-Bits darstellen, über die Zeit ausgesandt werden (das heißt in jedem Verschachtelungs- Block), trotz der Punktierung, die auf die systematischen Symbole SS1 und SS2 einzeln angewandt wird. Somit ergeben die Einheiten 30, 32, 34 und 36 die kombinierten Funktionen einer Turbo-Codierung, einer rekursiven Trellis-codierten Modulation und einer Raum-Zeit-Codierung.
Es ist erforderlich, wünschenswerte rekursive Trellis- oder Faltungs-Code und damit Formen der Funktionen 30 und 32, zur Verwendung in der Anordnung zu bestimmen, die vorstehend anhand der 4 beschrieben wurde. Der Codierungsproszess kann auf verschiedene Arten beschrieben werden, von denen eine nachfolgend übernommen wird und anhand des Codierer-Zustandes und der Ausgangs-Matrizen durchgeführt wird.
Für einen Codierer, der N Zustände hat, und dem Eingangs-Symbole mit M möglichen Werten zugeführt werden (beispielsweise in dieser Beschreibung M = 4 für die gepaarten Eingangs-Bits für QPSK), ist eine Codierer-Zustands-Matrix B eine N mal M-Matrix (N Reihen und M Spalten), deren Elemente B(i, j) den Codierer-Zustand für das nächste Symbol in Abhängigkeit von dem derzeitigen Zustand, der durch i dargestellt ist, was eine ganze Zahl von 0 bis N – 1 ist, und dem derzeitigen Eingangs-Symbol, das durch j dargestellt ist, was eine ganze Zahl von 0 bis M – 1 ist, bestimmen. Eine Codierer-Ausgangs-Matrix C ist ebenfalls eine N mal M-Matrix, deren Elemente C(i, j) das Ausgangs-Symbol bestimmen, wenn in ähnlicher Weise der derzeitige Codierer-Zustand und das derzeitige Eingangs-Symbol durch i bzw. j dargestellt sind.
Für einen Codierer, der T Ausgangs-Pfade zum Speisen einer entsprechenden Anzahl von Antennen hat, wird eine weitere Codierer-Ausgangs-Matrix Z definiert, die ebenfalls eine N mal M-Matrix, abgeleitet von der Matrix C, ist, mit Elementen Z(i, j) worin i und j so sind, wie dies weiter oben definiert wurde. Jedes Element Z(i, j) besteht auf T Q-ären Symbolen, die das an die jeweiligen Antennen gelieferte Signal identifizieren, wobei Q durch den Modulations-Typ bestimmt ist, und beispielsweise Q = 4 für QPSK ist. Somit besteht jedes Element aus T Q-ären Symbolen z_t(i, j) die das an die Antenne t gelieferte Signal identifizieren, worin t eine ganze Zahl von 0 bis T – 1 ist.
Der Codierungsprozess wird weiter durch eine Umsetzungsfunktion von den Codierer-Ausgängen auf die Signalpunkt-Konstellationen beschrieben, die für die Aussendung verwendet werden. Aus Gründen der Einfachheit und Bequemlichkeit wird während der gesamten folgenden Beschreibung angenommen, dass diese Umsetzungsfunktion so ist, wie dies vorstehend anhand der 2 beschrieben wurde, das heißt eine Gray-Code-Umsetzung für QPSK-Symbole.
Obwohl ein Codierungsprozess vollständig für die Implementierung in der vorstehend umrissenen Weise beschrieben werden kann, reicht dies nicht aus, um einen Code zu klassifizieren. Für den letzteren Zweck kann ein Faltungscode durch eine Codierer-Zustands-Gleichung: Φi+1 = WΦi ⊕ GUi und eine Codierer-Ausgangs-Matrix-Gleichung: Zi = HφΦi ⊕ HuUi beschrieben werden,
worin Φ_i ein n-Dimensionaler binärer Vektor des derzeitigen Codierer-Zustandes und n = log₂(N) ist, U_i ein n-dimensionaler binärer Eingangs-Vektor und m = log₂(M) ist, Z_i ein p-dimensionaler binärer Ausgangs-Vektor ist, und p = log₂(P) und P = Q^T ist, ⊕ eine modulo-2-Addition (oder äquivalent, eine EXKLUSIV-ODER-Funktion) darstellt, und G, W, H_φ und H_u jeweilige Gewinn- oder Bewertungsfaktor-Binär-Matrizen sind.
Um ein Verständnis in dieser Hinsicht zu unterstützen, zeigt 5 eine allgemeine Form eines Faltungs- oder Trellis-Codierers, der den vorstehenden beiden letzten Gleichungen entspricht. Gemäß 5 umfasst dieser Codierer Multiplizierer 40 bis 43, denen die jeweiligen Gewinn- oder Bewertungsfaktoren zugeführt werden. Jedes Eingangs-Symbol U_i wird den Multiplizierern 40 und 43 zugeführt, und der derzeitige Codierer-Zustand Φ_i wird den Multiplizierern 41 und 42 zugeführt. Die Ausgänge der Multiplizierer 40 und 41 werden in einem Modulo-2-Addierer 44 gemäß der ersten der zwei vorstehenden Gleichungen kombiniert, wobei der Ausgang dieses Addierers in der Verzögerungs-Einheit 46 um ein Symbol-Intervall D verzögert wird, um den nächsten Codierer-Zustand zu liefern. Die Ausgänge der Multiplizierer 42 und 43 werden in einem Modulo-2-Addierer 45 entsprechend der zweiten der vorstehenden Gleichungen kombiniert, wobei der Ausgang des Addierers einer Umsetzungsfunktion 47 zugeführt wird, die die vorstehend beschriebene QPSK-Umsetzung ausführt. Mehrfache Pfade für Vektoren der Dimension m, n und p sind für manche Pfade in 5 durch Querstriche auf diesen Pfaden angedeutet.
Ein Faltungs- oder Trellis-Code kann unter Verwendung der Matrix W und einer Matrix H = [H_φH_u] klassifiziert werden. Insbesondere ist, wenn jede Reihe der Matrix W nicht mehr als eine „1" enthält, der Code nicht-rekursiv, anderenfalls ist der Code rekursiv. Weiterhin enthält, wenn die Matrix H_u eine Spalte mit einem einzigen von Null abweichenden Element an der j-ten Reihenposition hat und die Elemente der j-ten Reihe der Matrix H_φ alle „0" sind, der Code eine systematische Komponente für das j-te Bit der Eingangs-Sequenz.
Wie dies weiter oben erläutert wurde, sind die in der vorstehend genannten Veröffentlichung von Tarokh et al. beschriebenen Codes nicht-rekursiv, sodass sie entsprechend nicht für die Schaffung einer effizienten Turbo-Codierer-Anordnung geeignet sind, wie sie in 4 gezeigt ist. Für kleine Zahlen von Codierer-Zuständen können die Elemente der Gewinn-Matrizen, die die besten Code liefern, durch eine Computer-Suche und -Simulation bestimmt werden, doch wird dies für Codierer mit einer großen Anzahl von Codierer-Zuständen (beispielsweise mehr als 8) unpraktisch, und andere Verfahren müssen übernommen werden. Die nachfolgend beschriebenen Codes wurden durch Auswahl eines binären rekursiven Prototyp-Faltungscodes für die Aussendung über eine einzige Antenne bestimmt, wobei dies zur Konstruktion eines Trellis für eine Raum-Zeit-Codierung unter Verwendung der gewünschten Anzahl von Antennen verwendet wurde, worauf das Ergebnis modifiziert wurde, um es für QPSK zu verbessern. Andere Codes, unter Einschluss von Codes, die auf andere Weise erreicht werden, können alternativ verwendet werden, und die folgenden Codes werden lediglich als Beispiel angegeben.
Für einen 4-Zustands-RSC-Codierer und eine QPSK-Umsetzungsfunktion, die in dem Sender nach 4 verwendet werden kann, können die Matrizen B, C, Z, W, G, H_φ und H_u wie folgt sein:
Eine Implementierung eines derartigen Codierers und seiner Umsetzungsfunktionen, die zur Bildung jeder der Funktionen 30 und 32 in der Anordnung nach 4 verwendet werden kann, ist in 6 gezeigt.
Gemäß 6 umfasst der Codierer Modulo-2-Addierer 50 bis 54, zwei Verzögerungs-Elemente 55 und 56, die jeweils eine Verzögerung um ein Symbol-(Bit-Paar-)Intervall D ergeben, und zwei Umsetzungsfunktionen 57 und 58, von denen jede eine Gray-Code-Umsetzung der zwei Bits, die seinen Eingängen zugeführt werden, in ein QPSK-Symbol an seinem Ausgang ergibt, wie dies anhand der 2 beschrieben wurde.
Ein Paar von Eingangs-Bits, die von dem S-P-Wandler 10 im Fall der Funktion 30 oder von der Verschachtelungs-Einrichtung 34 im Fall der Funktion 32 geliefert wird, wie dies vorstehend anhand der 4 beschrieben wurde, wird den Eingängen des Codierers nach 6 in jedem Symbol-Intervall zugeführt. Diese Bits werden den Eingängen des Addierers 50 zugeführt, wobei der Ausgang dieses Addierers und ein unterer (wie gezeigt) der Bit-Eingänge an den Codierer der Umsetzungsfunktion 57 zugeführt werden, die an ihrem Ausgang ein Gray-Code-QPSK-umgesetztes systematisches Symbol erzeugt, dass das Eingangs-Bit-Paar darstellt.
Der obere (gemäß der Darstellung) der Bit-Eingänge an den Codierer nach 6 wird weiterhin einem Eingang jedes der Addierer 51 bis 54 zugeführt, und der untere Bit-Eingang an dem Codierer wird ebenfalls dem anderen Eingang jedes der Addierer 52 und 53 zugeführt. Der Ausgang des Addierers 51 wird dem Verzögerungs-Element 55 zugeführt, dessen Ausgang dem anderen Eingang jedes der Addierer 52 bis 54 zugeführt wird. Der Ausgang des Addierers 52 wird an das Verzögerungs-Element 56 geliefert, dessen Ausgang dem anderen Eingang jeder der Addierer 51, 52 und 54 zugeführt wird. Es ist zu erkennen, dass die Anordnung der Addierer 51 bis 54 und Verzögerungs-Elemente 55 und 56 nach 6 die vorstehend beschriebenen Codierer-Matrizen implementiert; beispielsweise gibt es drei Rückführungs-Pfade von dem Verzögerungs-Elementen 55 und 56 an die Eingänge der Addierer 51 und 52, die entsprechend den drei Eins-Werten in der vorstehend angegebenen Matrix W konfiguriert sind, wobei die zwei Verzögerungs-Elemente die vier Zustände des Codierers ergeben. Die Ausgänge der Addierer 53 und 54 bilden die Eingänge an die Umsetzungsfunktion 58, die entsprechend an ihrem Ausgang ein Gray-Code-QPSK umgesetztes Paritäts-Symbol entsprechend dem durch die vorstehenden Gleichungen angegebenen Code erzeugt.
Für einen 8-Zustands-RSC-Codierer und eine QPSK-Umsetzungsfunktion, die in dem Sender nach 4 verwendet werden kann, können die Matrizen B, C, Z, W, G, H_φ und H_u wie folgt sein:
Eine Implementierung eines derartigen Codierers und seiner Umsetzungs-Funktionen, die zur Bildung jeder der Funktionen 30 und 32 in der Anordnung nach 4 verwendet werden kann, ist in 7 gezeigt. Aus einem Vergleich der vorstehend angegebenen Gleichung für diesen 8-Zustands-Codierer und der Schaltung nach 7 (in der es drei Verzögerungs-Elemente gibt, um 8 Zustände zu schaffen) ist zu erkennen, dass diese Schaltung die rekursive systematische Faltungs-Codierung dieser Gleichungen implementiert.
Für einen 16-Zustands-RSC-Codierer und eine QPSK-Umsetzungsfunktion, die in dem Sender nach 4 verwendet werden können, können die Matrizen B, C, Z, W, G, H_φ und H_u wie folgt sein:
Eine Implementierung eines derartigen Codierers und seiner Umsetzungs-Funktionen, die zur Bildung jeder der Funktionen 30 und 32 in der Anordnung nach 4 verwendet werden kann, ist in 8 gezeigt. Aus einem Vergleich der vorstehend angegebenen Gleichung für diesen 16-Zustands-Codierer und der Schaltung nach 8 (in der es vier Verzögerungs-Elemente gibt, um die 16 Zustände zu schaffen) ist zu erkennen, dass diese Schaltung die rekursive systematische Faltungs-Codierung dieser Gleichungen implementiert.
Es ist aus der vorstehenden Beschreibung der Codierer-Anordnung nach 4 und der Codierer nach den 6 bis 8 zu erkennen, dass in jedem Fall für QPSK-Symbole, wie beschrieben, zwei Eingangs-Bits in einem Symbol-Intervall vorliegen, was dazu führt, dass vier Bits (zwei systematische Informations-Bits und zwei Paritäts-Bits) den QPSK-Umsetzungs-Funktionen jedes der zwei Codierer in der Turbo-Codierungs-Anordnung zugeführt werden. Diese 8 Bits werden in vier QPSK-Symbole durch die Umsetzungs-Funktionen umgesetzt und über zwei aufeinanderfolgende Symbol-Intervalle wird die Hälfte der QPSK-Symbole durch die Wähl-Einrichtung 36 punktiert, sodass zwei Symbole von den zwei Antennen 16 und 18 in jedem Symbol-Intervall ausgesandt werden. Die Wähl-Einrichtungs-Anordnung ist derart, dass in einem ersten Symbol-Intervall die zwei Antennen systematische und Paritäts-Information von dem Codierer 30 aussenden, dem nicht-verschachtelte Eingangs-Bits zugeführt werden, und dass in einem zweiten Symbol-Intervall die zwei Antennen systematische und Paritäts-Information von dem anderen Codierer 32 aussenden, dem die verschachtelten Eingangs-Bits zugeführt werden, wobei die Raum-Zeit-Diversity durch die Aussendung von systematischer Information und Paritäts-Informations-Symbolen abwechselnd in aufeinanderfolgenden Symbol-Intervallen von jeder Antenne verbessert wird.
Bei den vorstehend beschriebenen Anordnungen sind die Umsetzungs-Funktionen so angeordnet, dass jedes QPSK-Symbol vollständig aus systematischer Information oder vollständig aus Paritäts-Bits erzeugt wird. Dies muss jedoch nicht der Fall sein, und es sind alternative Anordnungen möglich, bei denen zum Beispiel jedes QPSK-Symbol stattdessen aus einem systematischen Informations-Bit und einem Paritäts-Bit erzeugt wird. Dies heißt mit anderen Worten, dass die Eingänge an die Umsetzungs-Funktionen (beispielsweise 56 und 57 in 6) für jeden Codierer umorganisiert werden können.
Dies ist der Fall für den Codierer, der in Form eines Beispiels nachfolgend unter Bezugnahme auf 9 beschrieben wird, und der zur Verwendung in einer Turbo-STTCM-Codierungs-Anordnung zur Verwendung in einem Sender dient, der vier Sendeantennen hat. Als Beispiel ist dies ein 4-Zustands-Trellis-Codierer für QPSK-Symbole. In zwei aufeinanderfolgenden Symbol-Intervallen für eine Raum-Zeit-Diversity werden insgesamt acht Symbole von den vier Antennen ausgesandt, sodass bei einer 50%-igen Punktierung acht QPSK-Symbole von den Umsetzungs-Funktionen der zwei Komponenten-Codierer der Turbo-Codierer-Anordnung geliefert werden, sodass entsprechend in jedem Symbol-Intervall jeder Codierer vier QPSK-Symbole aus seinen Umsetzungs-Funktionen liefert. Diese vier QPSK-Symbole stellen vier systematische Bits und vier Paritäts-Bits dar, sodass es in diesem Fall vier Eingangs-Bit-Leitungen an den Codierer gibt.
Gemäß 9 sind die vier Eingangs-Bit-Leitungen, die insgesamt mit 60 bezeichnet sind, jeweils mit einem ersten Eingang von vier QPSK-Umsetzungs-Funktionen 61 bis 64 verbunden, die eine Gray-Code-Umsetzung auf QPSK-Symbole ergeben, wie dies anhand der 2 beschrieben wurde. Der Codierer umfasst weiterhin zwei Verzögerungs-Elemente 65 und 66, die jeweils eine Verzögerung D von einem Symbol-Intervall ergeben, wodurch die vier Zustände des Codierers bestimmt sind, sowie Modulo-2-Addierer 67 bis 72. Die Ausgänge der Modulo-2-Addierer 69 bis 72 sind jeweils mit einem zweiten Eingang der Umsetzung-Funktionen 61 bis 64 verbunden. Somit werden den QPSK-Umsetzungs-Funktionen 61 bis 64 jeweils ein systematisches Informations-Bit und ein Paritäts-Bit zugeführt, und sie erzeugen jeweilige QPSK-Symbole SP-1 bis SP-4, die diese systematische und Paritäts-Information kombinieren.
Die Leitungen 60, die Verzögerungs-Elemente 65 und 66, und die Modulo-2-Addierer 67 bis 72 sind im übrigen in der in 9 gezeigten Weise in einer Art verbunden, die die folgenden Matrizen W, G, H_φ und H_u implementiert. In diesem Beispiel sind die Matrizen B, C und Z aufgrund ihrer großen Größe nicht angegeben (beispielsweise ist Z eine 4 mal 64-Matrix), doch können diese aus der Erläuterung in 9 oder aus den folgenden Matrizen abgeleitet werden:
Es sollte wiederum zu erkennen sein, dass die Verbindungen an die Umsetzungs-Funktionen 61 bis 64 in 9 lediglich als Beispiel angegeben sind und für andere Codes und andere Umstände neu angeordnet werden können. Beispielsweise könnten die vier systematischen Bits stattdessen an zwei der Umsetzungs-Funktionen geliefert werden, und die vier Paritäts-Bits könnten den verbleibenden zwei Umsetzungs-Funktionen zugeführt werden. Als ein weiteres Beispiel könnten einer der Umsetzungs-Funktionen zwei systematische Bits zugeführt werden, einer anderen die zwei Paritäts-Bits, und den verbleibenden zwei könnte ein systematisches und ein Paritäts-Bit zugeführt werden. Die spezielle Anordnung nach 9 wird jedoch für die weitere nachfolgende Beschreibung angenommen.
10 zeigt Teile einer Turbo-STTCM-Codierungs-Anordnung für einen Sender, der vier Sendeantennen aufweist, wobei der Codierer nach 9 zur Bildung jedes der zwei Komponenten-Codierer- und Umsetzung-Funktions-Einheiten 80 und 82 der Turbo-Codierungs-Anordnung verwendet wird. Einem S-P-Wandler 84 werden Eingangs-Bits zugeführt, und er wandelt diese in Gruppen von vier Bits um, die direkt als die Eingangs-Bits der Einheit 80 und über eine Verschachtelungs-Einrichtung 86 der Einheit 82 zugeführt werden. Die Verschachtelungs-Einrichtung 86 verschachtelt Gruppen von vier Bits, wobei eine geradzahlig-auf-geradzahlig- und eine ungeradzahlig-auf-ungeradzahlig- oder eine geradzahlig-auf-ungeradzahlig- und eine ungeradzahlig-auf-geradzahlig-Positions-Umsetzung aufrechterhalten wird, wie dies weiter oben beschrieben wurde. Die systematischen und Paritäts-Symbol-Ausgänge der Einheit 80, die insgesamt als SP1 bezeichnet werden, werden einem ersten Satz von Eingängen einer Wähleinrichtung 88 zugeführt, und die systematischen und Paritäts-Symbol-Ausgänge der Einheit 82, die insgesamt mit SP2 bezeichnet sind, werden über eine optionale Phasen-Drehungs-Einheit 90 einen zweiten Satz von Eingängen der Wähleinrichtung 88 zugeführt. Die Wähleinrichtung 88 wird durch eine abwechselnde Folge von 1- und 0-Bits gesteuert, um ihre ersten und zweiten Sätze von Eingänge abwechselnd in aufeinanderfolgenden Symbol-Intervallen an vier Ausgangs-Pfade und an die vier Antennen zu koppeln, die mit 92 bezeichnet sind.
Die optionale Phasen-Drehungs-Einheit 90 ergibt eine Phasen-Drehung jedes Symbols π/2 und kann vier Multiplizierer umfassen, die jeweils zur Multiplikation eines jeweiligen der QPSK-Symbole, die ihnen zugeführt werden, mit einem Signal e^jπ/2 angeordnet sind, wobei festgestellt wurde, dass dies die Betriebsleistung in manchen Fällen verbessert, insbesondere in einem Sender, der vier Antennen verwendet. Diese Phasen-Drehungs-Einheit kann fortgelassen werden, eine ähnliche Phasen-Drehungs-Einheit kann, falls erwünscht, in einer Codierungs-Anordnung für einen Sender vorgesehen sein, der lediglich zwei Antennen verwendet, wie dies vorstehend beschrieben wurde, und/oder es können Phasen-Drehungen für einige jedoch nicht alle der QPSK-Symbole vorgesehen sein.
Es ist somit zu erkennen, dass die Wähl-Einrichtung 88 an ihre Ausgänge die systematischen und Paritäts-Informations-QPSK-Symbole von der Einheit 80, der die nicht-verschachtelten Eingangs-Bits zugeführt werden, in einem ersten von zwei aufeinanderfolgenden Symbol-Intervallen koppelt, und an ihre Ausgänge die systematischen und Paritäts-Informations-QPSK-Symbole von der Einheit 82, der die verschachtelten Eingangs-Bits zugeführt werden, in einem zweiten von jeweils zwei aufeinanderfolgenden Symbol-Intervallen koppelt.
11 zeigt Teile einer Empfänger- und Decodierungs-Anordnung zur Verwendung mit der Anordnung nach 4 oder 10. Wie dies in 11 gezeigt ist, umfasst der Empfänger zwei Antennen 100 und 101, deren Signale einer Maximalverhältnis-Kombinations-Einrichtung (MRC) 102 zugeführt und in dieser kombiniert werden, um an deren Ausgang an einer Leitung 103 ein Signal zur Decodierung zu erzeugen. Aus Vereinfachungsgründen sind andere bekannte Teile des Empfängers, wie zum Beispiel die Abwärtswandler und Signalverstärker und Abtasteinrichtungen in 11 nicht gezeigt, sondern sie sind durch gestrichelte Linien in den Pfaden von den Antennen 100 und 101 zu der MRC 102 angedeutet. Obwohl 11 den Empfänger so zeigt, als ob er zwei Antennen hat, kann er alternativ lediglich eine Antenne oder mehr als zwei Antennen haben, und es können andere Verfahren als die Maximalverhältnis-Kombination verwendet werden, um das Signal zur Decodierung an der Leitung 103 zu liefern.
Die Decodierungs-Anordnung umfasst eine De-Punktierungs-Wähl-Einrichtung 104, zwei Trellis-Code-Weich-Decodierer 105 und 106, eine Verschachtelungs-Einrichtung 107, die in der gleichen Weise wie die Verschachtelungs-Einrichtung der Turbo-Codierungs-Anordnung in dem Sender arbeitet, beispielsweise wie die Verschachtelungseinrichtung 34 in der Anordnung nach 4, und eine Entschachtelungs-Einrichtung 108, die in der umgekehrten Weise zu der Verschachtelungs-Einrichtung 107 arbeitet. Die Einheiten 105 bis 108 sind in einer Weise angeordnet, wie sie allgemein in der Technik der Turbo-Code-Decodierer bekannt ist, wobei der erste Decodierer 105 einen weichen Ausgang (Wahrscheinlichkeitsvektor), der erzeugt, der von dem Verschachteler 107 verschachtelt und als ein weicher Eingang an den zweiten Decodierer 106 geliefert wird, ebenfalls einen weichen Ausgang liefert, der von der ersten Entschachtelungs-Einrichtung 108 entschachtelt und als ein weicher Eingang dem ersten Decodierer in einer iterativen Anordnung zugeführt wird, wobei der erste Decodierer 105 an einem nicht-verschachtelten Eingangs-Vektor arbeitet, und der zweite Decodierer 106 an einem verschachtelten Eingangs-Vektor arbeitet, wobei die Eingangs-Vektoren von dem zu decodierenden Signal an der Leitung 103 abgeleitet werden. Nach einer gewünschten Anzahl von Iterationen wird ein Ausgang von der Decodierungs-Anordnung abgeleitet, beispielsweise von dem Ausgang der Entschachtelungs-Einrichtung 108, wie dies in 11 gezeigt ist.
Man wird sich aus der vorstehenden Beschreibung daran erinnern, dass die Codierungs-Anordnung nach 4 oder 10 Symbole, die von nicht-verschachtelten Bits abgeleitet sind, und Symbole, die von verschachtelten Eingangs-Bits abgeleitet sind, abwechselnd in aufeinanderfolgenden Symbol-Intervallen liefert. Entsprechend wird die Wähl-Einrichtung 104 durch ein Steuersignal von abwechselnden Eins- und Null-Werten gesteuert, wie dies in 11 gezeigt ist, sodass sie jeden der zwei Zustände abwechselnd in aufeinanderfolgenden Symbol-Intervallen hat. In einem ersten dieser zwei Zustände, in der die Wähl-Einrichtung durch Schalter dargestellt ist, die die in 11 gezeigten Zustände aufweisen, was der Übertragung von Symbolen entspricht, die von nicht-verschachtelten Eingangs-Bits abgeleitet werden, liefert die Wähl-Einrichtung 104 das Signal an der Leitung 103 als den Eingangs-Vektor an den ersten Decodierer 105, und liefert einen Null-Eingangs-Vektor an den zweiten Decodierer 106. Umgekehrt liefert in einem zweiten dieser Zustände, in dem die Wähl-Einrichtung durch Schalter dargestellt ist, die Zustände entgegengesetzt zu den in 11 gezeigten Zuständen haben, was der Übertragung von Symbolen entspricht, die von verschachtelten Eingangs-Bits abgeleitet werden, die Wähl-Einrichtung einen Null-Eingangs-Vektor an den ersten Decodierer 105 und liefert das Signal an der Leitung 103 als den Eingangs-Vektor an den zweiten Decodierer 106. Somit arbeitet der erste Decodierer 105 mit nicht-verschachtelten Daten, während der zweite Decodierer 106 mit verschachtelten Daten arbeitet, wie dies erwünscht ist. Die Kompliziertheit der Decodierer wird durch die Zuführung der Null-Eingangs-Vektoren an diese Decodierer in den abwechselnden Symbol-Intervallen vereinfacht.
Das Betriebsverhalten und die Betriebsleistung einer Codierungs- und Decodierungs-Anordnung, wie sie vorstehend gemäß einer Ausführungsform dieser Erfindung beschrieben wurde, kann in brauchbarer Weise mit der einer verketteten Turbo-TCM- und STBC-Anordnung verglichen werden, die aus dem Stand der Technik (Bauch) bekannt ist, auf die in dem Hintergrund der Erfindung Bezug genommen wurde. In jedem Fall wurde festgestellt, dass mit zwei Sendeantennen, zwei Empfangsantennen, einer Verschachtelungs-Block-Länge von 1000 Bits (500 Symbole) und einer Doppler-Frequenz von 256 Hz, Anordnungen gemäß der Erfindung, wie sie vorstehend beschrieben wurden, eine erhebliche Verbesserung ergeben, verglichen mit der verketteten Anordnung nach Bauch, und zwar hinsichtlich der Bit-Fehlerrate von ungefähr 0,75 bis 1,1 dB über einen Bereich von Signal (Energie pro Informations-Bit) zu Stör-Verhältnissen von 1 bis 4 dB.
Obwohl spezielle Ausführungsformen der Erfindung vorstehend ausführlich beschrieben wurden, ist es verständlich, dass vielfältige Modifikationen, Abänderungen und Anpassung innerhalb des Schutzumfanges der Erfindung durchgeführt werden können, wie er in den Ansprüchen definiert ist.

Claims

Verfahren zur Bereitstellung einer Raum-Zeit-Diversity für Information, die von einer Anzahl T von Antennen (16, 18) auszusenden ist, mit den folgenden Schritten: in jedem einer Vielzahl von aufeinander folgenden Symbol-Intervallen, Erzeugen vom T Symbolen, die systematische Information und Paritäts-Information umfassen, an Ausgängen jedes von zwei rekursiven systematischen Faltungs-Codierern (30, 32), wobei an einen der Codierer Eingangs-Bit direkt geliefert werden und an den anderen der Codierer diese Informations-Bits nach dem Verschachteln von Bit-Gruppen für jeweilige Symbol-Intervalle in einem Verschachtelungs-Block (34) geliefert werden; und Auswählen von ersten und zweiten unterschiedlichen Umsetzungen, jeweils von T Symbolen aus den Symbolen, die an den Ausgängen der Codierer erzeugt werden, in jeweiligen abwechselnden Symbol-Intervallen zur Zuführung an die T Antennen, um die Raum-Zeit-Diversity zu schaffen, wobei die Verschachtelung und die Umsetzungen so angeordnet sind, dass die gesamte systematische Information abwechselnd von einem jeweiligen einen der Codierer ausgewählt wird.
Verfahren nach Anspruch 1, bei dem die erste Umsetzung die T Symbole von einem der Codierer auswählt, und die zweite Umsetzung die T Symbole von dem anderen der Codierer auswählt.
Verfahren nach Anspruch 2, bei dem T = 2 ist, und wobei in jedem Symbol-Intervall jeder Codierer ein systematisches Informations-Symbol und ein Paritäts-Informations-Symbol erzeugt, wobei die erste Umsetzung das systematische Informations-Symbol und das Paritäts-Informations-Symbol von einem der Codierer zur Zuführung an jeweils erste und zweite Antennen liefert, und wobei die zweite Umsetzung das systematische Informations-Symbol und das Paritäts-Informations-Symbol von dem anderen der Codierer zur Zuführung jeweils an die zweiten und ersten Antennen liefert.
Verfahren nach Anspruch 1 oder 2, bei dem T geradzahlig ist und jeder Codierer in jedem Symbol-Intervall T/2 systematische Informations-Symbole und T/2 Paritäts-Informations-Symbole erzeugt.
Verfahren nach Anspruch 1, 2 oder 4, bei dem T = 2 ist.
Verfahren nach Anspruch 1, 2 oder 4, bei dem T = 4 ist.
Verfahren nach einem der Ansprüche 1 bis 6, das den Schritt der Änderung einer Phase von Symbolen von den zwei Codierern relativ zueinander einschließt.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem die verschachtelten Bit-Gruppen jeweils m Bits umfassen, wobei m eine ganze Zahl ist, und an den Ausgängen der Codierer erzeugte Symbole M-PSK-Symbole umfassen, worin M = 2^m ist.
Raum-Zeit-Diversity-Codierungsanordnung mit: ersten und zweiten rekursiven systematischen Faltungs-Codierern (30, 32), die jeweils zur Erzeugung einer Vielzahl von T Symbolen in jedem einer Vielzahl von aufeinanderfolgenden Symbol-Intervallen aus diesem zugeführten m Bits angeordnet sind, worin m eine ganze Zahl ist, und die T Symbole systematische Information und Paritäts-Information umfassen; einer Verschachtelungs-Einrichtung (34), die zur Verschachtelung von Gruppen von jeweils m Eingangs-Bits innerhalb eines Verschachtelungs-Blockes mit einer Umsetzung von geradzahligen auf geradzahlige und ungeradzahligen auf ungeradzahlige oder geradzahligen auf ungeradzahlige und ungeradzahligen auf geradzahlige Positionen angeordnet ist; Eingangs-Bits, die dem ersten Codierer und der Verschachtelungs-Einrichtung zugeführt werden, und verschachtelte Bits, die von der Verschachtelungs-Einrichtung an den zweiten Codierer geliefert werden; und einer Wähleinrichtung (36), die zur Lieferung unterschiedlicher der T Symbole von den Codierern in abwechselnden Symbol-Intervallen an einen jeweilige einen der T Ausgangs-Pfade angeordnet ist, wobei die T Symbole, die in jedem der abwechselnden Symbol-Intervalle ausgewählt werden, die gesamte systematische Information von einem jeweiligen einen der Codierer einschließen.
Codierungs-Anordnung nach Anspruch 9, bei dem jeder Codierer M-PSK-Symbole erzeugt, worin M = 2^m ist.
Codierungs-Anordnung nach Anspruch 9 oder 10, bei der T geradzahlig ist, und bei der in jedem Symbol-Intervall jeder Codierer T/2 systematische Informations-Symbole und T/2 Paritäts-Informations-Symbole erzeugt, und wobei die Wähleinrichtung so angeordnet ist, dass sie jedem Ausgangs-Pfad ein systematisches Informations-Symbol und ein Paritäts-Informations-Symbol abwechselnd in aufeinanderfolgenden Symbol-Intervallen liefert.
Codierungs-Anordnung nach einem der Ansprüche 9 bis 11, bei der T = 2 ist.
Codierungs-Anordnung nach einem der Ansprüche 9 bis 11, bei der T = 4 ist.
Codierungs-Anordnung nach einem der Ansprüche 9 bis 13, die eine Phasen-Dreheinrichtung zur Schaffung einer π/2-Phasendrehung von Symbolen einschließt, die durch einen der zwei Codierer erzeugt werden.