DE4406395C1 - Signalverarbeitungsverfahren zur Multiplikation von Eingangssignalen mit Parametern und anschließender Akkumulation - Google Patents
Signalverarbeitungsverfahren zur Multiplikation von Eingangssignalen mit Parametern und anschließender AkkumulationInfo
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Description
Die Erfindung bezieht sich auf ein Signalverarbeitungsver
fahren gemäß dem Oberbegriff des Patentanspruchs 1.
Ein derartiges Signalverarbeitungsverfahren wird beispiels
weise in der digitalen Bild- und Tonverarbeitung eingesetzt.
Hierbei ist es erforderlich, große Datenmengen in vorgegebe
nen Zeiten zu verarbeiten.
Bekanntermaßen erfolgt die digitale Signalverarbeitung heute
zum großen Teil mittels Signalprozessoren. In der Bild- und
Tonverarbeitung wird häufig eine große Anzahl derartiger Si
gnalprozessoren benötigt, um die gewünschte Signalverarbei
tung durchzuführen.
Je mehr Signalprozessoren eingesetzt werden, desto größer
wird im allgemeinen auch der Datenaustausch zwischen den Si
gnalprozessoren. Der Datenaustausch erfolgt dabei in der Re
gel über Datensammelleitungen bzw. Busse. Die Busse mit sehr
hohem Datendurchsatz sind üblicherweise als Parallelbusse,
d. h. als Busse, bei denen für jedes Bit eines zu übertragen
den Signals eine separate Leitung zur Verfügung steht, aus
gebildet.
Bei jeder Datenübertragung ist der Bus für eine vorbestimmte
Zeit bzw. einen vorbestimmten Zeitschlitz belegt. Bedingt
durch den Ansteuertakt oder eine fest vorgegebene Abtastfre
quenz ist jedoch die Anzahl der zur Datenübertragung zur
Verfügung stehenden Zeitschlitze begrenzt.
Eine der in der Bild- und Tonverarbeitung am häufigsten
durchzuführenden Signalverarbeitungsvorgänge ist das Mi
schen, d. h. das Bilden einer gewichteten Summe von Signalen.
Derartige Signalverarbeitungen sind beispielsweise bei der
Zusammensetzung von vollständigen Bildern aus Grundelementen
beim Trickfilm oder beim Mischen von Tonsignalen durchzufüh
ren.
Bedingt durch die begrenzte Anzahl der zur Verfügung stehen
den Zeitschlitze ergibt sich jedoch eine Beschränkung hin
sichtlich der Anzahl der zu mischenden Signale.
Zur Lösung dieses Problems könnte in Betracht gezogen wer
den, mehrere Busse vorzusehen.
Eine derartige Lösung weist jedoch den Nachteil auf, daß zum
einen der Hardwareaufwand für die Realisierung einer für die
gewünschte Signalverarbeitung geeigneten Schaltung sehr
stark ansteigt, und daß andererseits der Aufwand zur An
steuerung der Busse sehr hoch wird und insbesondere bei dy
namischer Verwaltung der mehreren Busse ein kaum noch be
herrschbares Ausmaß annimmt.
Bei tontechnischen Anlagen, die zum Beispiel auch für die
Deltastereofonie verwendet werden sollen, besteht zusätzlich
die Anforderung, daß durch Quellgebietsverschiebungen unter
Echtzeitbedingungen sowohl die Koeffizienten, unter Verwen
dung derer die zu summierenden Signale vorzuverarbeiten
sind, als auch die zur Mischung herangezogenen Signale hin
sichtlich ihrer Anzahl veränderlich sein müssen (dynamisches
Routing).
Ein Verfahren der vorstehend beschriebenen Art ist in der
US-PS 4 993 073 beschrieben. Durch das in dieser Druck
schrift beschriebene Signalverarbeitungsverfahren, welches
ein Signalverarbeitungsverfahren gemäß dem Oberbegriff des
Patentanspruchs 1 darstellt, werden mit Koeffizienten multi
plizierte Eingangssignale summiert. Zu diesem Zweck sind
mehrere Signalprozessoren vorgesehen, durch welche das je
weils eingegebene Eingangssignal mit einem Koeffizienten
multipliziert, das Ergebnis der Multiplikation zu einer von
einem anderen Signalprozessor erhaltenen Teilsumme addiert,
und das Ergebnis der Summation an einen weiteren Signalpro
zessor ausgegeben wird. Für den Datenaustausch zwischen den
die Summation durchführenden Signalprozessoren ist ein sepa
rater Bus vorgesehen.
Eine derartige Signalverarbeitung weist neben den eingangs
genannten Problemen zusätzlich den Nachteil auf, daß zum
einen eine Kette mit erheblichen Verzögerungszeiten ent
steht, welche beispielsweise bei Audiosystemen nicht mehr
tolerierbar sind, und daß andererseits bei Ausfall eines Si
gnalprozessors die ganze Kette gestört bzw. unterbrochen
ist.
Weitere Signalverarbeitungsverfahren sind aus der DE-OS 33
46 500 und der DE-OS 39 66 734 bekannt. Bei den in diesen
Druckschriften beschriebenen Signalverarbeitungsverfahren
erfolgt die Summation der digitalen Eingangswerte in einem
analogen Signalverarbeitungsteil. Hierzu werden zunächst
alle digitalen Eingangswerte auf einen parallelen Bus ge
schaltet und von einem Digital/Analog-Wandler in analoge Si
gnale umgesetzt. Die analogen Signale werden einem nachge
schalteten Filter zugeführt, und dieses führt dann die
Summation der Eingangssignale durch. Das Ergebnis der Summa
tion wird als analoges Ausgangssignal zur Verfügung ge
stellt, welches durch einen Analog/Digital-Wandler in ein
digitales Signal umgesetzt werden muß, wenn sich an die
Summation eine digitale Signalverarbeitung anschließen soll.
Dieses aus der DE-OS 33 46 500 und der DE-OS 39 66 734 be
kannte Signalverarbeitungsverfahren weist den Nachteil auf,
daß zusätzlich zu den digitalen Signalverarbeitungselementen
sehr schnell arbeitende Digital/Analog- und Analog/Digital-
Wandler vorgesehen werden müssen. Außerdem sind der Bus und
die Einrichtung zur Ansteuerung des Busses einer sehr hohen
Belastung ausgesetzt.
Die aus der DE-OS 33 46 500 und der DE-OS 39 66 734 bekann
ten Signalverarbeitungsverfahren weisen somit zumindest be
züglich der Belastung des Busses und der Ansteuerung des
Busses die selben Nachteile wie das vorstehend beschriebene,
aus der US-PS 4 993 073 bekannte Signalverarbeitungsverfah
ren auf. Diesen Druckschriften sind somit keine Anregungen
zur Beseitigung der dem Signalverarbeitungsverfahren gemäß
der US-PS 4 993 073 anhaftenden Probleme entnehmbar.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde,
ein Signalverarbeitungsverfahren gemäß dem Oberbegriff des
Patentanspruchs 1 derart weiterzubilden, daß unter minimalem
technischen Aufwand eine äußerst schnelle, flexibel einsetz
bare und zuverlässig fehlerfrei ablaufende Signalverarbei
tung durchführbar ist.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeich
nenden Teil des Patentanspruchs 1 beanspruchten Merkmale ge
löst.
Demnach ist vorgesehen,
daß die Eingangssignale mit der ersten Taktfrequenz in eine Signalverarbeitungseinrichtung übernommen werden,
daß an die Signalverarbeitungseinrichtung ein zweites Taktsignal angelegt wird, dessen Taktfrequenz zumindest dem Produkt aus der ersten Taktfrequenz und der Anzahl der pro Taktperiode des ersten Taktsignals zu erzeugenden Ausgangs signale entspricht,
daß an die Signalverarbeitungseinrichtung ein drittes Taktsignal angelegt wird, dessen Taktfrequenz zumindest dem Produkt der Taktfrequenz des zweiten Taktsignals und der An zahl der zu verarbeitenden Eingangssignale entspricht,
daß durch die Signalverarbeitungseinrichtung innerhalb einer Taktperiode des dritten Taktsignals die Vorverarbei tung jeweils eines während der momentanen Taktperiode des ersten Taktsignals oder eines zuvor in die Signalverarbei tungseinrichtung übernommenen Eingangssignals entsprechend den diesem Eingangssignal zugeordneten Parametern durchge führt wird, und
daß durch die Signalverarbeitungseinrichtung die Summe der während einer der Dauer der Taktperiode des zweiten Taktsignals entsprechenden Zeit vorverarbeiteten Signale als Ausgangssignal zur Verfügung gestellt wird.
daß die Eingangssignale mit der ersten Taktfrequenz in eine Signalverarbeitungseinrichtung übernommen werden,
daß an die Signalverarbeitungseinrichtung ein zweites Taktsignal angelegt wird, dessen Taktfrequenz zumindest dem Produkt aus der ersten Taktfrequenz und der Anzahl der pro Taktperiode des ersten Taktsignals zu erzeugenden Ausgangs signale entspricht,
daß an die Signalverarbeitungseinrichtung ein drittes Taktsignal angelegt wird, dessen Taktfrequenz zumindest dem Produkt der Taktfrequenz des zweiten Taktsignals und der An zahl der zu verarbeitenden Eingangssignale entspricht,
daß durch die Signalverarbeitungseinrichtung innerhalb einer Taktperiode des dritten Taktsignals die Vorverarbei tung jeweils eines während der momentanen Taktperiode des ersten Taktsignals oder eines zuvor in die Signalverarbei tungseinrichtung übernommenen Eingangssignals entsprechend den diesem Eingangssignal zugeordneten Parametern durchge führt wird, und
daß durch die Signalverarbeitungseinrichtung die Summe der während einer der Dauer der Taktperiode des zweiten Taktsignals entsprechenden Zeit vorverarbeiteten Signale als Ausgangssignal zur Verfügung gestellt wird.
Die Ansteuerung der Signalverarbeitungseinrichtung mit meh
reren Taktsignalen ermöglicht den Aufbau einer Pipeline-
Struktur, wobei jede Komponente der Signalverarbeitungsein
richtung nur so schnell arbeitet bzw. arbeiten können muß,
wie dies zur Bewältigung der jeweils zugeteilten Aufgabe er
forderlich ist.
Die Tatsache, daß die Taktsignale der Signalverarbeitungs
einrichtung von außen zugeführt und nicht etwa durch interne
Umsetzung erhalten werden, ermöglicht es, die Arbeitsge
schwindigkeit der einzelnen Komponenten variabel zu gestal
ten und den jeweils vorliegenden Anforderungen individuell
anzupassen; dies senkt den Energieverbrauch und verlängert
die Lebensdauer der Schaltungselemente der Signalverarbei
tungseinrichtung.
Das beanspruchte Signalverarbeitungsverfahren ermöglicht
durch die sequentielle Vorverarbeitung der aufzusummierenden
Signale darüber hinaus den Einsatz eines Addierers, welcher
die vorverarbeiteten Signale fortlaufend aufsummiert. Ein
derartiger Addierer ist im Vergleich zu einem herkömmlich
verwendeten Addierer zur gleichzeitigen Addition einer Viel
zahl von Signalen einfacher aufgebaut, kleiner und billiger;
er benötigt darüber hinaus weniger elektrische Zuleitungen
und vereinfacht damit das Layout, die Ansteuerung und die
Zuverlässigkeit der Schaltung.
Der Aufbau eines derartigen Addierers ist völlig unabhängig
von der Anzahl der zu addierenden vorverarbeiteten Eingangs
signale.
Wenn die Signalverarbeitungseinrichtung einschließlich des
Addierers zur Durchführung des erfindungsgemäßen Signalver
arbeitungsverfahrens in Form eines Signalprozessors reali
siert ist, findet durch die Signalverarbeitung keinerlei Be
lastung eines gegebenenfalls zwischen mehreren Signalpro
zessoren vorgesehenen Busses statt.
Dies ist sogar auch dann der Fall, wenn der Addierer außer
halb eines die Vorverarbeitung der Eingangssignale durchfüh
renden Signalprozessors vorgesehen ist. Bedingt durch die
geringe Anzahl von Zuleitungen zum Addierer kann der Daten
transfer zum Addierer nämlich auf sehr wenigen separaten
Leitungen und damit ebenfalls ohne Belastung eines gegebe
nenfalls zwischen mehreren Signalverarbeitungseinrichtungen
bzw. Signalprozessoren vorgesehenen Busses erfolgen.
Durch das erfindungsgemäße Signalverarbeitungsverfahren wird
der Bus somit im Vergleich zu den bisher bekannten Signal
verarbeitungsverfahren ohne wesentlichen technischen Mehr
aufwand einer deutlich verringerten Belastung ausgesetzt und
ist damit auch hinsichtlich der Ansteuerung relativ einfach
zu handhaben.
Es wurde somit ein Signalverarbeitungsverfahren gefunden,
durch das unter minimalem technischen Aufwand eine äußerst
schnelle, flexibel einsetzbare und zuverlässig fehlerfrei
ablaufende Signalverarbeitung durchführbar ist.
Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand
der Unteransprüche.
Die Erfindung wird nachfolgend anhand von Ausführungsbei
spielen unter Bezugnahme auf die Zeichnung näher erläutert.
Es zeigen
Fig. 1 eine Signalverarbeitungseinrichtung, mittels der das
erfindungsgemäße Signalverarbeitungsverfahren aus
führbar ist,
Fig. 2 an die Signalverarbeitungseinrichtung gemäß Fig. 1
angelegte Taktsignale,
Fig. 3 ein Ausführungsbeispiel des Aufbaus der in der Fig. 1
gezeigten Signalverarbeitungseinrichtung,
Fig. 4 eine Tabelle über die Betriebszustände der Signalver
arbeitungseinrichtung in Abhängigkeit von in die Si
gnalverarbeitungseinrichtung eingegebenen Taktsigna
len CLK1, CLK2 und CLK3,
Fig. 5 eine aus mehreren Signalverarbeitungseinrichtungen
gemäß Fig. 3 bestehende Schaltungsanordnung,
Fig. 6 eine gegenüber der in der Fig. 5 gezeigten Schal
tungsanordnung abgewandelte Schaltungsanordnung,
Fig. 7 eine gegenüber der in der Fig. 5 gezeigten Schal
tungsanordnung abgewandelte bzw. andersartig verwen
dete Schaltungsanordnung,
Fig. 8 eine gegenüber der in der Fig. 7 gezeigten Schal
tungsanordnung abgewandelte Schaltungsanordnung,
Fig. 9 eine gegenüber der in der Fig. 3 gezeigten Signalver
arbeitungseinrichtung abgewandelte Signalverarbei
tungseinrichtung,
Fig. 10 eine aus mehreren Signalverarbeitungseinrichtungen
gemäß Fig. 9 bestehende Schaltungsanordnung,
Fig. 11 eine gegenüber der in der Fig. 10 gezeigten Schal
tungsanordnung abgewandelte Schaltungsanordnung,
Fig. 12 eine gegenüber der in der Fig. 10 gezeigten Schal
tungsanordnung abgewandelte bzw. andersartig verwen
dete Schaltungsanordnung,
Fig. 13 eine gegenüber der in der Fig. 12 gezeigten Schal
tungsanordnung abgewandelte Schaltungsanordnung,
Fig. 14 ein weiteres Ausführungsbeispiel einer aus mehreren
Signalverarbeitungseinrichtungen bestehenden Schal
tungsanordnung.
Fig. 1 zeigt eine Signalverarbeitungseinrichtung SV, mittels
der das erfindungsgemäße Signalverarbeitungsverfahren durch
führbar ist. Der Signalverarbeitungseinrichtung SV werden
Eingangssignale I1 bis IN, ein erstes Taktsignal CLK1, ein
zweites Taktsignal CLK2 und ein drittes Taktsignal CLK3 zu
geführt. Aus der Signalverarbeitungseinrichtung SV wird ein
Ausgangssignal O ausgegeben.
Das Ausgangssignal O stellt jeweils eine Summe vorverarbei
teter Eingangssignale dar.
Die Vorverarbeitung der Eingangssignale kann in der Durch
führung beliebiger Rechenoperationen wie beispielsweise
Addition, Subtraktion, Multiplikation, Division, Logarith
mierung, Potenzierung der Eingangssignale und dergleichen
bestehen.
Die für die jeweils durchzuführenden Rechenoperationen gege
benenfalls erforderlichen Parameter können in einem Fest
speicher der Signalverarbeitungseinrichtung SV gespeichert
sein oder der Signalverarbeitungseinrichtung SV bei Beginn
der Signalverarbeitung oder fortlaufend von außen zugeführt
werden.
Die für die durchzuführenden Rechenoperationen zu verwenden
den Parameter können einem jeweiligen Eingangssignal fest
zugeordnete Parameter sein oder in Abhängigkeit von der Zeit
oder sonstigen Bedingungen wie beispielsweise der Größe der
Eingangs- und/oder Ausgangssignale und dergleichen ausge
wählte Parameter sein.
Die in der Signalverarbeitungseinrichtung SV durchgeführte
Signalverarbeitung wird zeit- und/oder ablaufmäßig durch die
Taktsignale CLK1, CLK2 und CLK3 gesteuert.
Die Taktsignale CLK1, CLK2 und CLK3 sind in Fig. 2 darge
stellt.
Das erste Taktsignal CLK1 weist eine erste Taktperiode T1
und somit eine erste Taktfrequenz 1/T1 auf.
Das zweite Taktsignal CLK2 weist eine zweite Taktperiode T2
und somit eine zweite Taktfrequenz 1/T2 auf.
Das dritte Taktsignal CLK3 weist eine dritte Taktperiode T3
und somit eine dritte Taktfrequenz 1/T3 auf.
Die an die Signalverarbeitungseinrichtung SV angelegten Ein
gangssignale I1 bis IN werden jeweils mit der steigenden
oder fallenden Flanke des ersten Taktsignals CLK1 in die Si
gnalverarbeitungseinrichtung SV übernommen.
Das Ausgangssignal O wird mit einer der zweiten Taktfrequenz
1/T2 entsprechenden Frequenz am Ausgang der Signalverarbei
tungseinrichtung SV zur Verfügung gestellt. Dies kann entwe
der direkt mit der steigenden oder fallenden Flanke des
zweiten Taktsignals CLK2 oder aber auch zeitversetzt hierzu
erfolgen.
Die Frequenz des zweiten Taktsignals CLK2 wird in Abhängig
keit davon festgelegt, wie viele Ausgangssignale pro erster
Taktperiode T1 erzeugt werden sollen. D.h., die zweite Takt
frequenz 1/T2 entspricht zumindest dem Produkt der ersten
Taktfrequenz 1/T1 und der Anzahl der pro erster Taktperiode
T1 zu erzeugenden Ausgangssignale; vorzugsweise entspricht
die zweite Taktfrequenz 1/T2 genau dem Produkt der ersten
Taktfrequenz 1/T1 und der Anzahl der pro erster Taktperiode
T1 zu erzeugenden Ausgangssignale.
Die Frequenz des dritten Taktsignals 1/T3 wird in Abhängig
keit davon festgelegt, wie viele vorverarbeitete Eingangssi
gnale zur Bildung des Ausgangssignals aufzusummieren sind.
D.h., die dritte Taktfrequenz 1/T3 entspricht zumindest dem
Produkt der zweiten Taktfrequenz 1/T2 und der Anzahl der zu
verarbeitenden Eingangssignale; vorzugsweise entspricht die
dritte Taktfrequenz 1/T3 genau dem Produkt der zweiten Takt
frequenz 1/T2 und der Anzahl der zu verarbeitenden Eingangs
signale.
Die Anzahl der zu einem Ausgangssignal zu verarbeitenden
Eingangssignale muß nicht mit der Anzahl der in die Signal
verarbeitungseinrichtung SV eingebbaren oder der Anzahl der
tatsächlich in die Signalverarbeitungseinrichtung SV einge
gebenen Eingangssignale übereinstimmen.
Die in der Signalverarbeitungseinrichtung durchgeführte Si
gnalverarbeitung weist folgenden zeitlichen Ablauf auf:
Die Eingangssignale I1 bis IN werden, wie vorstehend bereits
erwähnt, mit der steigenden oder fallenden Flanke des ersten
Taktsignals CLK1 in die Signalverarbeitungseinrichtung SV
übernommen. Die aktuell eingegebenen oder zuvor eingegebene
Eingangssignale werden aufeinanderfolgend im Takt des ersten
Taktsignals CLK1 entsprechend der vorstehenden Beschreibung
zu vorverarbeiteten Eingangssignalen verarbeitet und einem
Addierer zugeführt. Der Addierer addiert die während einer
der Dauer der zweiten Taktperiode T2 entsprechenden Zeit
vorverarbeiteten Eingangssignale. Das Summe der während
einer der Dauer der zweiten Taktperiode T2 entsprechenden
Zeit vorverarbeiteten Eingangssignale wird mit einer der
zweiten Taktfrequenz 1/T2 entsprechenden Frequenz am Ausgang
der Signalverarbeitungseinrichtung SV als jeweiliges Aus
gangssignal O zur Verfügung gestellt.
Gemäß der Darstellung in der Fig. 2 ist die zweite Taktfre
quenz 1/T2 doppelt so hoch wie die erste Taktfrequenz 1/T1,
und die dritte Taktfrequenz 1/T3 ist drei mal so hoch wie
die zweite Taktfrequenz 1/T2.
Durch das Vorsehen derartiger Taktsignale können je erster
Taktperiode T1 zwei Ausgangssignale O zur Verfügung gestellt
werden, welche jeweils der Summe von drei vorverarbeiteten
Eingangssignalen entsprechen.
Dies ist jedoch nur eine beispielhafte Festlegung der Takt
frequenzen. Durch eine entsprechend andere Festlegung der
Taktfrequenzen können pro erster Taktperiode T1 beliebig
viele Ausgangssignale O zur Verfügung gestellt werden, wel
che jeweils der Summe von beliebig vielen vorverarbeiteten
Eingangssignalen entsprechen.
Fig. 3 zeigt ein Ausführungsbeispiel des Aufbaus der in der
Fig. 1 gezeigten Signalverarbeitungseinrichtung SV.
Die Signalverarbeitungseinrichtung SV umfaßt Eingangssignal-
Zwischenspeichereinrichtungen bzw. Eingangssignal-Latches
DI1 bis DIN, einen ersten Zähler COUNT1, einen zweiten Zäh
ler COUNT2, einen dritten Zähler COUNT3, einen Decoder DE
CODER, eine Eingangssignal-Speichereinrichtung RAMI, eine
Parameter-Speichereinrichtung RAMPk, eine Berechnungseinheit
BE, einen ersten Addierer ADD, eine Additions-Zwischenspei
chereinrichtung bzw. ein Additions-Latch DA, eine Ausgangs
signal-Zwischenspeichereinrichtung bzw. ein Ausgangssignal-
Latch DO, eine Verzögerungstaktzahl-Speichereinrichtung
RAMV, einen Multiplexer MUX sowie einen zweiten Addierer +.
Die Verzögerungstaktzahl-Speichereinrichtung RAMV, der Mul
tiplexer MUX, der zweite Addierer + und die Eingangssignal-
Speichereinrichtung RAMI stellen einen Funktionsblock 1 dar.
Der erste Addierer ADD und das Additions-Latch DA stellen
einen Funktionsblock 2 dar.
Die in die Signalverarbeitungseinrichtung SV eingegebenen
Eingangssignale I1 bis IN liegen an Eingangsanschlüssen der
Eingangssignal-Latches DI1 bis DIN an.
Das in die Signalverarbeitungseinrichtung SV eingegebene
erste Taktsignal CLK1 ist mit Einlesetakt-Anschlüssen T der
Eingangssignal-Latches DI1 bis DIN, einem Zähleingang T des
dritten Zählers COUNT3 sowie Rücksetzeingängen C des ersten
Zählers COUNT1 und des zweiten Zählers COUNT2 verbunden.
Das in die Signalverarbeitungseinrichtung SV eingegebene
zweite Taktsignal CLK2 ist mit einem Zähleingang T des
ersten Zählers COUNT1 verbunden.
Das in die Signalverarbeitungseinrichtung SV eingegebene
dritte Taktsignal CLK3 ist mit einem Zähleingang T des zwei
ten Zählers COUNT2 sowie mit einem Taktanschluß T des Addi
tions-Latches DA verbunden.
Die Eingangssignale I1 bis IN werden mit der steigenden oder
fallenden Flanke des ersten Taktsignals CLK1 in die Ein
gangssignal-Latches DI1 bis DIN übernommen und im Ansprechen
auf vom Decoder DECODER ausgegebene, an Auslesetakt-An
schlüsse E der Eingangssignal-Latches DI1 bis DIN angelegte
Steuersignale OE1 bis OEN aufeinanderfolgend ausgelesen und
im Ansprechen auf ein vom Decoder DECODER ausgegebenes, an
einen Steueranschluß W der Eingangssignal-Speichereinrich
tung RAMI angelegtes weiteres Steuersignal RamI Write des
über eine zu einem Dateneingangsanschluß DI der Eingangs
signal-Speichereinrichtung RAMI führende Leitung in die Ein
gangssignal-Speichereinrichtung RAMI eingespeichert.
Die Berechnungseinheit BE, in welcher die Vorverarbeitung
der Eingangssignale durchgeführt wird, weist mehrere Ein
gangsanschlüsse und einen Ausgangsanschluß auf. Ein erster
der Eingangsanschlüsse ist über eine Leitung BEI mit einem
Datenausgangsanschluß DO der Eingangssignal-Speichereinrich
tung RAMI verbunden, während ein zweiter der Eingangsan
schlüsse mit einem Datenausgangsanschluß D der Parameter-
Speichereinrichtung RAMPk, aus welchem einer von in der Pa
rameter-Speichereinrichtung RAMPk gespeicherten Parametern
ausgegeben wird, verbunden ist.
Wenngleich dies in der Fig. 3 nicht dargestellt ist, können
den Eingangsanschlüssen der Berechnungseinheit BE und einem
Adreßanschluß A der Eingangssignal-Speichereinrichtung RAMI
Zwischenspeichereinrichtungen bzw. Latches vorgeschaltet
sein.
In der Berechnungseinheit BE werden im vorliegenden Ausfüh
rungsbeispiel die an deren Eingangsanschlüsse angelegten
Signale multipliziert. Wie unter Bezugnahme auf die Fig. 1
erläutert wurde, kann in der Berechnungseinheit BE jedoch
auch eine beliebige andere Signalverarbeitung durchgeführt
werden. Für komplexere Berechnungen kann die Berechnungsein
heit BE, wie in der Fig. 3 angedeutet ist, mehr als zwei
Eingangsanschlüsse aufweisen.
Das Ergebnis der in der Berechnungseinheit BE durchgeführten
Signalverarbeitung wird über den Ausgangsanschluß der Be
rechnungseinheit BE an den ersten Addierer ADD ausgegeben.
Das ausgegebene Signal ist eines der zur Bildung eines Aus
gangssignals O der Signalverarbeitungseinrichtung SV aufzu
summierenden vorverarbeiteten Eingangssignale.
Der erste Addierer ADD weist einen ersten und einen zweiten
Eingangsanschluß und einen Ausgangsanschluß auf.
Über den Ausgangsanschluß wird das jeweilige Ergebnis der
Addition zu einem Eingangsanschluß des Additions-Latches DA
geleitet. Das am Eingangsanschluß des Additions-Latches DA
anliegende Signal wird mit der steigenden oder fallenden
Flanke des am Taktanschluß T des Additions-Latch DA anlie
genden dritten Taktsignals CLK3 in das Additions-Latch DA
eingespeichert.
An den ersten Eingangsanschluß des Addierers ADD wird das
aus dem Ausgangsanschluß der Berechnungseinheit BE ausgege
bene Signal angelegt.
Der zweite Eingangsanschluß des Addierers ADD ist mit einem
Ausgangsanschluß des Additions-Latches DA, an welchen das im
Additions-Latch DA momentan gespeicherte Signal zur Verfü
gung steht, verbunden.
Durch eine derartige Rückkopplung der jeweiligen Teilsumme
auf einen der Eingangsanschlüsse des Addierers ADD ist eine
fortlaufende Aufsummierung der vorverarbeiteten Eingangs
signale durchführbar.
Der Inhalt des Additions-Latches DA wird im Ansprechen auf
ein vom Decoder DECODER ausgegebenes, an einem Löscheingang
C des Additions-Latches DA anliegendes Steuersignal Clr Add
gelöscht. Das Löschen des Inhalts des Additions-Latches DA
erfolgt, wenn der Inhalt des Additions-Latches DA nach der
Aufsummierung der zur Bildung eines Ausgangssignals O heran
zuziehenden vorverarbeiteten Eingangssignale über den Aus
gangsanschluß des Additions-Latches DA zu einem Eingangsan
schluß des Ausgangssignal-Latches DO geleitet und in dieses
im Ansprechen auf ein vom Decoder DECODER erzeugtes, an
einem Takteingang T des Ausgangssignal-Latches DO anliegen
des Steuersignal Latch Out eingespeichert wurde.
Durch das Löschen des Inhalts des Additions-Latches DA wird
erreicht, daß das auf einen der Eingangsanschlüsse des
ersten Addierers ADD rückgekoppelte Ausgangssignal des Addi
tions-Latches DA immer den Wert Null aufweist, wenn mit der
Berechnung eines nächsten Ausgangssignals begonnen wird.
Das von der Eingangssignal-Speichereinrichtung RAMI zur Be
rechnungseinheit BE ausgegebene Signal sowie der Speicher
platz, an den ein aus den Eingangssignal-Latches DI1 bis DIN
zur Eingangssignal-Speichereinrichtung RAMI übertragenes
Eingangssignal gespeichert wird, wird durch eine an den
Adreßanschluß A der Eingangssignal-Speichereinrichtung RAMI
angelegte Adresse bestimmt.
Die an den Adreßanschluß A der Eingangssignal-Speicherein
richtung RAMI angelegte Adresse setzt sich aus einer ersten
und einer zweiten Komponente zusammen.
Die erste Komponente wird durch den über einen Ausgangsan
schluß O des ersten Zählers COUNT1 ausgegebenen Zählstand
des ersten Zählers COUNT1 gebildet.
Die zweite Komponente wird durch ein über einen Ausgangsan
schluß des zweiten Addierers + ausgegebenes Signal gebildet.
Durch den zweiten Addierer + werden die an einem ersten und
an einem zweiten Eingangsanschluß des Addierers + anliegende
Signale addiert.
Am ersten Eingangsanschluß des zweiten Addierers + liegt der
über einen Ausgangsanschluß O des dritten Zählers COUNT3
ausgegebene Zählstand des dritten Zählers COUNT3 an.
Am zweiten Eingangsanschluß des zweiten Addierers + liegt
ein Ausgangssignal des Multiplexers MUX an.
Der Multiplexer MUX weist einen ersten Eingangsanschluß A,
einen zweiten Eingangsanschluß B sowie einen Steueranschluß
A/B auf.
An den Steueranschluß A/B des Multiplexers MUX wird ein vom
Decoder DECODER ausgegebenes Steuersignal MUX A/B angelegt.
Anhand dieses Steuersignals MUX A/B wird entschieden, ob das
am ersten Eingangsanschluß A oder das am zweiten Eingangsan
schluß B des Multiplexers MUX anliegende Signal als Aus
gangssignal aus dem Multiplexer MUX ausgegeben wird.
Der zweite Eingangsanschluß B des Multiplexers MUX ist auf
Masse gelegt. Das am zweiten Eingangsanschluß B des Multi
plexers MUX anliegende Signal weist somit stets den Wert
Null auf.
Am ersten Ausgangsanschluß A des Multiplexers MUX liegt ein
über einen Ausgangsanschluß D der Verzögerungstaktzahl-Spei
chereinrichtung RAMV ausgegebenes Ausgangssignal an.
In der Verzögerungstaktzahl-Speichereinrichtung RAMV sind
eine Anzahl von Taktperioden T1 des ersten Taktsignals CLK1
darstellende Verzögerungstaktzahlen gespeichert. Die Verzö
gerungstaktzahlen geben an, in welcher Taktperiode T1 des
ersten Taktsignals CLK1 die jeweils zur Signalverarbeitung
heranzuziehenden Eingangssignale eingelesen wurden. Die aus
der Verzögerungstaktzahl-Speichereinrichtung RAMV ausgelese
nen Verzögerungstaktzahlen können bewirken, daß verschieden
alte Eingangssignale zu einem Ausgangssignal verarbeitet
werden. Das von der Verzögerungstaktzahl-Speichereinrichtung
RAMV ausgegebene Ausgangssignal wird entsprechend einer an
einen Adreßanschluß A der Verzögerungstaktzahl-Speicherein
richtung RAMV angelegten Adresse aus den in der Verzöge
rungstaktzahl-Speichereinrichtung RAMV gespeicherten Verzö
gerungstaktzahlen ausgewählt.
Die an die Verzögerungstaktzahl-Speichereinrichtung RAMV an
gelegte Adresse setzt sich aus einem ersten und einem zwei
ten Bestandteil zusammen.
Der erste Bestandteil der an die Verzögerungstaktzahl-Spei
chereinrichtung RAMV angelegten Adresse wird durch den über
einen Ausgangsanschluß O des zweiten Zählers COUNT2 ausgege
benen Zählstand des zweiten Zählers COUNT2 gebildet.
Der zweite Bestandteil der an die Verzögerungstaktzahl-Spei
chereinrichtung RAMV angelegten Adresse wird durch den über
einen Ausgangsanschluß O des ersten Zählers COUNT1 ausgege
benen Zählstand des ersten Zählers COUNT1 gebildet.
Der über den Datenausgangsanschluß D der Parameter-Speicher
einrichtung RAMPk zur Berechnungseinheit BE ausgegebene Pa
rameter wird durch eine an einen Adreßanschluß A der Parame
ter-Speichereinrichtung RAMPk angelegte Adresse bestimmt.
Die an die Parameter-Speichereinrichtung RAMPk angelegte
Adresse entspricht der an die Verzögerungstaktzahl-Speicher
einrichtung RAMV angelegten Adresse.
Der Decoder DECODER gibt, wie vorstehend bereits erwähnt,
die Steuersignale OE1 bis OEN, RAMI Write, Clr Add, Latch
Out und MUX A/B als Ausgangssignale aus. Der Decoder DECODER
erzeugt diese Steuersignale aus zwei Eingangssignalen, wel
che über einen ersten und einen zweiten Eingangsanschluß
eingegeben werden.
Der erste Eingangsanschluß des Decoders DECODER ist mit dem
Ausgangsanschluß O des zweiten Zählers COUNT2 verbunden. In
den ersten Eingangsanschluß des Decoders DECODER wird somit
der Zählstand des zweiten Zählers COUNT2 eingegeben.
Der zweite Eingangsanschluß des Decoders DECODER ist mit dem
Ausgangsanschluß O des ersten Zählers COUNT1 verbunden. In
den zweiten Eingangsanschluß des Decoders DECODER wird somit
der Zählstand des ersten Zählers COUNT1 eingegeben.
Die Verzögerungstaktzahl-Speichereinrichtung RAMV und die
Parameter-Speichereinrichtung RAMPk können Festspeicher bzw.
ROMs oder Schreib/Lesespeicher bzw. RAMs sein. Im letzteren
Fall weist die Signalverarbeitungseinrichtung SV entspre
chende Eingangsanschlüsse und Steuereinrichtungen auf, wel
che das Einschreiben der jeweils gewünschten Verzögerungs
taktzahlen und Parameter in die entsprechenden Speicherein
richtungen erlauben.
Die Verzögerungstaktzahl-Speichereinrichtung RAMV und die
Parameter-Speichereinrichtung RAMPk sind vorteilhafterweise
als Schreib/Lesespeicher zum gleichzeitigen Lesen und
Schreiben von Daten bzw. Dualport RAMs ausgebildet. Damit
ist es auch während der Signalverarbeitung möglich, durch
eine Steuereinrichtung neue Werte für die in der Verzöge
rungstaktzahl-Speichereinrichtung RAMV gespeicherten Verzö
gerungstaktzahlen und für die in der Parameter-Speicherein
richtung RAMPk gespeicherten Parameter einzustellen.
Auch die Eingangssignal-Speichereinrichtung RAMI ist vor
teilhafterweise als Dualport RAM ausgebildet, um Kollisionen
zwischen den Einschreib- und Auslesevorgängen zuverlässig zu
vermeiden.
Der dritte Zähler COUNT3 ist im vorliegenden Ausführungsbei
spiel als Modulo-Zähler ausgebildet. Das heißt, der dritte
Zähler zählt jeweils nur bis zu einem vorgegebenen Zählwert
und beginnt dann wieder von vorne zu zählen.
Auch der zweite Zähler COUNT2 ist im vorliegenden Ausfüh
rungsbeispiel als Modulo-Zähler ausgebildet. Er zählt eben
falls jeweils nur bis zu einem vorgegebenen Zählwert und be
ginnt dann wieder von vorne zu zählen. Der vorgegebene Zähl
wert wird vorteilhafterweise entsprechend dem Verhältnis
zwischen der zweiten Taktfrequenz 1/T2 und der dritten Takt
frequenz 1/T3 festgelegt.
Auf diese Weise wird erreicht, daß der die Takte des dritten
Taktsignals CLK3 zählende zweite Zähler COUNT2 mit dem Be
ginn eines neuen Taktes des zweiten Taktsignals CLK2 jeweils
wieder von vorne zu zählen beginnt.
Wenn man eine Rücksetzung des zweiten Zählers COUNT2 durch
das zweite Taktsignal CLK2 vorsieht, kann anstelle eines Mo
dulo-Zählers ein "normaler" Zähler verwendet werden.
Der in der Fig. 3 dargestellte zweite Zähler COUNT2 weist
einen Übertrag-Anschluß bzw. Carry-Anschluß CY auf. Ein an
diesem Carry-Anschluß ausgegebenes Signal zeigt jeweils an,
daß der Zähler den vorbestimmten Zählstand erreicht hat.
Das am Carry-Anschluß des zweiten Zählers COUNT2 ausgegebene
Signal kann somit als zweites Taktsignal CLK2 verwendet wer
den. Die externe Zuführung des zweiten Taktsignals CLK2 zur
Signalverarbeitungseinrichtung SV könnte damit entfallen.
Verwendet man als zweiten Zähler COUNT2 einen programmierba
ren Modulo-Zähler, bei dem der Endwert der Zählung frei ein
stellbar ist, dann gelangt man zu einer Signalverarbeitungs
einrichtung, die trotz einer verringerten Anzahl von Ein
gangsanschlüssen genauso flexibel und vielfältig einsetzbar
ist wie die in der Fig. 3 gezeigte Signalverarbeitungsein
richtung.
Das erste Taktsignal CLK1, das zweite Taktsignal CLK2, das
dritte Taktsignal CLK3 und die vom Decoder DECODER erzeugten
Steuersignale können untereinander phasenverschoben sein.
Hierdurch ist es möglich, innerhalb jeder der Perioden der
Taktsignale CLK1, CLK2 und CLK3 mehrere aufeinander aufbau
ende Signalverarbeitungsvorgänge durchzuführen.
Eine Übersicht, welche Zustände die jeweiligen Einheiten und
Steuersignale im Verlauf der Signalverarbeitung einnehmen,
ist der in Fig. 4 gezeigten Tabelle entnehmbar.
Die Fig. 4 zeigt eine Tabelle über die Betriebszustände der
Signalverarbeitungseinrichtung in Abhängigkeit von den in
die Signalverarbeitungseinrichtung eingegebenen Taktsignalen
CLK1, CLK2 und CLK3.
In den Spalten T1, T2 und T3 ist jeweils die Taktnummer der
jeweiligen Taktperioden angegeben. Die Taktnummern entspre
chen den jeweiligen Zählständen der Zähler COUNT3, COUNT1
und COUNT2, in welchen, wie vorstehend unter Bezugnahme auf
die Fig. 3 bereits erläutert wurde, die Takte der Takt
signale CLK1, CLK2 und CLK3 gezählt werden.
Hieraus ist ersichtlich, daß die Zähler COUNT1 und COUNT2
jeweils bei Beginn einer ersten Taktperiode zurückgesetzt
werden und daß es sich beim Zähler COUNT2 um einen Modulo-
Zähler handelt, welcher fortlaufend jeweils nur von 0 bis 3
zählt.
Die Zählung des zweiten Zählers COUNT2 muß nicht zwangsläu
fig nur jeweils von 0 bis 3 erfolgen. Der Zählbereich des
zweiten Zählers wird vielmehr an das Verhältnis zwischen der
zweiten Taktfrequenz 1/T2 und der dritten Taktfrequenz 1/T3
angepaßt. Zur Anpassung des zweiten Zählers COUNT2 an die
jeweiligen Gegebenheiten kann beispielsweise dadurch erfol
gen, daß ein entsprechend programmierbarer Zähler als zwei
ter Zähler COUNT2 eingesetzt wird. Alternativ kann vorgese
hen werden, den zweiten Zähler COUNT2 jeweils durch das
zweite Taktsignal CLK2 zurückzusetzen; in diesem Fall kann
anstelle eines Modulo-Zählers ein "normaler" Zähler als
zweiter Zähler COUNT2 verwendet werden.
Aus den Spalten T1, T2 und T3 der in der Fig. 4 gezeigten
Tabelle ist ersichtlich, daß die zweite Taktfrequenz
1/T2 vier mal so hoch wie die erste Taktfrequenz 1/T1 ge
wählt wurde, und daß die dritte Taktfrequenz 1/T3 vier mal
so hoch wie die zweite Taktfrequenz 1/T2 gewählt wurde.
Damit wäre es theoretisch möglich, pro erster Taktperiode T1
vier Ausgangssignale O zu erzeugen, welche jeweils der Summe
von vier vorverarbeiteten Eingangssignalen entsprechen.
Tatsächlich werden gemäß der Tabelle jedoch pro erster Takt
periode T1 nur zwei Ausgangssignale O erzeugt, welche je
weils der Summe von vier vorverarbeiteten Eingangssignalen
entsprechen.
Die Zeit, während der keine Signalvorverarbeitung durchge
führt wird, kann beispielsweise dazu genutzt werden, die in
den Eingangssignal-Latches DI1 bis DIN zwischengespeicherten
Eingangssignale in die Eingangssignal-Speichereinrichtung
RAMI einzuspeichern. Dieser Vorgang ist in der Spalte RAMI
der in der Fig. 4 gezeigten Tabelle mit "write i1, "write
i2", "write i3" und "write i0" bezeichnet; der Vorgang be
ginnt bei dem in der Fig. 4 dargestellten Beispiel jeweils
mit der Taktphase T2 = 2, T3 = 2.
Die nicht zur Signalverarbeitung benötigte Zeit kann bei
spielsweise aber auch dazu genutzt werden, neue Parameter in
die Parameter-Speichereinrichtung RAMPk oder neue Verzöge
rungstaktzahlen in die Verzögerungstaktzahl-Speichereinrich
tung RAMV einzuspeichern, falls diese als RAM ausgebildet
sind.
Alle Angaben in der Tabelle beziehen sich auf den Zustand am
Endes des jeweiligen Taktes. Da die Signalverarbeitungsein
richtung flankengesteuert arbeitet, darf sich der Zustand im
Verlauf des Taktes verändern.
In der Spalte RAMV der in der Fig. 4 gezeigten Tabelle sind
die jeweils aus der Verzögerungstaktzahl-Speichereinrichtung
RAMV ausgelesenen Verzögerungstaktzahlen aufgelistet. Die
verwendete Nomenklatur t(ixoy) bedeutet, daß gerade die Ver
zögerungstaktzahl für ein x-tes zu verarbeitende Eingangs
signal zur Erzeugung eines y-ten Ausgangssignals ausgelesen
wird.
In der Spalte MUX A/B der in der Fig. 4 gezeigten Tabelle
ist der jeweilige Zustand des in der Fig. 3 gezeigten
Steuersignals MUX A/B dargestellt.
Während des Auslesens von Daten aus der Eingangssignal-Spei
chereinrichtung RAMI wird durch den Multiplexer MUX das an
dessen ersten Eingangsanschluß A anliegende Signal als Aus
gangssignal ausgegeben. In diesem Fall befindet sich das
Steuersignal MUX A/B im Zustand A.
Während des Einschreibens von Daten in die Eingangssignal-
Speichereinrichtung RAMI wird durch den Multiplexer MUX das
an dessen zweiten Eingangsanschluß B anliegende Signal als
Ausgangssignal ausgegeben. In diesem Fall befindet sich das
Steuersignal MUX A/B im Zustand B.
Während Taktphasen, zu denen weder ein Lese- noch ein
Schreibzugriff auf die Eingangssignal-Speichereinrichtung
RAMI erfolgt, kann das Steuersignal MUX A/B einen beliebigen
Wert X annehmen.
In der Spalte RAMI der in der Fig. 4 gezeigten Tabelle ist
das jeweils aus der Eingangssignal-Speichereinrichtung RAMI
ausgelesene Signal bzw. das jeweils in die Eingangssignal-
Speichereinrichtung RAMI eingeschriebene Eingangssignal an
gegeben. Die verwendete Nomenklatur ix(oy) bedeutet, daß mo
mentan das x-te zu verarbeitende Eingangssignal zur Erzeu
gung des y-ten Ausgangssignals ausgelesen wird; die Nomenkla
tur write ix bedeutet, daß momentan das x-te Eingangssignal
in die Eingangssignal-Speichereinrichtung RAMI eingespei
chert wird.
Die Einspeicherung der neu eingegebenen Eingangssignale in
die Eingangssignal-Speichereinrichtung RAMI erfolgt im vor
liegenden Ausführungsbeispiel so, daß die Signale erst im
nächsten Takt des ersten Taktsignals CLK1 für eine Verarbei
tung zur Verfügung stehen. Alternativ kann jedoch vorgesehen
werden, diese Signale bereits zu Beginn eines Taktes des er
sten Taktsignals CLK1 in die Eingangssignal-Speichereinrich
tung RAMI einzuspeichern. In diesem Fall können auch bereits
die aktuell eingegebenen Eingangssignale einer sofortigen
Signalverarbeitung unterzogen werden.
In der Spalte RAMPk der in der Fig. 4 gezeigten Tabelle ist
der jeweils aus der Parameter-Speichereinrichtung RAMPk ge
lesene Parameter angegeben. Die verwendete Nomenklatur
a(ixoy) bedeutet, daß momentan der Parameter ausgelesen
wird, der dem x-ten Eingangssignal zur Erzeugung des y-ten
Ausgangssignals zugeordnet ist.
In der Spalte BE der in der Fig. 4 gezeigten Tabelle ist die
im jeweiligen Takt in der Berechnungseinheit BE ausgeführte
Operation angegeben. Diese Operation ist im vorliegenden
Fall jeweils eine Multiplikation. Die verwendete Nomenklatur
a(ixoy)*ix(oy) bedeutet, daß das x-te Eingangssignal zur Be
rechnung des y-ten Ausgangssignals mit dem entsprechenden Pa
rameter multipliziert wird. Die zu multiplizierenden Signale
wurden jeweils im vorhergehenden Takt des dritten Takt
signals CLK3 aus der Eingangssignal-Speichereinrichtung RAMI
bzw. der Parameter-Speichereinrichtung RAMPk ausgelesen.
Wie bereits erwähnt, ist die durch die Berechnungseinheit BE
ausgeführte Operation nicht auf eine Multiplikation be
schränkt; es können beliebige Vorverarbeitungen des zur Vor
verarbeitung ausgewählten Eingangssignals durchgeführt wer
den.
In der Spalte Clr Add der in der Fig. 4 gezeigten Tabelle
ist der jeweilige Zustand des in der Fig. 3 gezeigten
Steuersignals Clr Add angegeben. Wenn das Steuersignal Clr
Add den Zustand Clear aufweist, wird das Additions-Latch DA
gelöscht. Dies hat zur Folge, daß die im ersten Addierer ADD
durchgeführte Aufsummierung der von der Berechnungseinheit
BE ausgegebenen vorverarbeiteten Eingangssignale beendet
wird und die Aufsummierung wieder beim Wert Null startet.
Das Additions-Latch DA wird immer dann gelöscht, wenn die
zur Erzeugung eines aus der Signalverarbeitungseinrichtung
SV auszugebenden Ausgangssignals O erforderlichen Additionen
abgeschlossen sind und die dann erhaltene Gesamtsumme im
Ausgangssignal-Latch DO gespeichert ist. Das Steuersignal
Clr Add ist eines der Ausgangssignale des Decoders DECODER;
der Zustand Clear wird jeweils korrespondierend zum Ende der
aktuellen Taktperiode T2 des zweiten Taktsignals CLK2 er
zeugt.
In der Spalte ADD der in der Fig. 4 gezeigten Tabelle ist
die im jeweiligen Takt vom ersten Addierer ausgeführte Ope
ration angegeben. Die Nomenklatur Σ(i0oy,i1oy,i2oy) bedeu
tet, daß das von der Berechnungseinheit BE zuvor berechnete
Produkt aus dem zweiten Eingangssignal zur Erzeugung des y-
ten Ausgangssignals und dem diesem Eingangssignal zugeordne
ten Parameter a(i2oy) zu einer im Additions-Latch DA gespei
cherten Teilsumme addiert wird, welche die Summe des nullten
und ersten vorverarbeiteten Eingangssignals darstellt.
In der Spalte Latch Out der in der Fig. 4 gezeigten Tabelle
ist der jeweilige Zustand des in der Fig. 3 gezeigten
Steuersignals Latch Out dargestellt. Das Steuersignal Latch
Out nimmt den Zustand "Latch" an, wenn der im Additions-
Latch DA gespeicherte Wert in das Ausgangssignal-Latch DO
übernommen und als Ausgangssignal O zur Verfügung gestellt
werden soll. Dies ist, wie aus der Tabelle ersichtlich ist,
regelmäßig dann der Fall, wenn die durch den ersten Addierer
ADD zur Erzeugung eines aus der Signalverarbeitungseinrich
tung SV auszugebendes Ausgangssignal O durchgeführte Auf
summierung abgeschlossen ist. Das Steuersignal Latch Out ist
eines der Ausgangssignale des Decoders DECODER; der Zustand
Clear wird korrespondierend zur zum Ende der aktuellen Takt
periode T2 des zweiten Taktsignals CLK2 erzeugt.
Die in der Fig. 4 dargestellten Spalten ZO1, ZO2, ZO3 und
Sum Out beziehen sich auf später beschriebene vorteilhafte
Weiterbildungen und werden an der betreffenden Stelle be
schrieben.
Wie aus der in der Fig. 3 dargestellten Signalverarbeitungs
einrichtung in Verbindung mit der in der Fig. 4 gezeigten
Tabelle hervorgeht, wird zur Erzeugung eines Ausgangssignals
O eine mehrstufige Signalverarbeitung durchgeführt.
In der ersten Verarbeitungsstufe werden die zur Adressierung
der Eingangssignal-Speichereinrichtung RAMI erforderlichen
Signalverarbeitungen durchgeführt. Diese Signalverarbeitun
gen umfassen das Auslesen einer Verzögerungstaktzahl aus der
Verzögerungstaktzahl-Speichereinrichtung RAMV, das Ansteuern
des Multiplexers MUX durch das Steuersignal MUX A/B sowie
die Addition des vom Multiplexer ausgegebenen Signals mit
dem Zählstand des dritten Zählers COUNT3. Die in der ersten
Verarbeitungsstufe durchzuführenden Signalverarbeitungen er
folgen beispielsweise während des Taktes T2 = 0, T3 = 0.
In der zweiten Verarbeitungsstufe wird aus der Eingangs
signal-Speichereinrichtung RAMI von der in der ersten Verar
beitungsstufe generierten Adresse ein zu verarbeitendes Ein
gangssignal und aus der Parameter-Speichereinrichtung RAMPk
ein dem Eingangssignal zugeordneter Parameter ausgelesen.
Diese Vorgänge finden beispielsweise während des Taktes T2 =
0, T3 = 1 statt.
In der dritten Verarbeitungsstufe werden die in der zweiten
Verarbeitungsstufe ausgelesenen Signale in der Berechnungs
einheit multipliziert, und das Ergebnis der Multiplikation
wird im ersten Addierer ADD zu dem im Additions-Latch DA ge
speicherten Wert addiert. Dies findet beispielsweise während
des Taktes T2 = 0, T3 = 2 statt.
Während in einer Verarbeitungsstufe x die für ein y-tes Ein
gangssignal durchzuführende Signalverarbeitung erfolgt, wird
gleichzeitig in der Verarbeitungsstufe x-1 die dort für ein
nächstes Eingangssignal durchzuführende Signalverarbeitung
und in der Verarbeitungsstufe x+1 die dort für ein vorherge
hendes Eingangssignal durchzuführende Signalverarbeitung
durchgeführt. Das heißt, daß die den einzelnen Verarbei
tungsstufen zugeordneten Signalverarbeitungskomponenten die
ihnen zugeordneten Signalverarbeitungen parallel und konti
nuierlich ohne dazwischenliegende Verarbeitungspausen durch
führen.
Wie vorstehend beschrieben wurde, können innerhalb einer
Verarbeitungsstufe während eines Takts des dritten Takt
signals CLK3 mehrere aufeinander aufbauende Signalverarbei
tungsvorgänge durchgeführt werden. Dies ist dadurch möglich,
daß die Taktsignale CLK1, CLK2 und CLK3 sowie die vom De
coder DECODER erzeugten Steuersignale untereinander phasen
verschoben sind.
Durch eine derartige Pipeline-Struktur kann, obwohl die zu
verarbeiteten Eingangssignale sequentiell verarbeitet wer
den, mit minimalem schaltungstechnischem Aufwand eine
äußerst hohe Verarbeitungsgeschwindigkeit erzielt werden.
Die Ansteuerung der Signalverarbeitungseinrichtung mit meh
reren Taktsignalen ermöglicht den Aufbau einer Pipeline-
Struktur, wobei jede Komponente der Signalverarbeitungsein
richtung nur so schnell arbeitet bzw. arbeiten können muß,
wie dies zur Bewältigung der jeweils zugeteilten Aufgabe er
forderlich ist.
Die Tatsache, daß die Taktsignale der Signalverarbeitungs
einrichtung von außen zugeführt und nicht etwa durch interne
Umsetzung erhalten werden, ermöglicht es, die Arbeitsge
schwindigkeit der einzelnen Komponenten variabel zu gestal
ten und den jeweils vorliegenden Anforderungen individuell
anzupassen; dies senkt den Energieverbrauch und verlängert
die Lebensdauer der Schaltungselemente der Signalverarbei
tungseinrichtung.
Das beschriebene Signalverarbeitungsverfahren ermöglicht
durch die sequentielle Vorverarbeitung der aufzusummierenden
Signale darüber hinaus den Einsatz eines Addierers, welcher
die vorverarbeiteten Signale fortlaufend aufsummiert. Ein
derartiger Addierer ist im Vergleich zu einem herkömmlich
verwendeten Addierer zur gleichzeitigen Addition einer Viel
zahl von Signalen einfacher aufgebaut, kleiner und billiger;
er benötigt darüber hinaus weniger elektrische Zuleitungen
und vereinfacht damit das Layout, die Ansteuerung und die
Zuverlässigkeit der Schaltung.
Der Aufbau eines derartigen Addierers ist völlig unabhängig
von der Anzahl der zu addierenden vorverarbeiteten Eingangs
signale.
Wenn die Signalverarbeitungseinrichtung einschließlich des
Addierers zur Durchführung des erfindungsgemäßen Signalver
arbeitungsverfahrens in Form eines Signalprozessors reali
siert ist, findet durch die Signalverarbeitung keinerlei Be
lastung eines gegebenenfalls zwischen mehreren Signalpro
zessoren vorgesehenen Busses statt.
Dies ist sogar auch dann der Fall, wenn der Addierer außer
halb eines die Vorverarbeitung der Eingangssignale durchfüh
renden Signalprozessors vorgesehen ist. Bedingt durch die
geringe Anzahl von Zuleitungen zum Addierer kann der Daten
transfer zum Addierer nämlich auf sehr wenigen separaten
Leitungen und damit ebenfalls ohne Belastung eines gegebe
nenfalls zwischen mehreren Signalverarbeitungseinrichtungen
bzw. Signalprozessoren vorgesehenen Busses erfolgen.
Durch das erfindungsgemäße Signalverarbeitungsverfahren wird
der Bus somit im Vergleich zu den bisher bekannten Signal
verarbeitungsverfahren ohne wesentlichen technischen Mehr
aufwand einer deutlich verringerten Belastung ausgesetzt und
ist damit auch hinsichtlich der Ansteuerung relativ einfach
zu handhaben.
Es wurde somit ein Signalverarbeitungsverfahren gefunden,
durch das unter minimalem technischen Aufwand eine äußerst
schnelle, flexibel einsetzbare und zuverlässig fehlerfrei
ablaufende Signalverarbeitung durchführbar ist.
Die Signalverarbeitungseinrichtung kann in Form eines
Signalprozessors oder durch diskrete Bauelemente realisiert
werden.
Insbesondere dann, wenn die Signalverarbeitungseinrichtung
durch einen Signalprozessor realisiert ist, kann das Problem
auftreten, daß die am Signalprozessor vorgesehene Anzahl von
Eingangssignal-Anschlüssen zur Eingabe von zu einem Aus
gangssignal zu verarbeitenden Eingangssignalen nicht ausrei
chend groß ist bzw. nicht ausreichend groß gemacht werden
kann. Dieses Problem kann dadurch gelöst werden, daß mehrere
Signalverarbeitungseinrichtungen bzw. Signalprozessoren vor
gesehen werden, deren Ausgangssignale parallel an einen
Summierer gelegt werden, welcher die an ihm anliegenden
Signale zu einer Gesamtsumme addiert.
Eine derartige Schaltungsanordnung ist in Fig. 5 darge
stellt.
Die in der Fig. 5 mit den gleichen Bezugszeichen wie in der
Fig. 3 bezeichneten Elemente entsprechen den in der Fig. 3
gezeigten Elementen und werden daher nicht nochmals be
schrieben.
In der Fig. 5 sind drei Signalverarbeitungseinrichtungen
SV1, SV2 und SVK gezeigt. Jede dieser Signalverarbeitungs
einrichtungen entspricht vollständig der in der Fig. 3 ge
zeigten Signalverarbeitungseinrichtung SV.
In die Signalverarbeitungseinrichtung SV1 werden Eingangs
signale I1 bis IN eingegeben.
In die Signalverarbeitungseinrichtung SV2 werden Eingangs
signale IN+1 bis I2N eingegeben.
In die Signalverarbeitungseinrichtung SVK werden Eingangs
signale I(K-1)N+1 bis IKN eingegeben.
In jede der Signalverarbeitungseinrichtungen SV1 bis SVK
werden zusätzlich die Taktsignale CLK1, CLK2 und CLK3 einge
geben.
Aus den Signalverarbeitungseinrichtungen SV1 bis SVK werden
Ausgangssignale ZO1 bis ZOK ausgegeben, welche zur Erzeugung
eines Gesamt-Ausgangssignals miteinander zu addierende Zwi
schensummen darstellen.
Die Ausgangssignale ZO1 bis ZOK werden parallel einem
Summierer SUM zugeführt.
Der Summierer SUM addiert die an ihm anliegenden Ausgangs
signale ZO1 bis ZOK der Signalverarbeitungseinrichtungen SV1
bis SVK und gibt als Ergebnis das Gesamt-Ausgangssignal Sum
Out aus.
In der Fig. 5 sind drei Signalverarbeitungseinrichtungen
dargestellt. Es versteht sich jedoch von selbst, daß auch
eine beliebige andere Anzahl von Signalverarbeitungseinrich
tungen vorgesehen werden kann.
Durch den in der Fig. 5 gezeigten Schaltungsaufbau ist es
somit möglich, eine beliebig große Anzahl von Eingangssigna
len zu einem Ausgangssignal zu verarbeiten.
Fig. 6 zeigt eine abgewandelte Ausführungsform der in der
Fig. 5 gezeigten Schaltungsanordnung.
Die in der Fig. 6 gezeigte Schaltungsanordnung entspricht im
Prinzip der in der Fig. 5 gezeigten Schaltungsanordnung. Sie
unterscheidet sich von dieser lediglich dadurch, daß die in
den gemäß Fig. 5 in jeder der Signalverarbeitungseinrichtun
gen SV1, SV2 und SVK vorgesehenen Zähler COUNT1, COUNT2 und
COUNT3 sowie der Decoder DECODER aus den jeweiligen Signal
verarbeitungseinrichtungen herausgenommen und in einmaliger
Ausführung gemeinsam für die jeweiligen Signalverarbeitungs
einrichtungen vorgesehen sind. Die Signalverarbeitungsein
richtungen SV1 bis SVK weisen demzufolge keinen Eingangsan
schluß für das zweite Taktsignal CLK2 und zusätzliche Ein
gangsanschlüsse für die von den Zählern COUNT1, COUNT2 und
COUNT3 ausgegebenen Zählstände sowie für die vom Decoder DE
CODER erzeugten Steuersignale auf.
Die in der Fig. 6 gezeigte Schaltungsanordnung entspricht
bezüglich ihrer Funktion vollständig der in der Fig. 5 ge
zeigten Schaltungsanordnung; sie ist gegenüber dieser ledig
lich bezüglich des Schaltungsaufwands optimiert.
Fig. 7 zeigt eine gegenüber der in der Fig. 5 gezeigten
Schaltungsanordnung abgewandelte bzw. andersartig verwendete
Schaltungsanordnung.
Die in der Fig. 7 gezeigte Schaltungsanordnung entspricht im
wesentlichen der in der Fig. 5 gezeigten Schaltungsanord
nung. Die mit den gleichen Bezugszeichen wie in der Fig. 5
bezeichneten Elemente entsprechen den in der Fig. 5 gezeig
ten Elementen und werden daher nicht nochmals beschrieben.
Der wesentliche Unterschied zwischen den in den Fig. 5 und 7
gezeigten Schaltungsanordnungen besteht darin, daß bei der
in der Fig. 7 gezeigten Schaltungsanordnung in jede der
Signalverarbeitungseinrichtungen SV1 bis SVK jeweils nur ein
einziges Eingangssignal eingegeben wird.
Bei der in der Fig. 7 gezeigten Schaltungsanordnung resul
tieren somit die aus den jeweiligen Signalverarbeitungsein
richtungen SV1 bis SVK ausgegebenen Ausgangssignale ZO1 bis
ZOK ausschließlich aus Kombinationen der jeweils momentan
und/oder zuvor in die jeweilige Signalverarbeitungseinrich
tung SV1 bis SVK eingegebenen einzigen Eingangssignale.
D. h., das jeweilige Ausgangssignal nimmt einen Wert an, der
von den zeitlichen Änderungen des jeweils eingegebenen ein
zigen Eingangssignals abhängt.
Eine derartige-Signalverarbeitung ermöglicht es, daß, wie in
der Fig. 7 gezeigt ist, jeweils nur ein einziges Eingangs
signal-Latch DI1 vorgesehen werden muß. Da die Anzahl der
eingebbaren Eingangssignale auf eins beschränkt ist, verein
facht sich auch der Aufbau des Decoders DECODER, da dieser
zum Zwecke des Auslesens der im Eingangssignal-Latch DI1
zwischengespeicherten Daten nur noch ein einziges Steuer
signal OE1 generieren muß. Darüber hinaus kann wegen der re
duzierten Anzahl der Eingangssignale eine Eingangssignal-
Speichereinrichtung RAMI mit einer vergleichsweise geringen
Speicherkapazität eingesetzt werden.
Für den Fall, daß als Ausgangssignal der jeweiligen Signal
verarbeitungseinrichtungen nur jeweils ein einzelnes in der
Berechnungseinheit BE vorverarbeitetes Eingangssignal ausge
geben werden soll, kann zusätzlich auch auf den in der
Signalverarbeitungseinrichtung gemäß Fig. 3 vorgesehenen
ersten Addierer ADD und das Additions-Latch DA
(Funktionsblock 2) verzichtet werden.
Ein Verzicht auf den ersten Addierer ADD und das Additions-
Latch AD, d. h. ein Verzicht auf die Aufsummierung mehrerer
vorverarbeiteter Eingangssignale innerhalb der jeweiligen
Signalverarbeitungseinrichtungen SV1 bis SVK bewirkt, daß
die aus den Signalverarbeitungseinrichtungen ausgegebenen
Ausgangssignale ZO1 bis ZOK innerhalb der kürzest möglichen
Zeit zur Verfügung stehen und damit eine maximal schnelle
Erzeugung des aus dem Summierer SUM ausgegebenen Gesamt-Aus
gangssignals Sum Out möglich ist.
Das unter Bezugnahme auf die Fig. 7 beschriebene Signalver
arbeitungsverfahren ermöglicht somit einen einfacheren und
kostengünstigeren Aufbau der jeweiligen Signalverarbeitungs
einrichtungen.
Die maximal schnelle Signalverarbeitung ergibt sich, wenn an
jede der Signalverarbeitungseinrichtungen nur ein einziges
Eingangssignal angelegt wird. Eine ebenfalls sehr schnelle
Signalverarbeitung ist jedoch auch dann möglich wenn bei
spielsweise zwei oder drei, das heißt nur einige wenige Ein
gangssignale in jede Signalverarbeitungseinrichtung eingege
ben werden; die Anzahl der in jede Signalverarbeitungsein
richtung eingegebenen Eingangssignale kann beliebige Werte
annehmen und richtet sich nach den zu erfüllenden zeitlichen Vor
gaben.
Es kann auch vorgesehen werden, in die Signalverarbeitungs
einrichtungen unterschiedlich viele Eingangssignale einzuge
ben. Dies kann insbesondere dann vorteilhaft sein, wenn
unterschiedlich schnell arbeitende Signalverarbeitungsein
richtungen vorgesehen sind oder wenn die in die einzelnen
Signalverarbeitungseinrichtungen eingegebenen Eingangssigna
le auf unterschiedliche Art und Weise vorverarbeitet werden.
Der Einsatz unterschiedlich schnell arbeitender Signalver
arbeitungseinrichtungen oder eine unterschiedliche Vorverar
beitung der zur Erzeugung eines Ausgangssignals heran
zuziehenden Eingangssignale kann nämlich zur Folge haben,
daß die für die Vorverarbeitung der Eingangssignale erfor
derliche Zeit unterschiedlich lang ist. In diesem Fall wer
den an Signalverarbeitungseinrichtungen, welche eine lange
Vorverarbeitungszeit aufweisen, nur ein einziges oder einige
wenige Eingangssignale angelegt, während an Signalverarbei
tungseinrichtungen, welche eine kurze Vorverarbeitungszeit
aufweisen, eine entsprechend größere Anzahl von Eingangs
signalen angelegt werden kann.
In der Fig. 7 ist eine Schaltungsanordnung gezeigt, die die
Durchführung des vorstehend beschriebenen Signalverarbei
tungsverfahrens unter minimalem technischen Aufwand ermög
licht.
Alternativ kann jedoch auch vorgesehen werden, die vor
stehend beschriebene Signalverarbeitung mittels der in der
Fig. 5 gezeigten Schaltungsanordnung vorzunehmen. In diesem
Fall werden dann an die Eingangssignal-Anschlüsse der jewei
ligen Signalverarbeitungseinrichtungen jeweils nur ein ein
ziges oder einige wenige Eingangssignale angelegt.
In der Fig. 7 sind drei Signalverarbeitungseinrichtungen
dargestellt. Es versteht sich jedoch von selbst, daß auch
eine beliebige andere Zahl von Signalverarbeitungseinrich
tungen vorgesehen werden kann.
Fig. 8 zeigt eine gegenüber der in der Fig. 7 gezeigten
Schaltungsanordnung abgewandelte Schaltungsanordnung.
Die in der Fig. 8 gezeigte Schaltungsanordnung entspricht im
Prinzip der in der Fig. 7 gezeigten Schaltungsanordnung. Sie
unterscheidet sich von dieser lediglich dadurch, daß die in
jeder der Signalverarbeitungseinrichtungen SV1 bis SVK gemäß
Fig. 7 vorgesehenen Zähler COUNT1, COUNT2 und COUNT3 sowie
der Decoder DECODER aus den jeweiligen Signalverarbeitungs
einrichtungen herausgenommen und in einmaliger Ausführung
gemeinsam für die jeweiligen Signalverarbeitungseinrichtun
gen vorgesehen sind. Die Signalverarbeitungseinrichtungen
SV1 bis SVK weisen demzufolge keinen Eingangsanschluß für
das zweite Taktsignal CLK2 und zusätzliche Eingangsan
schlüsse für die von den Zählern COUNT1, COUNT2 und COUNT3
ausgegebenen Zählstände sowie für die vom Decoder DECODER
erzeugten Steuersignale auf.
Die in der Fig. 8 gezeigte Schaltungsanordnung entspricht
bezüglich ihrer Funktion vollständig der in der Fig. 7 ge
zeigten Schaltungsanordnung; sie ist gegenüber dieser ledig
lich bezüglich des Schaltungsaufwands optimiert.
Fig. 9 zeigt eine gegenüber der in der Fig. 3 gezeigten
Signalverarbeitungseinrichtung abgewandelte Signalverarbei
tungseinrichtung.
Die in der Fig. 9 gezeigte Signalverarbeitungseinrichtung
entspricht weitgehend der in der Fig. 3 gezeigten Signalver
arbeitungseinrichtung. Die mit den gleichen Bezugszeichen
wie in der Fig. 9 bezeichneten Elemente entsprechen den in
der Fig. 3 gezeigten Elementen und werden daher nicht noch
mals beschrieben.
Die in der Fig. 9 gezeigte Signalverarbeitungseinrichtung
unterscheidet sich von der in der Fig. 3 gezeigten Signal
verarbeitungseinrichtung dadurch, daß die in die Signalver
arbeitungseinrichtung eingegebenen, zunächst in den Ein
gangssignal-Latches DI1 bis DIN zwischengespeicherten Ein
gangssignale I1 bis IN direkt, das heißt ohne vorherige Ein
speicherung in die in der Fig. 3 gezeigte Eingangssignal-
Speichereinrichtung RAMI in die Berechnungseinheit BE einge
geben werden.
Folglich kann auf die Eingangssignal-Speichereinrichtung
RAMI sowie auf die zur Adressierung der Eingangssignal-Spei
chereinrichtung vorgesehenen Einrichtungen, das heißt auf
die Verzögerungstaktzahl-Speichereinrichtung RAMV, den Mul
tiplexer MUX, den zweiten Addierer + und den dritten Zähler
COUNT3 verzichtet werden. Abgesehen davon vereinfacht sich
hierdurch auch der Aufbau des Decoders DECODER, da die Er
zeugung der zur Ansteuerung des Multiplexers MUX und der
Eingangssignal-Speichereinrichtung RAMI benötigten Steuer
signale entfallen kann.
Durch die in der Fig. 9 gezeigte Signalverarbeitungseinrich
tung werden nur die jeweils aktuell eingegebenen Eingangs
signale zur Erzeugung eines Ausgangssignals herangezogen.
Dadurch, daß in diesem Fall die Adressierung der Eingangs
signal-Speichereinrichtung RAMI entfallen kann, ist die Er
zeugung der aus der Signalverarbeitungseinrichtung auszuge
benden Ausgangssignale wesentlich schneller durchführbar.
Wenngleich dies nicht in einer separaten Figur dargestellt
ist, können die in den Fig. 3 und 9 gezeigten Signalverar
beitungseinrichtungen zu einer Abwandlung kombiniert werden.
Es könnte nämlich vorgesehen werden, die vom Ausgangsan
schluß der Eingangssignal-Latches DI1 bis DIN abgehenden
Leitungen sowohl mit der Eingangssignal-Speichereinrichtung
RAMI als auch mit der Berechnungseinheit BE zu verbinden.
Auf diese Weise können dann sowohl aktuell eingegebene, noch
nicht in der Eingangssignal-Speichereinrichtung RAMI gespei
cherte Eingangssignale als auch zuvor eingegebene, in der
Eingangssignal-Speichereinrichtung RAMI gespeicherte Ein
gangssignale in die Berechnungseinheit BE eingegeben werden.
In diesem Fall könnte auf die Speicherung von Eingangssigna
len, welche für spätere Berechnungen nicht mehr benötigt
werden, gänzlich verzichtet werden.
Wenngleich dies in der Fig. 9 nicht dargestellt ist, können
dem Adreß-Anschluß der Eingangssignal-Speichereinrichtung
RAMI und den Eingangsanschlüssen der Berechnungseinheit BE
Zwischenspeichereinrichtungen bzw. Latches vorgeschaltet
sein.
In Fig. 10 ist eine aus mehreren Signalverarbeitungseinrich
tungen gemäß Fig. 9 bestehende Schaltungsanordnung gezeigt.
In der Fig. 10 sind drei Signalverarbeitungseinrichtungen
SV1, SV2 und SVK gezeigt. Jede dieser Signalverarbeitungs
einrichtungen entspricht vollständig der in der Fig. 9 ge
zeigten Signalverarbeitungseinrichtung SV.
In die Signalverarbeitungseinrichtung SV1 werden Eingangs
signale I1 bis IN eingegeben.
In die Signalverarbeitungseinrichtung SV2 werden Eingangs
signale IN+1 bis I2N eingegeben.
In die Signalverarbeitungseinrichtung SVK werden Eingangs
signale I(K-1)N+1 bis IKN eingegeben.
In jede der Signalverarbeitungseinrichtungen SV1 bis SVK
werden zusätzlich die Taktsignale CLK1, CLK2 und CLK3 einge
geben.
Aus den Signalverarbeitungseinrichtungen SV1 bis SVK werden
Ausgangssignale ZO1 bis ZOK ausgegeben, welche zur Erzeugung
eines Gesamt-Ausgangssignals zueinander zu addierende
Zwischensummen darstellen.
Die Ausgangssignale ZO1 bis ZOK werden parallel einem
Summierer SUM zugeführt.
Der Summierer SUM addiert die an ihm anliegenden Ausgangs
signale ZO1 bis ZOK der Signalverarbeitungseinrichtungen SV1
bis SVK und gibt als Ergebnis das Gesamt-Ausgangssignal Sum
Out aus.
In der Fig. 10 sind drei Signalverarbeitungseinrichtungen
dargestellt. Es versteht sich jedoch von selbst, daß auch
eine beliebige andere Anzahl von Signalverarbeitungseinrich
tungen vorgesehen werden kann.
Durch den in der Fig. 10 gezeigten Schaltungsaufbau ist es
somit möglich, eine beliebig große Anzahl von Eingangssigna
len zu einem Ausgangssignal zu verarbeiten.
Fig. 11 zeigt eine abgewandelte Ausführungsform der in der
Fig. 10 gezeigten Schaltungsanordnung.
Die in der Fig. 11 gezeigte Schaltungsanordnung entspricht
im Prinzip der in der Fig. 10 gezeigten Schaltungsanordnung.
Sie unterscheidet sich von dieser lediglich dadurch, daß die
in jeder der Signalverarbeitungseinrichtungen SV1 bis SVK
gemäß Fig. 10 vorgesehenen Zähler COUNT1 und COUNT2 sowie
der Decoder DECODER aus den jeweiligen Signalverarbeitungs
einrichtungen herausgenommen und in einmaliger Ausführung
gemeinsam für die jeweiligen Signalverarbeitungseinrichtun
gen vorgesehen sind. Die Signalverarbeitungseinrichtungen
SV1 bis SVK weisen demzufolge keinen Eingangsanschluß für
das zweite Taktsignal CLK2 und zusätzliche Eingangsan
schlüsse für die von den Zählern COUNT1 und COUNT2 ausgege
benen Zählstände sowie für die vom Decoder DECODER erzeugten
Steuersignale auf.
Die in der Fig. 11 gezeigte Schaltungsanordnung entspricht
bezüglich ihrer Funktion vollständig der in der Fig. 10 ge
zeigten Schaltungsanordnung; sie ist gegenüber dieser ledig
lich bezüglich des Schaltungsaufwands optimiert.
Fig. 12 zeigt eine gegenüber der in der Fig. 10 gezeigten
Schaltungsanordnung abgewandelte bzw. andersartig verwendete
Schaltungsanordnung.
Die in der Fig. 12 gezeigte Schaltungsanordnung entspricht
im wesentlichen der in der Fig. 10 gezeigten Schaltungsan
ordnung. Die mit den gleichen Bezugszeichen wie in der Fig.
10 bezeichneten Elemente entsprechen den in der Fig. 10 ge
zeigten Elementen und werden daher nicht nochmals beschrie
ben.
Der wesentliche Unterschied zwischen den in den Fig. 10 und
12 gezeigten Schaltungsanordnungen besteht darin, daß bei
der in der Fig. 12 gezeigten Schaltungsanordnung in jede der
Signalverarbeitungseinrichtungen SV1 bis SVK jeweils nur ein
einziges Eingangssignal eingegeben wird.
Bei der in der Fig. 12 gezeigten Schaltungsanordnung resul
tieren somit die aus den jeweiligen Signalverarbeitungsein
richtungen SV1 bis SVK ausgegebenen Ausgangssignale ZO1 bis
ZOK ausschließlich aus Kombinationen der jeweils momentan
und/oder zuvor in die jeweilige Signalverarbeitungseinrich
tung SV1 bis SVK eingegebenen einzigen Eingangssignale.
D. h., das jeweilige Ausgangssignal nimmt einen Wert an, der
von den zeitlichen Änderungen des jeweils eingegebenen ein
zigen Eingangssignals abhängt.
Eine derartige Signalverarbeitung ermöglicht es, daß, wie in
der Fig. 12 gezeigt ist, jeweils nur ein einziges Eingangs
signal-Latch DI1 vorgesehen werden muß. Da die Anzahl der
eingebbaren Eingangssignale auf eins beschränkt ist, verein
facht sich auch der Aufbau des Decoders DECODER, da dieser
zum Zwecke des Auslesens der im Eingangssignal-Latch DI1
zwischengespeicherten Daten nur noch ein einziges Steuer
signal OE1 generieren muß. Darüber hinaus kann wegen der re
duzierten Anzahl der Eingangssignale eine Eingangssignal-
Speichereinrichtung RAMI mit einer vergleichsweise geringen
Speicherkapazität eingesetzt werden.
Für den Fall, daß als Ausgangssignal der jeweiligen Signal
verarbeitungseinrichtungen nur jeweils ein einzelnes in der
Berechnungseinheit BE vorverarbeitetes Eingangssignal ausge
geben werden soll, kann zusätzlich auch auf den ersten
Addierer ADD und das Additions-Latch DA (Funktionsblock 2)
verzichtet werden.
Ein Verzicht auf den ersten Addierer ADD und das Additions-
Latch AD, d. h. ein Verzicht auf die Aufsummierung mehrerer
vorverarbeiteter Eingangssignale innerhalb der jeweiligen
Signalverarbeitungseinrichtungen SV1 bis SVK bewirkt, daß
die aus den Signalverarbeitungseinrichtungen ausgegebenen
Ausgangssignale ZO1 bis ZOK innerhalb der kürzest möglichen
Zeit zur Verfügung stehen und damit eine maximal schnelle
Erzeugung des aus dem Summierer SUM ausgegebenen Gesamt-Aus
gangssignals Sum Out möglich ist.
Das unter Bezugnahme auf die Fig. 12 beschriebene Signalver
arbeitungsverfahren ermöglicht somit einen einfacheren und
kostengünstigeren Aufbau der jeweiligen Signalverarbeitungs
einrichtungen.
Die maximal schnelle Signalverarbeitung ergibt sich, wenn an
jede der Signalverarbeitungseinrichtungen nur ein einziges
Eingangssignal angelegt wird. Eine ebenfalls sehr schnelle
Signalverarbeitung ist jedoch auch dann möglich wenn bei
spielsweise zwei oder drei, das heißt nur einige wenige Ein
gangssignale in jede Signalverarbeitungseinrichtung eingege
ben werden; die Anzahl der in jede Signalverarbeitungsein
richtung eingegebenen Eingangssignale kann beliebige Werte
annehmen und richtet sich nach den zu erfüllenden zeitlichen Vor
gaben.
Es kann auch vorgesehen werden, in die Signalverarbeitungs
einrichtungen unterschiedlich viele Eingangssignale einzuge
ben. Dies kann insbesondere dann vorteilhaft sein, wenn un
terschiedlich schnell arbeitende Signalverarbeitungseinrich
tungen vorgesehen sind oder wenn die in die einzelnen
Signalverarbeitungseinrichtungen eingegebenen Eingangssigna
le auf unterschiedliche Art und Weise vorverarbeitet werden.
Der Einsatz unterschiedlich schnell arbeitender Signalverar
beitungseinrichtungen oder eine unterschiedliche Vorverar
beitung der zur Erzeugung eines Ausgangssignals heranzuzie
henden Eingangssignale kann nämlich zur Folge haben, daß die
für die Vorverarbeitung der Eingangssignale erforderliche
Zeit unterschiedlich lang ist. In diesem Fall werden an
Signalverarbeitungseinrichtungen, welche eine lange Vorver
arbeitungszeit aufweisen, nur ein einziges oder einige weni
ge Eingangssignale angelegt, während an Signalverarbeitungs
einrichtungen, welche eine kurze Vorverarbeitungszeit auf
weisen, eine entsprechend größere Anzahl von Eingangssigna
len angelegt werden kann.
In der Fig. 12 ist eine Schaltungsanordnung gezeigt, die die
Durchführung des vorstehend beschriebenen Signalverarbei
tungsverfahrens unter minimalem technischen Aufwand ermög
licht.
Alternativ kann jedoch auch vorgesehen werden, die vorste
hend beschriebene Signalverarbeitung mittels der in der Fig.
10 gezeigten Schaltungsanordnung vorzunehmen. In diesem Fall
werden dann an die Eingangssignal-Anschlüsse der jeweiligen
Signalverarbeitungseinrichtungen jeweils nur ein einziges
oder einige wenige Eingangssignale angelegt.
In der Fig. 12 sind drei Signalverarbeitungseinrichtungen
dargestellt. Es versteht sich jedoch von selbst, daß auch
eine beliebige andere Zahl von Signalverarbeitungseinrich
tungen vorgesehen werden kann.
Fig. 13 zeigt eine gegenüber der in der Fig. 12 gezeigten
Schaltungsanordnung abgewandelte Schaltungsanordnung.
Die in der Fig. 13 gezeigte Schaltungsanordnung entspricht
im Prinzip der in der Fig. 12 gezeigten Schaltungsanordnung.
Sie unterscheidet sich von dieser lediglich dadurch, daß die
in jeder der Signalverarbeitungseinrichtungen SV1 bis SVK
gemäß Fig. 12 vorgesehenen Zähler COUNT1 und COUNT2 sowie
der Decoder DECODER aus den jeweiligen Signalverarbeitungs
einrichtungen herausgenommen und in einmaliger Ausführung
gemeinsam für die jeweiligen Signalverarbeitungseinrichtun
gen vorgesehen sind. Die Signalverarbeitungseinrichtungen
SV1 bis SVK weisen demzufolge keinen Eingangsanschluß für
das zweite Taktsignal CLK2 und zusätzliche Eingangsan
schlüsse für die von den Zählern COUNT1 und COUNT2 ausgege
benen Zählstände sowie für die vom Decoder DECODER erzeugten
Steuersignale auf.
Die in der Fig. 13 gezeigte Schaltungsanordnung entspricht
bezüglich ihrer Funktion vollständig der in der Fig. 12 ge
zeigten Schaltungsanordnung; sie ist gegenüber dieser ledig
lich bezüglich des Schaltungsaufwands optimiert.
Fig. 14 zeigt ein weiteres Ausführungsbeispiel einer aus
mehreren Signalverarbeitungseinrichtungen bestehenden Schal
tungsanordnung.
Die in der Fig. 14 gezeigte Schaltungsanordnung weist drei
Signalverarbeitungseinrichtungen SV11, SV12 und SV13 auf.
Die Signalverarbeitungseinrichtung SV11 umfaßt Eingangs
signal-Zwischenspeichereinrichtungen bzw. Eingangssignal-
Latches Di1 bis Di4, einen ersten Zähler COUNT1, einen zwei
ten Zähler COUNT2, einen dritten Zähler COUNT3, einen De
coder DECODER, eine Eingangssignal-Speichereinrichtung RAMI,
eine Parameter-Speichereinrichtung RAMPk, eine Berechnungs
einheit BE, eine erste Berechnungseinheit-Zwischenspeicher
einrichtung bzw. ein erstes Berechnungseinheit-Latch DBE1,
eine zweite Berechnungseinheit- Zwischenspeichereinrichtung
bzw. ein zweites Berechnungseinheit-Latch DBE2, einen ersten
Addierer ADD, eine Additions-Zwischenspeichereinrichtung
bzw. ein Additions-Latch DA, eine Ausgangssignal-Zwischen
speichereinrichtung bzw. ein Ausgangssignal-Latch DO, eine
Verzögerungstaktzahl-Speichereinrichtung RAMV, einen Multi
plexer MUX, einen zweiten Addierer + sowie eine Adreß-
Zwischenspeichereinrichtung bzw. ein Adreß-Latch DAL.
Die Verzögerungstaktzahl-Speichereinrichtung RAMV, der Mul
tiplexer MUX, der zweite Addierer + , das Adreß-Latch DAL,
die Eingangssignal-Speichereinrichtung RAMI und das erste
Berechnungseinheit-Latch DBE1 stellen einen Funktionsblock 1
dar.
Der erste Addierer ADD und das Additions-Latch DA stellen
einen Funktionsblock 2 dar.
Der Summierer SUM stellt einen Funktionsblock 3 dar.
In die Signalverarbeitungseinrichtung SV11 eingegebene Ein
gangssignale i1 bis i4 liegen an Eingangsanschlüssen der
Eingangssignal-Latches Di1 bis Di4 an.
Das in die Signalverarbeitungseinrichtung SV11 eingegebene
erste Taktsignal CLK1 ist mit Einlesetakt-Anschlüssen T der
Eingangssignal-Latches Di1 bis Di4, einem Zähleingang T des
ersten Zählers COUNT1 sowie Rücksetzeingängen C des zweiten
Zählers COUNT2 und des dritten Zählers COUNT3 verbunden.
Das in die Signalverarbeitungseinrichtung SV11 eingegebene
zweite Taktsignal CLK2 ist mit einem Zähleingang T des
dritten Zählers COUNT3 verbunden.
Das in die Signalverarbeitungseinrichtung SV11 eingegebene
dritte Taktsignal CLK3 ist mit einem Zähleingang T des zwei
ten Zählers COUNT2 sowie mit Taktanschlüssen T des Adreß-
Latch DAL, des ersten Berechnungseinheit-Latch DBE1, des
zweiten Berechnungseinheit-Latch DBE2 und des Additions-Lat
ches DA verbunden.
Die Eingangssignale i1 bis i4 werden mit der steigenden oder
fallenden Flanke des ersten Taktsignals CLK1 in die Ein
gangssignal-Latches Di1 bis Di4 übernommen und im Ansprechen
auf vom Decoder DECODER ausgegebene, an Auslesetakt-An
schlüsse E der Eingangssignal-Latches Di1 bis Di4 angelegte
Steuersignale OE1 bis OE4 aufeinanderfolgend ausgelesen und
im Ansprechen auf ein vom Decoder DECODER ausgegebenes, an
einen Steueranschluß W der Eingangssignal-Speichereinrich
tung RAMI angelegtes Steuersignal RamI Write über eine zu
einem Datenanschluß D der Eingangssignal-Speichereinrichtung
RAMI führende Leitung in die Eingangssignal-Speichereinrich
tung RAMI eingespeichert.
Die Berechnungseinheit BE, in welcher die Vorverarbeitung
der Eingangssignale durchgeführt wird, weist mehrere Ein
gangsanschlüsse und einen Ausgangsanschluß auf. Ein erster
der Eingangsanschlüsse ist über das erste Berechnungsein
heit-Latch DBE1 mit dem Datenanschluß D der Eingangssignal-
Speichereinrichtung RAMI und mit den Ausgangsanschlüssen der
Eingangssignal-Latches Di1 bis Di4 verbunden, während ein
zweiter der Eingangsanschlüsse über das zweite Berechnungs
einheit-Latch DBE2 mit einem Datenausgangsanschluß D der Pa
rameter-Speichereinrichtung RAMPk, aus welchem einer von in
der Parameter-Speichereinrichtung RAMPk gespeicherten Para
metern ausgegeben wird, verbunden ist.
In der Berechnungseinheit BE werden im vorliegenden Ausfüh
rungsbeispiel die an deren Eingangsanschlüsse angelegten
Signale multipliziert. Wie unter Bezugnahme auf die Fig. 1
erläutert wurde, kann in der Berechnungseinheit jedoch auch
eine beliebige andere Signalverarbeitung durchgeführt wer
den.
Das Ergebnis der in der Berechnungseinheit BE durchgeführten
Signalverarbeitung wird über den Ausgangsanschluß der Be
rechnungseinheit BE an den ersten Addierer ADD ausgegeben.
Das ausgegebene Signal ist eines der zur Bildung eines Aus
gangssignals ZO1 der Signalverarbeitungseinrichtung SV11
aufzusummierenden vorverarbeiteten Eingangssignale.
Der erste Addierer ADD weist einen ersten und einen zweiten
Eingangsanschluß und einen Ausgangsanschluß auf.
Über den Ausgangsanschluß wird das jeweilige Ergebnis der
Addition zu einem Eingangsanschluß des Additions-Latches DA
geleitet. Das am Eingangsanschluß des Additions-Latches DA
anliegende Signal wird mit der steigenden oder fallenden
Flanke des am Taktanschluß T des Additions-Latches DA anlie
genden dritten Taktsignals CLK3 in das Additions-Latch DA
eingespeichert.
An den ersten Eingangsanschluß des Addierers ADD wird das
aus dem Ausgangsanschluß der Berechnungseinheit BE ausgege
bene Signal angelegt.
Der zweite Eingangsanschluß des Addierers ADD ist mit einem
Ausgangsanschluß des Additions-Latches DA, an welchen das im
Additions-Latch DA momentan gespeicherte Signal zur Verfü
gung steht, verbunden.
Durch eine derartige Rückkopplung der jeweiligen Teilsumme
auf einen der Eingangsanschlüsse des Addierers ADD ist eine
fortlaufende Aufsummierung der vorverarbeiteten Eingangs
signale durchführbar.
Der Inhalt des Additions-Latches DA wird im Ansprechen auf
ein vom Decoder DECODER ausgegebenes, an einem Löscheingang
C des Additions-Latches DA anliegendes Steuersignal Clr Add
gelöscht. Das Löschen des Inhalts des Additions-Latches DA
erfolgt, wenn der Inhalt des Additions-Latches DA nach der
Aufsummierung der zur Bildung eines Ausgangssignals ZO1
heranzuziehenden vorverarbeiteten Eingangssignale über den
Ausgangsanschluß des Additions-Latches DA zu einem Eingangs
anschluß des Ausgangssignal-Latches DO geleitet und in die
ses im Ansprechen auf ein vom Decoder DECODER erzeugtes, an
einem Takteingang T des Ausgangssignal-Latches DO anliegen
des Steuersignal Latch Out eingespeichert wurde.
Durch das Löschen des Inhalts des Additions-Latches DA wird
erreicht, daß das auf einen der Eingangsanschlüsse des
ersten Addierers ADD rückgekoppelte Ausgangssignal des Addi
tions-Latches DA immer den Wert Null aufweist, wenn mit der
Berechnung eines nächsten Ausgangssignals ZO1 begonnen wird.
Das von der Eingangssignal-Speichereinrichtung RAMI zur Be
rechnungseinheit BE ausgegebene Signal sowie der Speicher
platz, an den ein aus den Eingangssignal-Latches Di1 bis Di4
zur Eingangssignal-Speichereinrichtung RAMI übertragenes
Eingangssignal gespeichert wird, wird durch eine an einen
Adreßanschluß A der Eingangssignal-Speichereinrichtung RAMI
angelegte Adresse bestimmt.
Die an den Adreßanschluß A der Eingangssignal-Speicherein
richtung RAMI angelegte Adresse setzt sich aus einer ersten
und einer zweiten Komponente zusammen.
Die erste Komponente wird durch den über einen Ausgangsan
schluß O des zweiten Zählers COUNT2 ausgegebenen Zählstand
des zweiten Zählers COUNT2 gebildet.
Die zweite Komponente wird durch ein über einen Ausgangsan
schluß des zweiten Addierers + ausgegebenes Signal gebildet.
Durch den zweiten Addierer + werden die an einem ersten und
an einem zweiten Eingangsanschluß des Addierers + anliegende
Signale addiert.
Am ersten Eingangsanschluß des zweiten Addierers + liegt der
über einen Ausgangsanschluß O des ersten Zählers COUNT1 aus
gegebene Zählstand des ersten Zählers COUNT1 an.
Am zweiten Eingangsanschluß des zweiten Addierers + liegt
ein Ausgangssignal des Multiplexers MUX an.
Der Multiplexer MUX weist einen ersten Eingangsanschluß A,
einen zweiten Eingangsanschluß B sowie einen Steueranschluß
A/B auf.
An den Steueranschluß A/B des Multiplexers MUX wird ein vom
Decoder DECODER ausgegebenes Steuersignal MUX A/B angelegt.
Anhand dieses Steuersignals MUX A/B wird entschieden, ob das
am ersten Eingangsanschluß A oder das am zweiten Eingangsan
schluß B des Multiplexers MUX anliegende Signal als Aus
gangssignal aus dem Multiplexer MUX ausgegeben wird.
Der zweite Eingangsanschluß B des Multiplexers MUX ist auf
Masse gelegt. Das am zweiten Eingangsanschluß B des Multi
plexers MUX anliegende Signal weist somit stets den Wert
Null auf.
Am ersten Ausgangsanschluß A des Multiplexers MUX liegt ein
über einen Ausgangsanschluß D der Verzögerungstaktzahl-Spei
chereinrichtung RAMV ausgegebenes Ausgangssignal an.
In der Verzögerungstaktzahl-Speichereinrichtung RAMV sind
eine Anzahl von Taktperioden T1 des ersten Taktsignals CLK1
darstellende Verzögerungstaktzahlen gespeichert. Die Verzö
gerungstaktzahlen geben an, in welcher Taktperiode T1 des
ersten Taktsignals CLK1 die jeweils zur Signalverarbeitung
heranzuziehenden Eingangssignale eingelesen wurden. Die aus
der Verzögerungstaktzahl-Speichereinrichtung RAMV ausgelese
nen Verzögerungstaktzahlen können bewirken, daß verschieden
alte Eingangssignale zu einem Ausgangssignal verarbeitet
werden. Das von der Verzögerungstaktzahl-Speichereinrichtung
RAMV ausgegebene Ausgangssignal wird entsprechend einer an
einen Adreßanschluß A der Verzögerungstaktzahl-Speicherein
richtung RAMV angelegten Adresse aus den in der Ver
zögerungstaktzahl-Speichereinrichtung RAMV gespeicherten
Verzögerungstaktzahlen ausgewählt.
Die an die Verzögerungstaktzahl-Speichereinrichtung RAMV an
gelegte Adresse setzt sich aus einem ersten und einem zwei
ten Bestandteil zusammen.
Der erste Bestandteil der an die Verzögerungstaktzahl-Spei
chereinrichtung RAMV angelegten Adresse wird durch den über
einen Ausgangsanschluß O des zweiten Zählers COUNT2 ausgege
benen Zählstand des zweiten Zählers COUNT2 gebildet.
Der zweite Bestandteil der an die Verzögerungstaktzahl-Spei
chereinrichtung RAMV angelegten Adresse wird durch den über
einen Ausgangsanschluß O des dritten Zählers COUNT3 ausgege
benen Zählstand des dritten Zählers COUNT3 gebildet.
Der aus dem Datenausgangsanschluß D der Parameter-Speicher
einrichtung RAMPk über das zweite Berechnungseinheit-Latch
DBE2 zur Berechnungseinheit BE ausgegebene Parameter wird
durch eine an einen Adreßanschluß A der Parameter-Speicher
einrichtung RAMPk angelegte Adresse bestimmt.
Die an die Parameter-Speichereinrichtung RAMPk angelegte
Adresse entspricht der an die Verzögerungstaktzahl-Speicher
einrichtung RAMV angelegten Adresse.
Der Decoder DECODER gibt, wie vorstehend bereits erwähnt,
die Steuersignale OE1 bis OE4, RAMI Write, Clr Add, Latch
Out und MUX A/B als Ausgangssignale aus. Der Decoder DECODER
erzeugt diese Steuersignale aus zwei Eingangssignalen, wel
che über einen ersten und einen zweiten Eingangsanschluß
eingegeben werden.
Der erste Eingangsanschluß des Decoders DECODER ist mit dem
Ausgangsanschluß O des zweiten Zählers COUNT2 verbunden. In
den ersten Eingangsanschluß des Decoders DECODER wird somit
der Zählstand des zweiten Zählers COUNT2 eingegeben.
Der zweite Eingangsanschluß des Decoders DECODER ist mit dem
Ausgangsanschluß O des dritten Zählers COUNT3 verbunden. In
den zweiten Eingangsanschluß des Decoders DECODER wird somit
der Zählstand des dritten Zählers COUNT3 eingegeben.
Die einzelnen vorstehend beschriebenen Signalverarbeitungs
komponenten können auf verschiedenste Art realisiert sein,
und die Schaltungsanordnung kann ohne Änderung deren Funk
tion verschiedenartig abgeändert werden. Zur Vermeidung von
Wiederholungen wird diesbezüglich auf die auf die Fig. 1
bis 12 bezugnehmenden Beschreibungsteile verwiesen.
Das erste Taktsignal CLK1, das zweite Taktsignal CLK2, das
dritte Taktsignal CLK3 und die vom Decoder DECODER erzeugten
Steuersignale können untereinander phasenverschoben sein.
Hierdurch ist es möglich, innerhalb jeder der Perioden der
Taktsignale CLK1, CLK2 und CLK3 mehrere aufeinander aufbau
ende Signalverarbeitungsvorgänge durchzuführen.
Die Signalverarbeitungseinrichtungen SV12 und SV13 entspre
chen vollständig der Signalverarbeitungseinrichtung SV11.
Die Ausgangssignale der Signalverarbeitungseinrichtungen
SV11 bis SV13 werden einem Summierer SUM zugeführt, welcher
die an ihm anliegenden Signale addiert und als Gesamt-Aus
gangssignal Sum Out ausgibt.
Die Funktion der in der Fig. 14 gezeigten Schaltungsanord
nung wird nachfolgend anhand eines konkreten Beispiels be
schrieben. Bezüglich des zeitlichen Ablaufs der durchgeführ
ten Signalverarbeitungsvorgänge wird dabei auf die in der
Fig. 4 gezeigte Tabelle verwiesen.
Gemäß dem Beispiel sollen pro erster Taktperiode T1 jeweils
zwei Gesamt-Ausgangssignale Sum Out erzeugt werden, welche
jeweils der Summe von zwölf vorverarbeiteten Eingangssigna
len entsprechen. Der zweite Zähler COUNT2 und der dritte
Zähler COUNT3 zählen jeweils von null bis drei. Die Ein
gangssignal-Speichereinrichtung RAMI wird durch ein
"normales" SRAM gebildet.
Im Beispiel wird folgende Formel berechnet:
Die Berechnung dieser Formel nach dem erfindungsgemäßen
Signalverarbeitungsverfahren läuft folgendermaßen ab:
Im Takt T3 = 0, T2 = 0 (erste Verarbeitungsstufe) wird aus
der Verzögerungstaktzahl-Speichereinrichtung RAMV die Verzö
gerungstaktzahl für das erste der zur Erzeugung des ersten
Ausgangssignals heranzuziehenden Eingangssignale gelesen.
Die Verzögerungstaktzahlen sind so definiert, daß ein Verzö
gerungstaktzahl-Wert von null der größtmöglichen Verzögerung
entspricht. Die in diesem Takt gelesene Verzögerungstaktzahl
ist in der Spalte RAMV der in der Fig. 4 gezeigten Tabelle
mit t(i0o0) bezeichnet. Der gelesene Wert wird, da das
Steuersignal MUX A/B den Zustand A aufweist, durch den Mul
tiplexer MUX auf den einen der Eingangsanschlüsse des zwei
ten Addierers + gelegt. Am anderen Eingangsanschluß des
zweiten Addierers liegt die vom ersten Zähler COUNT1 ausge
gebene aktuelle Nummer der Taktperiode T1 an. Der zweite
Addierer + addiert die an ihm anliegenden Signale und be
rechnet damit einen Teil der Adresse, unter der das zu ver
arbeitende Eingangssignal aus der Eingangssignal-Speicher
einrichtung RAMI gelesen werden soll. Dieser Adreß-Teil wird
am Ende des Taktes in das Adreß-Latch DAL übernommen.
Im Takt T3 = 1, T2 = 0 (zweite Verarbeitungsstufe) wird das
zu verarbeitende Eingangssignal aus der Eingangssignal-Spei
chereinrichtung RAMI gelesen. Das gelesene Signal ist in der
Spalte RAMI der in der Fig. 4 gezeigten Tabelle mit i0(o0)
bezeichnet. Die Adresse, von welcher dieses Signal gelesen
wird, setzt sich aus dem während der ersten Verarbeitungs
stufe berechneten, im Adreß-Latch DAL gespeicherten Adreß-
Teil und aus der vom zweiten Zähler COUNT2 ausgegebenen
Nummer der aktuellen Taktperiode T3 zusammen. Da die Nummer
der aktuellen Taktperiode T3 in dieser Verarbeitungsstufe
gleich eins ist, muß beim Beschreiben der Eingangssignal-
Speichereinrichtung RAMI darauf geachtet werden, daß die
Eingangssignale nicht von Adresse null an, sondern ent
sprechend verschoben eingespeichert werden. Das aus der Ein
gangssignal-Speichereinrichtung RAMI gelesene Eingangssignal
wird am Ende des Taktes in das erste Berechnungseinheit-
Latch DBE1 übernommen. Gleichzeitig wird in diesem Takt aus
der Parameter-Speichereinrichtung RAMPk der dem ausgelesenen
Eingangssignal zugeordnete Parameter ausgelesen. Dieser Pa
rameter ist in der Spalte RAMPk der in der Fig. 4 gezeigten
Tabelle mit a(i0o0) bezeichnet. Ähnlich wie bei der Ein
gangssignal-Speichereinrichtung RAMI muß auch bei der Para
meter-Speichereinrichtung RAMPk darauf geachtet werden, daß
die Parameter-Werte nicht von der Adresse null an, sondern
entsprechend verschoben eingeschrieben werden. Der gelesene
Parameter wird am Ende des Taktes in das zweite Berechnungs
einheit-Latch DBE2 übernommen.
Gleichzeitig wird in diesem Takt aus der Verzögerungstakt
zahl-Speichereinrichtung RAMV die Verzögerungstaktzahl für
das nächste der zur Berechnung des ersten Ausgangssignals
heranzuziehenden Eingangssignale gelesen. Di 03386 00070 552 001000280000000200012000285910327500040 0002004406395 00004 03267ese Verzöge
rungstaktzahl ist in der Spalte RAMV der in der Fig. 4 ge
zeigten Tabelle mit t(i1o0) bezeichnet. Die gelesene Verzö
gerungstaktzahl wird wiederum über den Multiplexer MUX zum
zweiten Addierer + geleitet, dort zur der vom ersten Zähler
COUNT1 ausgegebenen Nummer der ersten Taktperiode T1 addiert
und am Ende des Taktes in das Adreß-Latch DAL übernommen.
Gleichzeitig wird am Ende dieses Taktes der Inhalt des Addi
tions-Latch DA, in welchen die jeweilige Ausgangssignal-
Zwischensumme gespeichert wird, gelöscht.
Im Takt T3 = 2, T2 = 0 (dritte Verarbeitungsstufe) wird
durch die Berechnungseinheit BE, welche im vorliegenden Fall
ein Multiplizierer ist, das Produkt der in den Berechnungs
einheit-Latches gespeicherten Werte gebildet. Die Durchfüh
rung dieser Multiplikation ist in der Spalte BE der in der
Fig. 4 gezeigten Tabelle mit a(i0o0)*i0(o0) bezeichnet. Wei
terhin wird innerhalb dieses Taktes die Summe von null (der
Additions-Zwischenspeicher DA wurde im vorigen Takt ge
löscht) und dem von der Berechnungseinheit während dieses
Takts gebildeten Produkt gebildet. Diese Addition ist in der
Spalte ADD der in der Fig. 4 gezeigten Tabelle mit Σ(i0o0)
bezeichnet. Das Ergebnis der Addition wird am Ende des Tak
tes in das Additions-Latch DA übernommen.
Gleichzeitig werden in diesem Takt die entsprechenden
Signalverarbeitungsvorgänge für die Vorverarbeitung der
nachfolgend aufzusummierenden vorverarbeiteten Eingangs
signale durchgeführt.
In den nachfolgenden Takten wird das im Additions-Latch DA
jeweils gespeicherte Zwischenergebnis weiter kumuliert, bis
es am Ende von Takt T3 = 1, T2 = 1 im Ansprechen auf das
Steuersignal Latch Out in das Ausgangssignal-Latch DO über
nommen wird.
Ab dem nächsten Takt kann der Summierer SUM die von allen
Signalverarbeitungseinrichtungen gelieferten Zwischenergeb
nisse addieren. Dieser Vorgang ist in der Spalte Sum Out der
in der Fig. 4 gezeigten Tabelle mit CALC bezeichnet. Späte
stens am Ende des Taktes T3 = 1, T2 = 0 muß das Gesamt-Aus
gangssignal o0 zur Verfügung stehen. Die Verschiebung bezüg
lich T2 kommt durch das Vorsehen der mehreren Verarbeitungs
stufen zustande und ist entsprechend zu berücksichtigen.
Im Takt T3 = 2, T2 = 2 wird der im Eingangssignal-Latch Di2
gespeicherte Wert in die Eingangssignal-Speichereinrichtung
RAMI eingespeichert. Die in den Eingangssignal-Latches Di3,
Di4 und Di1 gespeicherten Eingangssignale werden in den
nachfolgenden Takten in die Eingangssignal-Speichereinrich
tung eingespeichert. Dieses Einspeichern kann jedoch auch zu
Beginn einer jeden Taktperiode T1 erfolgen.
Auf die vorstehend beschriebene Weise ist es somit möglich,
die oben angegebene Summenformel innerhalb einer der Dauer
einer ersten Taktperiode T1 entsprechenden Zeit vollständig
zu berechnen.
Die in den Fig. 3 und 5 bis 14 gezeigten Signalverarbei
tungseinrichtungen und/oder Schaltungsanordnungen lassen
sich in beliebiger Weise miteinander kombinieren, so daß
sich mit minimalem schaltungs- und steuerungstechnischem
Aufwand beliebige geartete Mischungen beliebig vieler Signa
le durchführen lassen.
Claims (28)
1. Signalverarbeitungsverfahren zur Multiplikation von Eingangs
signalen mit Parametern und anschließender Akkumulation, wobei
innerhalb einer
der Dauer einer Taktperiode (T1) eines ersten Taktsignals
(CLK1) mit einer ersten Taktfrequenz (1/T1) entsprechenden
Zeit eine Anzahl von Eingangssignalen (I1 bis IN; i1 bis
i12) zu einer Anzahl von Ausgangssignalen (O; ZO; Sum Out)
verarbeitet wird, wobei jedes Ausgangssignal (O; ZO; Sum
Out) die Summe der entsprechend Parametern vorverarbeiteten
Eingangssignale (I1 bis IN; i1 bis i12) ist,
dadurch gekennzeichnet,
daß die Eingangssignale (I1 bis IN; i1 bis i12) mit der ersten Taktfrequenz (1/T1) in eine Signalverarbeitungsein richtung (SV; SV1 bis SVK; SV11 bis SV13) übernommen werden,
daß an die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) ein zweites Taktsignal (CLK2) angelegt wird, dessen Taktfrequenz (1/T2) zumindest dem Produkt aus der ersten Taktfrequenz (1/T1) und der Anzahl der pro Takt periode (T1) des ersten Taktsignals (CLK1) zu erzeugenden Ausgangssignale (O; ZO; Sum Out) entspricht,
daß an die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) ein drittes Taktsignal (CLK3) angelegt wird, dessen Taktfrequenz (1/T3) zumindest dem Produkt der Taktfrequenz (1/T2) des zweiten Taktsignals (CLK2) und der Anzahl der zu verarbeitenden Eingangssignale (I1 bis IN; i1 bis i12) entspricht,
daß durch die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) innerhalb einer Taktperiode (T3) des dritten Taktsignals (CLK3) die Vorverarbeitung jeweils eines während der momentanen Taktperiode (T1) des ersten Takt signals (CLK1) oder eines zuvor in die Signalverarbeitungs einrichtung übernommenen Eingangssignals entsprechend den diesem Eingangssignal zugeordneten Parametern durchgeführt wird, und
daß durch die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) die Summe der während einer der Dauer der Taktperiode (T2) des zweiten Taktsignals (CLK2) entsprechenden Zeit vorverarbeiteten Signale als Ausgangs signal (O; ZO; Sum Out) zur Verfügung gestellt wird.
dadurch gekennzeichnet,
daß die Eingangssignale (I1 bis IN; i1 bis i12) mit der ersten Taktfrequenz (1/T1) in eine Signalverarbeitungsein richtung (SV; SV1 bis SVK; SV11 bis SV13) übernommen werden,
daß an die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) ein zweites Taktsignal (CLK2) angelegt wird, dessen Taktfrequenz (1/T2) zumindest dem Produkt aus der ersten Taktfrequenz (1/T1) und der Anzahl der pro Takt periode (T1) des ersten Taktsignals (CLK1) zu erzeugenden Ausgangssignale (O; ZO; Sum Out) entspricht,
daß an die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) ein drittes Taktsignal (CLK3) angelegt wird, dessen Taktfrequenz (1/T3) zumindest dem Produkt der Taktfrequenz (1/T2) des zweiten Taktsignals (CLK2) und der Anzahl der zu verarbeitenden Eingangssignale (I1 bis IN; i1 bis i12) entspricht,
daß durch die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) innerhalb einer Taktperiode (T3) des dritten Taktsignals (CLK3) die Vorverarbeitung jeweils eines während der momentanen Taktperiode (T1) des ersten Takt signals (CLK1) oder eines zuvor in die Signalverarbeitungs einrichtung übernommenen Eingangssignals entsprechend den diesem Eingangssignal zugeordneten Parametern durchgeführt wird, und
daß durch die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11 bis SV13) die Summe der während einer der Dauer der Taktperiode (T2) des zweiten Taktsignals (CLK2) entsprechenden Zeit vorverarbeiteten Signale als Ausgangs signal (O; ZO; Sum Out) zur Verfügung gestellt wird.
2. Signalverarbeitungsverfahren nach Anspruch 1, dadurch
gekennzeichnet, daß für den Fall, daß die Taktfrequenz
(1/T3) des dritten Taktsignals (CLK3) gleich der Taktfre
quenz (1/T2) des zweiten Taktsignals (CLK2) ist, das während
einer der Dauer einer Taktperiode (T2) des zweiten Takt
signals (CLK2) entsprechenden Zeit vorverarbeitete Signal
als Ausgangssignal (O; ZO; Sum Out) ausgegeben wird.
3. Signalverarbeitungsverfahren nach Anspruch 1, dadurch
gekennzeichnet, daß für den Fall, daß die Taktfrequenz
(1/T3) des dritten Taktsignals (CLK3) größer als die Takt
frequenz (1/T2) des zweiten Taktsignals (CLK2) ist, die
Summe der während einer der Dauer einer Taktperiode (T2) des
zweiten Taktsignals (CLK2) entsprechenden Zeit vorverarbei
teten Signale durch eine fortlaufende Aufsummierung der
Signale gebildet wird.
4. Signalverarbeitungsverfahren nach Anspruch 3, dadurch ge
kennzeichnet, daß die fortlaufende Aufsummierung der Signale
in einem ersten Addierer (ADD) durchgeführt wird,
dessen Ausgangssignal in ein Additions-Latch (DA) ein gespeichert wird,
an dessen erstem Eingangsanschluß das jeweils zu addie rende vorverarbeitete Signal angelegt wird, und
an dessen zweiten Eingangsanschluß jeweils das Aus gangssignal des Additions-Latches (DA) angelegt wird.
dessen Ausgangssignal in ein Additions-Latch (DA) ein gespeichert wird,
an dessen erstem Eingangsanschluß das jeweils zu addie rende vorverarbeitete Signal angelegt wird, und
an dessen zweiten Eingangsanschluß jeweils das Aus gangssignal des Additions-Latches (DA) angelegt wird.
5. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß die Takte des
ersten Taktsignals (CLK1) durch einen dritten Zähler
(COUNT3) gezählt werden und der dritte Zähler (COUNT3) nach
einer gewissen Anzahl von Zählschritten wieder bei Null zu
zählen beginnt.
6. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß die Takte des
dritten Taktsignals (CLK3) durch einen zweiten Zähler
(COUNT2) gezählt werden.
7. Signalverarbeitungsverfahren nach Anspruch 6, dadurch
gekennzeichnet, daß der zweite Zähler (COUNT2) jeweils am
Ende einer Taktperiode (T1) des ersten Taktsignals (CLK1)
durch eine Flanke des ersten Taktsignals (CLK1) rückgesetzt
wird.
8. Signalverarbeitungsverfahren nach Anspruch 6 oder 7,
dadurch gekennzeichnet, daß der zweite Zähler (COUNT2) nach
einer gewissen Anzahl von Zählschritten wieder bei Null zu
zählen beginnt.
9. Signalverarbeitungsverfahren nach einem der Ansprüche 6
bis 8, dadurch gekennzeichnet, daß der zweite Zähler
(COUNT2) jeweils am Ende einer Taktperiode (T2) des zweiten
Taktsignals (CLK2) durch eine Flanke des zweiten Taktsignals
(CLK2) rückgesetzt wird.
10. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß die Takte des
zweiten Taktsignals (CLK2) durch einen ersten Zähler
(COUNT1) gezählt werden.
11. Signalverarbeitungsverfahren nach Anspruch 10, dadurch
gekennzeichnet, daß der erste Zähler (COUNT1) jeweils am
Ende einer Taktperiode (T1) des ersten Taktsignals (CLK1)
durch eine Flanke des ersten Taktsignals (CLK1) rückgesetzt
wird.
12. Signalverarbeitungsverfahren nach den Ansprüchen 6 bis
11, dadurch gekennzeichnet, daß der Zählstand des ersten
Zählers (COUNT1) und der Zählstand des zweiten Zählers
(COUNT2) in einen Decoder (DECODER) zur Erzeugung von
Steuersignalen (OE1 bis OEN, RAMI Write, Clr Add, Latch Out,
MUX A/B) eingegeben werden.
13. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß die Eingangs
signale (I1 bis IN; i1 bis i12) mit einer Flanke des ersten
Taktsignals (CLK1) in jeweilige Eingangssignal-Latches (DI1
bis DIN) eingespeichert werden.
14. Signalverarbeitungsverfahren nach Anspruch 13, dadurch
gekennzeichnet, daß in Abhängigkeit von einem Ausgangssignal
(OE1 bis OEN) des Decoders (DECODER) jeweils eines der in
den Eingangssignal-Latches (DI1 bis DIN) gespeicherten Ein
gangssignale (I1 bis IN; i1 bis i12) ausgelesen und in eine
Eingangssignal-Speichereinrichtung (RAMI) eingespeichert
wird.
15. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß die den jewei
ligen Eingangssignalen (I1 bis IN; i1 bis i12) zugeordneten
Parameter in einer Parameter-Speichereinrichtung (RAMPk) ge
speichert sind.
16. Signalverarbeitungsverfahren nach Anspruch 14, dadurch
gekennzeichnet, daß das jeweils vorzuverarbeitende Eingangs
signal von einer Adresse der Eingangssignal-Speichereinrich
tung (RAMI) ausgelesen wird, welche sich aus einem Ausgangs
signal des ersten Zählers (COUNT1) und einem Ausgangssignal
eines zweiten Addierers (+) zusammensetzt.
17. Signalverarbeitungsverfahren nach Anspruch 15 und 16,
dadurch gekennzeichnet, daß der dem aus der Eingangssignal-
Speichereinrichtung (RAMI) ausgelesenen Eingangssignal zuge
ordnete Parameter von einer Adresse der Parameter-Speicher
einrichtung (RAMPk) ausgelesen wird, welche sich aus dem
Zählstand des ersten Zählers (COUNT1) und dem Zählstand des
zweiten Zählers (COUNT2) zusammensetzt.
18. Signalverarbeitungsverfahren nach den Ansprüchen 16 und
17, dadurch gekennzeichnet, daß das aus der Eingangssignal-
Speichereinrichtung (RAMI) ausgelesenen vorzuverarbeitende
Eingangssignal und der aus der Parameter-Speichereinrichtung
(RAMPk) ausgelesene Parameter einer Berechnungseinheit (BE)
zugeführt werden.
19. Signalverarbeitungsverfahren nach Anspruch 18, dadurch
gekennzeichnet, daß die an die Berechnungseinheit (BE) ange
legten Signale multipliziert werden und das Ergebnis der
Multiplikation als vorverarbeitetes Eingangssignal ausgege
ben wird.
20. Signalverarbeitungsverfahren nach Anspruch 16, dadurch
gekennzeichnet, daß durch den zweiten Addierer (+) ein Aus
gangssignal des dritten Zählers (COUNT3) und ein Ausgangs
signal eines Multiplexers (MUX) addiert werden und das Er
gebnis der Addition als Ausgangssignal ausgegeben wird.
21. Signalverarbeitungsverfahren nach Anspruch 20, dadurch
gekennzeichnet, daß der Multiplexer (MUX) ein von einer Ver
zögerungstaktzahl-Speichereinrichtung (RAMV) ausgegebenes
Signal oder ein Signal mit dem Wert Null ausgibt.
22. Signalverarbeitungsverfahren nach Anspruch 20 oder 21,
dadurch gekennzeichnet, daß das durch den Multiplexer (MUX)
ausgegebene Ausgangssignal in Abhängigkeit von einem vom De
coder (DECODER) ausgegebenen Steuersignal (MUX A/B) ausgege
ben wird.
23. Signalverarbeitungsverfahren nach Anspruch 21, dadurch
gekennzeichnet, daß das von der Verzögerungstaktzahl-Spei
chereinrichtung (RAMV) ausgegebene Signal von einer Adresse
gelesen wird, welche sich aus dem Ausgangssignal des ersten
Zählers (COUNT1) und dem Ausgangssignal des zweiten Zählers
(COUNT2) zusammensetzt.
24. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß mehrere
Signalverarbeitungseinrichtungen (SV; SV1 bis SVK; SV11 bis
SV13) vorgesehen sind, deren Ausgangssignale einem Summierer
(SUM) zugeführt und in diesem zur Erzeugung eines Gesamt-
Ausgangssignals (Sum Out) zueinander addiert werden.
25. Signalverarbeitungsverfahren nach Anspruch 24, dadurch
gekennzeichnet, daß die für die Ansteuerung der zur Durch
führung der Signalverarbeitung vorgesehenen Komponenten
(COUNT1, COUNT2, COUNT3, DECODER) aus den Signalverarbei
tungseinrichtungen (SV; SV1 bis SVK; SV11 bis SV13) ausgela
gert und für die mehreren Signalverarbeitungseinrichtungen
gemeinsam vorgesehen sind.
26. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß nur die in der
momentanen Taktperiode (T1) des ersten Taktsignals (CLK1) in
die Signalverarbeitungseinrichtung (SV; SV1 bis SVK; SV11
bis SV13) übernommenen Eingangssignale (I1 bis IN; i1 bis
i12) zur Berechnung des Ausgangssignals (O; ZO; Sum Out)
herangezogen werden.
27. Signalverarbeitungsverfahren nach Anspruch 13, dadurch
gekennzeichnet, daß in Abhängigkeit von einem Ausgangssignal
(OE1 bis OEN) des Decoders (DECODER) jeweils eines der in
den Eingangssignal-Latches (DI1 bis DIN) gespeicherten Ein
gangssignale (I1 bis IN; i1 bis i12) ausgelesen und an einen
Eingangsanschluß der Berechnungseinheit (BE) angelegt wird.
28. Signalverarbeitungsverfahren nach einem der vorherge
henden Ansprüche, dadurch gekennzeichnet, daß das erste
Taktsignal (CLK1), das zweite Taktsignal (CLK2), das dritte
Taktsignal (CLK3) sowie die vom Decoder (DECODER) erzeugten
Steuersignale untereinander phasenverschoben sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19944406395 DE4406395C1 (de) | 1994-02-26 | 1994-02-26 | Signalverarbeitungsverfahren zur Multiplikation von Eingangssignalen mit Parametern und anschließender Akkumulation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19944406395 DE4406395C1 (de) | 1994-02-26 | 1994-02-26 | Signalverarbeitungsverfahren zur Multiplikation von Eingangssignalen mit Parametern und anschließender Akkumulation |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4406395C1 true DE4406395C1 (de) | 1995-03-02 |
Family
ID=6511343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19944406395 Expired - Fee Related DE4406395C1 (de) | 1994-02-26 | 1994-02-26 | Signalverarbeitungsverfahren zur Multiplikation von Eingangssignalen mit Parametern und anschließender Akkumulation |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4406395C1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102021202832A1 (de) | 2021-03-23 | 2022-09-29 | Baumüller Nürnberg GmbH | Verfahren zum Ermitteln eines Summenwerts aus mehreren zeitlich veränderlichen Einzelwerten |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3346509A1 (de) * | 1982-12-22 | 1984-06-28 | Rca Corp., New York, N.Y. | Einrichtung zum ein- und ausschalten eines mikroprozessorgesteuerten fernsteuersenders |
US4993073A (en) * | 1987-10-01 | 1991-02-12 | Sparkes Kevin J | Digital signal mixing apparatus |
-
1994
- 1994-02-26 DE DE19944406395 patent/DE4406395C1/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3346509A1 (de) * | 1982-12-22 | 1984-06-28 | Rca Corp., New York, N.Y. | Einrichtung zum ein- und ausschalten eines mikroprozessorgesteuerten fernsteuersenders |
US4993073A (en) * | 1987-10-01 | 1991-02-12 | Sparkes Kevin J | Digital signal mixing apparatus |
Cited By (1)
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DE102021202832A1 (de) | 2021-03-23 | 2022-09-29 | Baumüller Nürnberg GmbH | Verfahren zum Ermitteln eines Summenwerts aus mehreren zeitlich veränderlichen Einzelwerten |
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8365 | Fully valid after opposition proceedings | ||
8339 | Ceased/non-payment of the annual fee |