DE4318728C1

DE4318728C1 - Zerhackerstabilisierter Sigma-Delta-A/D-Wandler

Info

Publication number: DE4318728C1
Application number: DE4318728A
Authority: DE
Inventors: Chung-Yu Wu; Ying-Hwi Chang; Tsai-Chung Yu
Original assignee: National Science Council
Current assignee: National Science Council
Priority date: 1993-05-17
Filing date: 1993-06-07
Publication date: 1994-06-01
Anticipated expiration: 2013-06-08
Also published as: GB2278247A; FR2706703A1; GB9310144D0

Description

Die Erfindung betrifft einen zerhackerstabilisierten Sigma-Delta-ADC (A/D-Wandler) gemäß dem Oberbegriff des Patentanspruchs 1.

Ein derartiger zerhackerstabilisierter Sigma-Delta-ADC ist allgemein be kannt und weist einen ersten zeitdiskreten Multiplizierer auf, der so aus gebildet ist, daß er ein analoges Eingangssignal und eine erste zeitdiskrete Signalfolge empfängt und diese Signale miteinander multipliziert, um ein zerhacktes Analogsignal zu erzeugen. Ferner enthält er einen Zerhacker- Sigma-Delta-ADC, der zum ersten zeitdiskreten Multiplizierer in Reihe ge schaltet ist, um dessen zerhacktes Analogsignal zu empfangen und es in ein digitales Ausgangssignal umzuwandeln.

Aus der DE 39 08 314 A1 ist eine Sigma-Delta-ADC-Anordnung bekannt, die einen ersten zeitdiskreten Multiplizierer, einen Sigma-Delta-ADC und einen zweiten zeitdiskreten Multiplizierer am Ausgang des Sigma-Delta- ADC aufweist.

Gegenwärtig werden Interfaceschaltungen mit einem Sigma-Delta-ADC in weitem Umfang bei Erzeugnissen mit VLSI (Very Large Scale Integration)- Anwendung verwendet. Zum Beispiel können sie im Fall von Telekommu nikationserzeugnissen auf das U-Interface im ISDN (Integrated Surface Digital Network)-System, auf ein 9600 MODEM (Modem V.32 9600 bps), auf einen PCM-Code-Decoder (PCM CODEC) usw. angewandt werden. Bei elektronischen Konsumgütern können sie auf DAT (Digital Audio Tape)- Recorder, CD (Compact Disc)-Abspielsysteme usw. angewandt werden. Was Instrumente betrifft, können sie auf digitale 51/2-Meßgeräte ange wandt werden, die ein Signal von 1 µV auflösen. Bei diesen Systemen muß nur der digitale Verarbeitungs(DSP)-Chip, der hinter den Sigma-Delta- ADC ge schaltet ist, jeweils unterschiedlich konstruiert werden, um den Anforderungen für verschiedene Erzeugnisse zu genügen. Es ist daraus erkennbar, daß ein Sigma-Delta-ADC allgemein auf verschiedene Erzeugnisse mit IC-Verwendung angewandt werden kann.

Gemäß den Fig. 14 und 15 werden herkömmliche Sigma-Delta- ADCs typischerweise durch einen Schaltkreis mit geschalteten Kondensatoren gebildet. Eine derartige Technologie folgt aus S. R. Norsworth, "Oversampled Sigma-Delta Data Converter", ISCAS′90 Workshop, New Orleans, LA, 30. April 1990. Ein Sigma-Delta-ADC ist ein zeitdiskretes System, und die Bezie hung zwischen seinen Eingangs- und Ausgangssignalen kann im z-Funktionsbereich beschrieben werden, wobei z = e^j ^ω ist, mit ω als normierter Winkelfrequenz. Die Beziehung zwischen ω und der Signalfrequenz f kann als ω = 2πf/f_s wiedergegeben werden, wobei f_s die Abtastfrequenz des Systems ist. Die Ab tastfrequenz ist f_s = 1/T, wobei T die Abtastperiode ist. Wenn die Signalfrequenz f = f_s/2 ist, ist die Winkelfrequenz ω = π. Bei dieser Beschreibung erfolgt die Erläuterung für alle Sigma-Delta-ADCs im z-Funktionsbereich.

In den Fig. 2(a) bis 2(e) ist ein herkömmlicher Sigma-Delta- ADC 10 veranschaulicht. Seine Übertragungsfunktion kann im z-Funktionsbereich wie folgt charakterisiert werden:

Y(z) = X(z)ST(z)+Q(z)NT(z), z = e^j ^ω,

wobei ST(z) die Signalübertragungsfunktion und NT(z) eine Störsignalübertragungsfunktion ist. Wie in Fig. 2(b) darge stellt, ist die Signalübertragungsfunktion ST(z) dadurch charakterisiert, daß sie ein Durchlaßband im Niederfrequenz bereich aufweist, was es erlaubt, daß ein niederfrequentes Eingangssignal durchläuft. Wie in Fig. 2(c) dargestellt, ist die Störsignalübertragungsfunktion NT(z) dadurch charakteri siert, daß sie im Niederfrequenzbereich eine sehr hohe Dämp fung aufweist, um einen großen Teil des niederfrequenten Quantisierungsrauschens zu dämpfen, wie es erzeugt wird, wenn das Eingangssignal durch den A/D-Wandler des Sigma- Delta-ADC 10 läuft (dieser A/D-Wandler ist ein solcher mit geringer Bitzahl, und er gibt im allgemeinen nur ein Bit aus). Auf diese Weise ist das Quantisierungsrauschen im nie derfrequenten Bereich nicht so groß, daß es das Durchlaufen des normalen Signals stört. Wie in den Fig. 2(d) und 2(e) dargestellt, ist das Quantisierungsrauschen beim Durchlaufen des Eingangssignals x durch den Sigma-Delta-ADC 10 im Nie derfrequenzbereich sehr klein. Da die Signalübertragungs funktion ST(z) jedoch ein Durchlaßband im Niederfrequenzbe reich aufweist, laufen die anderen niederfrequenten Schalt kreisstörsignale (mit Ausnahme des Quantisierungsrauschens), z. B. das 1/f-Störsignal und die Offsetspannung des Opera tionsverstärkers gemeinsam mit dem normalen, niederfrequen ten Signal durch den Sigma-Delta-ADC 10, so daß das digitale Ausgangssignal y gestört ist. Daher kann der Sigma-Delta-ADC 10 im niederfrequenten Bereich keine hohe Auflösung, z. B. eine solche von 16 Bits, erzielen.

Bekannte Verfahren zum Absenken der Niederfrequenz in einem Sigma-Delta-ADC-Schaltkreis werden im allgemeinen von einem Verfahren abgeleitet, bei dem das niederfrequente Störsignal verringert wird, wie es bei herkömmlichen Schaltkreisen mit geschalteten Kondensatoren auftritt, z. B. unter Verwendung eines zerhackerstabilisierten Operationsverstärkers zum Er setzen des gewöhnlichen Operationsverstärkers (siehe z. B. US-Patent 4,939,516), oder durch eine korrelierte Doppelab tasttechnologie. Da diese Verfahren das Problem des nieder frequenten Störsignals vom Gesichtspunkt des Schaltkreises her lösen, können sie nur einen Teil der Schwierigkeit über winden.

Typische Beispiele für bekannte Sigma-Delta-ADCs sind in den Fig. 14 bis 17 dargestellt. Fig. 14 zeigt eine bekannte Sigma-Delta-ADC-Struktur erster Ordnung, und Fig. 15 zeigt einen Schaltkreis, der auf Grundlage der in Fig. 14 darge stellten Funktion konstruiert ist. Fig. 16 zeigt eine Sigma- Delta-ADC-Struktur zweiter Ordnung mit einem Eingang und einem Ausgang, und Fig. 17 zeigt eine auf Grundlage der in Fig. 16 dargestellten Struktur konstruierte Schaltung. Die Blöcke z^-1/(1-z^-1) können durch den in Fig. 5(b) dargestell ten Schaltkreis realisiert sein. Da die in den Fig. 5(b) so wie 14 bis 17 dargestellten Strukturen und Schaltkreise dem Fachmann alle klar sind, erscheint es nicht als erforder lich, sie weiter zu beschreiben. Andere bekannte Sigma- Delta-ADCs sind auf ähnliche Weise aufgebaut, wie in den folgenden US-Patenten dargelegt: 5,068,660; 4,983,975; 4,972,436; 4,972,360; 4,939,516 und 4,920,544.

Der Erfindung liegt die Aufgabe zugrunde, einen zerhacker stabilisierten Sigma-Delta-ADC mit hoher Auflösung anzuge ben.

Die Erfindung ist durch die Merkmale von Anspruch 1 gegeben. Von besonderem Vorteil ist eine Weiterbildung mit zwei zeit diskreten Multiplizierern.

Die Erfindung geht das oben geschilderte Problem im Nieder frequenzbereich nicht unter Hinwendung auf die Schaltkreis technologie, sondern unter Hinwendung auf die Systemtechno logie an. Der erfindungsgemäße ADC weist eine einfache Schaltung auf und kann daher einfach entworfen und ohne spe zielle Prozeßtechnologien hergestellt werden.

Die Erfindung kann unter Bezugnahme auf die folgende Be schreibung und die beigefügten Zeichnungen besser verstanden werden.

Fig. 1(a) bis 1(h) veranschaulichen die Struktur und die Eigenschaften eines zerhackerstabilisierten Sigma-Delta-ADC gemäß einem ersten Ausführungsbeispiel der Erfindung, der für eine Schaltungsrealisierung geeignet ist, die vollstän dig mit Differenzbildung arbeitet;

Fig. 2(a) bis 2(e) veranschaulichen die Struktur und dies Eigenschaften eines herkömmlichen Sigma-Delta-ADC;

Fig. 3(a) bis 3(h) veranschaulichen die Struktur und die Eigenschaften eines zerhackerstabilisierten Sigma-Delta-ADC gemäß einem zweiten bevorzugten Ausführungsbeispiel der Er findung, der für die Realisierung einer Schaltung mit einem Eingang und einem Ausgang geeignet ist;

Fig. 4 zeigt Steuertakte, wie sie in allen Schaltbildern der Zeichnungen angegeben sind;

Fig. 5(a) und 5(b) veranschaulichen die Symbole für den z- Funktionsbereich sowie Schaltbilder für zwei herkömmliche Aufbaublöcke mit einem Eingang und einem Ausgang;

Fig. 5(c) veranschaulicht das Symbol für den z-Funktionsbe reich sowie ein Schaltungsdiagramm eines erfindungsgemäßen Aufbaublocks mit einem Eingang und einem Ausgang;

Fig. 6(a) veranschaulicht das Symbol für den z-Funktionsbe reich sowie das Schaltbild eines herkömmlichen Aufbaublocks mit vollständiger Differenzbildung;

Fig. 6(b) veranschaulicht das Symbol für den z-Funktionsbe reich sowie das Schaltbild eines erfindungsgemäßen Aufbau blocks mit vollständiger Differenzbildung;

Fig. 7(a) veranschaulicht das Symbol für den z-Funktionsbe reich sowie das Schaltbild eines herkömmlichen Verstärker aufbaublocks;

Fig. 7(b) veranschaulicht das Symbol für den z-Funktionsbe reich sowie das Schaltbild eines erfindungsgemäßen Verstär keraufbaublocks;

Fig. 8 ist ein schematisches Blockdiagramm eines zerhacker stabilisierten Sigma-Delta-ADC erster Ordnung mit z^-1/(1+z^-1) als Aufbaublock, wie er als Grundlage für die Struktur von Fig. 2 entworfen ist;

Fig. 9 ist ein schematisches Schaltbild eines zerhackersta bilisierten 1-Bit-Sigma-Delta-ADC erster Ordnung mit voll ständiger Differenzbildung mit z^-1/(1+z^-1) Aufbaublock, wie er auf Grundlage der Struktur von Fig. 8 entworfen wurde;

Fig. 10 ist ein schematisches Blockdiagramm eines zerhacker stabilisierten Sigma-Delta-ADC erster Ordnung mit z^-1/(1+z^-1) als Aufbaublock, wie er auf Grundlage der Struk tur von Fig. 3 entworfen wurde;

Fig. 11 ist ein schematisches Schaltbild eines zerhackersta bilisierten 1-Bit-Sigma-Delta-ADC erster Ordnung mit einem Eingang und einem Ausgang mit z^-1/(1+z^-1) als Aufbaublock, wie er auf Grundlage der Struktur von Fig. 10 entworfen wur de;

Fig. 12 ist ein schematisches Blockdiagramm eines zerhacker stabilisierten Sigma-Delta-ADC zweiter Ordnung mit z^-1/(1+z^-1) als Aufbaublock, wie er auf Grundlage der Struk tur von Fig. 2 entworfen wurde;

Fig. 13 ist ein schematisches Schaltbild einer zerhackersta bilisierten 1-Bit-Sigma-Delta-ADC zweiter Ordnung mit voll ständiger Differenzbildung mit z^-1/(1+z^-1) Aufbaublock, wie er auf Grundlage der Struktur von Fig. 12 entworfen wurde;

Fig. 14 ist ein schematisches Blockdiagramm eines herkömm lichen Sigma-Delta-ADC erster Ordnung;

Fig. 15 ist ein schematisches Schaltbild eines herkömmlichen Sigma-Delta-ADC-Schaltkreises erster Ordnung, wie er auf Grundlage der Struktur von Fig. 14 entworfen wurde, wobei eine Ersatz-Störsignalquelle hinzugefügt ist;

Fig. 16 ist ein schematisches Blockdiagramm eines herkömmli chen Sigma-Delta-ADC zweiter Ordnung;

Fig. 17 ist ein schematisches Schaltbild eines herkömmlichen Sigma-Delta-ADC-Schaltkreises zweiter Ordnung, der auf Grundlage der Struktur von Fig. 16 entworfen wurde, wobei zwei Ersatz-Störsignalquellen hinzugefügt sind;

Fig. 18 ist ähnlich der Fig. 9, jedoch mit einer weiter hin zugefügten Ersatz-Störsignalquelle;

Fig. 19 ist ähnlich zu Fig. 13, jedoch mit zwei weiter hin zugefügten Ersatz-Störsignalquellen;

Fig. 20(a) und 20(b) zeigen Simulationsspektren für die in den Fig. 15 und 18 dargestellten Schaltungen; und

Fig. 21(a) und 21(b) zeigen Simulationsspektren für die in den Fig. 17 und 19 dargestellten Schaltungen.

In dieser Beschreibung werden zwei Arten von zerhackerstabi lisierten Sigma-Delta-ADCs gemäß der Erfindung offenbart. Fig. 1(a) zeigt die erste Art einer zerhackerstabilisierten Sigma-Delta-ADC-Struktur bk9, wie sie für eine Schaltkreis realisierung mit vollständiger Differenzbildung geeignet ist. Fig. 3(a) zeit die zweite Art einer zerhackerstabili sierten Sigma-Delta-ADC-Struktur bk18, die für die Realisie rung eines Schaltkreises mit einem Eingang und einem Ausgang geeignet ist.

Gemäß Fig. 1(a) weist die zerhackerstabilisierte Sigma- Delta-ADC-Struktur bk9 gemäß dem ersten bevorzugten Ausfüh rungsbeispiel der Erfindung einen zeitdiskreten Multiplizie rer bk1, einen Zerhacker-Sigma-Delta-ADC bk3 sowie einen weiteren zeitdiskreten Multiplizierer bk4 auf, die in Reihe geschaltet sind. Der zeitdiskrete Multiplizierer bk1 em pfängt ein analoges, niederfrequentes Eingangssignal x sowie eine zeitdiskrete Signalfolge bk2, die aus digitalen Signa len mit abwechselnd "1" und "-1" besteht, und er multipli ziert sie, um ein Signal x′ zu erzeugen. Der speziell gemäß der Erfindung aufgebaute Zerhacker-Sigma-Delta-ADC bk3 em pfängt das Ausgangssignal x′ des zeitdiskreten Multiplizie rers bk1 und wandelt es in ein digitales Ausgangssignal y′ um. Der zeitdiskrete Multiplizierer bk4 empfängt das Aus gangssignal y′ des Zerhacker-Sigma-Delta-ADC bk3 wie auch eine zeitdiskrete Signalfolge bk5, die aus Digitalsignalen mit abwechselnd "1" und "-1" besteht, und er multipliziert diese, um ein digitales Ausgangssignal y für den gesamten zerhackerstabilisierten Sigma-Delta-ADC bk9 zu erzeugen.

In den Fig. 1(a) bis 1(h) veranschaulichen die Fig. 1(b) bis 1(d) die Eigenschaften des Zerhacker-Sigma-Delta-ADC bk3, während die Fig. 1(e) bis 1(h) Diagramme für die Halbspek tren der jeweiligen Signal an verschiedenen Punkten im zer hackerstabilisierten Sigma-Delta-ADC bk9 sind. Der vom zeit diskreten Multiplizierer bk3 ausgeführte Multipliziervorgang wird als "Zerhacker"-Multiplikation bezeichnet; er kann das niederfrequente Eingangssignal x mit einer Mittenfrequenz von ω_x, wie es in Fig. 1(e) dargestellt ist, in ein Signal mit einer Mittenfrequenz von (π + ω_x) wandeln, das im Halb spektrum durch ein Signal x′ mit einer Mittenfrequenz von (π - ω_x) repräsentiert wird, wie es in Fig. 1(f) dargestellt ist. Die Übergangsfunktion des Zerhacker-Sigma-Delta-ADC bk3 kann im z-Funktionsbereich wie folgt wiedergegeben werden:

Y′(z) = X′(z)ST′(z) + Q(z)NT′(z), z = e^j ^ω,

wobei ST′(z) die Signalübertragungsfunktion und NT′(z) die Störsignalübertragungsfunktion ist. Wie in Fig. 1(c) darge stellt, ist die Signalübertragungsfunktion ST′(z) dadurch charakterisiert, daß sie ein Durchlaßband im Hochfrequenz bereich aufweist, d. h. im Bereich um die Winkelfrequenz π, damit das hochfrequente Eingangssignal, d. h. das Signal um die Winkelfrequenz π durchlaufen kann. Wie in Fig. 1(d) dar gestellt, ist die Störsignalübertragungsfunktion NT′(z) da durch charakterisiert, daß sie im hochfrequenten Bereich eine sehr hohe Dämpfung aufweist, um einen großen Teil des Quantisierungsrauschens hoher Frequenz zu dämpfen, wie es erzeugt wird, wenn das Eingangssignal durch den A/D-Wandler des Zerhacker-Sigma-Delta-ADC bk3 läuft (dieser A/D-Wandler ist ein solcher mit wenigen Bits; im allgemeinen gibt er nur ein Bit aus). Auf diese Weise ist das Quantisierungsrauschen im Hochfrequenzbereich nicht so groß, daß es das normale hochfrequente Signal stört. Fig. 1(g) zeigt das Spektrum des digitalen Ausgangssignals y′ sowie das sich dazugesellende niederfrequente Schaltkreisrauschen. Die "Zerhacker"-Multi plikation des zeitdiskreten Multiplizierers bk4 zerhackt das Ausgangssignal y′ des Zerhacker-Sigma-Delta-ADC bk3 so, daß das schließlich erwünschte Digitalsignal y erzeugt wird. Das Spektrum des Digitalsignals y ist in Fig. 1(h) dargestellt. Auf diese Weise liegt im Niederfrequenzbereich nur geringes Quantisierungsrauschen vor, und das niederfrequente Schalt kreisrauschen wird durch die "zerhacker"-bildende Multipli kation des zeitdiskreten Multiplizierers bk4 in den hochfre quenten Bereich überführt, um die Auflösung nicht zu beein flussen. Da sowohl die Eingangs- als auch Ausgangssignale des zeitdiskreten Multiplizierers bk4 in digitaler Form vor liegen, kann er im Digitalsignalverarbeitungs-DSP (Digital Signal Processing)-Chip ausgebildet sein, der hinter den Sigma-Delta-ADC geschaltet ist. Das heißt, daß beim erfin dungsgemäßen zerhackerstabilisierten Sigma-Delta-ADC bk9 der zeitdiskrete Multiplizierer bk4 weggelassen sein kann.

Gemäß Fig. 3(a) weist die zerhackerstabilisierte Sigma-Delta- ADC-Struktur bk18 gemäß dem zweiten bevorzugten Ausführungs beispiel der Erfindung einen zeitdiskreten Multiplizierer bk10, einen Zerhacker-Sigma-Delta-ADC bk12 sowie einen wei teren zeitdiskreten Multiplierer bk13 auf, die in Reihe ge schaltet sind. Der zeitdiskrete Multiplizierer bk10 empfängt ein niederfrequentes, analoges Eingangssignal x sowie eine zeitdiskrete Signalfolge bk11, die abwechselnd aus "1" und "0" besteht, und er multipliziert diese zum Erzeugen eines Signals x′. Der speziell gemäß der Erfindung ausgebildete Zerhacker-Sigma-Delta-ADC bk12 empfängt das Ausgangssignal x′ des zeitdiskreten Multiplizierers bk10 und wandelt es in ein digitales Ausgangssignal y′. Der zeitdiskrete Multipli zierer bk13 empfängt dieses Ausgangssignal y′ sowie eine zeitdiskrete Signalfolge bk14 aus abwechselnd "1" und "-1", und er multipliziert diese zum Erzeugen eines digitalen Aus gangssignals y für den gesamten zerhackerstabilisierten Sigma-Delta-ADC bk18.

Unter den Fig. 3(a) bis 3(h) veranschaulichen die Fig. 3(b) bis 3(d) die Eigenschaften des Zerhacker-Sigma-Delta-ADC bk12, und die Fig. 3(e) bis 3(h) sind schematische Diagramme der Halbspektren jeweiliger Signale an verschiedenen Punkten im zerhackerstabilisierten Sigma-Delta-ADC bk18. Die "Zer hacker"-Multiplikation, wie sie vom zeitdiskreten Multipli zierer bk10 ausgeführt wird, der die zeitdiskrete Signalfol ge bk10 empfängt, führt zu einem etwas anderen Ergebnis als die "Zerhacker"-Multiplikation, wie sie vom zeitdiskreten Multiplizierer bk1 ausgeführt wird, der die zeitdiskrete Si gnalfolge bk2 empfängt, wie sie in Fig. 1(a) dargestellt ist. Der zeitdiskrete Multiplizierer bk10 moduliert nur die Hälfte des niederfrequenten Eingangssignals x mit der Mit tenfrequenz ω_x, wie dies in Fig. 3(e) dargestellt ist, um ein Signal mit einer Mittenfrequenz von (π + ω_x) zu erhal ten, das im Halbspektrum durch ein Signal mit einer Mitten frequenz von (π - ω_x) repräsentiert wird, während die andere Hälfte des Eingangssignals x immer noch im niederfrequenten Bereich verbleibt, wie dies in Fig. 3(f) dargestellt ist. Die Übertragungsfunktion des Zerhacker-Sigma-Delta-ADC bk12 kann im z-Funktionsbereich wie folgt dargestellt werden:

Y′(z) = X′(z)ST′(z) + Q(z)NT′(z), z = e^j ^ω,

wobei ST′(z) die Signalübertragungsfunktion und NT′(z) die Störsignalübertragungsfunktion ist. Wie in Fig. 3(c) darge stellt, ist die Signalübertragungsfunktion ST′(z) dadurch gekennzeichnet, daß sie ein Durchlaßband im Hochfrequenzbe reich aufweist, um das hochfrequente Eingangssignal durchzu lassen. Wie in Fig. 3(d) dargestellt, ist die Signalübertra gungsfunktion NT′(z) dadurch gekennzeichnet, daß sie eine sehr hohe Dämpfung im hochfrequenten Bereich aufweist, um einen großen Teil des Quantisierungsrauschens hoher Frequenz zu dämpfen, das erzeugt wird, wenn das Eingangssignal durch den A/D-Wandler des Zerhacker-Sigma-Delta-ADC bk12 läuft (dieser A/D-Wandler ist ein solcher mit wenigen Bits; im allgemeinen gibt er nur ein Bit aus). Auf diese Weise ist das Quantisierungsrauschen im hochfrequenten Bereich nicht so groß, daß es das normale, hochfrequente Signal stört. Fig. 3(g) zeigt das Spektrum des digitalen Ausgangssignals y′ sowie das sich dazugesellende niederfrequente Schaltungs rauschen. Die "Zerhacker" -Multiplikation des zeitdiskreten Multiplizierers bk13 zerhackt das Ausgangssignal y′ des Zer hacker-Sigma-Delta-ADC bk12, um das endgültige digitale Aus gangssignal y zu erzeugen. Das Spektrum des Digitalsignals y ist in Fig. 3(h) dargestellt. Auf diese Weise wird das nie derfrequente Schaltungsrauschen durch die "Zerhacker"-Multi plikation des zeitdiskreten Multiplizierers bk3 in den hoch frequenten Bereich überführt, um die Auflösung nicht zu be einflussen. Zusätzlich ist bei diesem Ausführungsbeispiel ein linearer Fehler für die Zeit 0,5 vorhanden, da nur die Hälfte des niederfrequenten Eingangssignals x in den Hoch frequenzbereich moduliert wird, d. h., da das niederfrequen te Eingangssignal x halb abgeschwächt wird, bevor es in den A/D-Wandlungsprozeß eintritt. Dieser lineare Fehler kann je doch später im Digitalsignalverarbeitungschip kompensiert werden. Da sowohl die Eingangs- als auch Ausgangssignale des zeitdiskreten Multiplizierers bk13 digital vorliegen, kann er im Digitalsignalverarbeitungs(DSP)-Chip realisiert sein, der hinter den Sigma-Delta-ADC geschaltet ist. Das heißt, daß der erfindungsgemäße zerhackerstabilisierte Sigma-Delta- ADC bk18 ohne den zeitdiskreten Multiplizierer bk13 vorlie gen kann.

Zusammengefaßt kann die Funktion der zerhackerstabilisierten Sigma-Delta-ADC-Struktur bk9 gemäß dem ersten Ausführungs beispiel der Erfindung im z-Funktionsbereich wie folgt cha rakterisiert werden:

Y(z) = X(z)ST(z) + Q(z)NT(z), z = e^j ^ω.

Das heißt, daß dieselbe Übertragungsfunktion wie bei einem herkömmlichen Sigma-Delta-ADC erzielt wird.

Die Funktion der zerhackerstabilisierten Sigma-Delta-ADC- Struktur bk18 gemäß dem zweiten Ausführungsbeispiel der Er findung kann im z-Funktionsbereich wie folgt charakterisiert werden:

Y(z) = 0,5X(z) ST(z) + Q(z)NT(z) , z = e^j ^ω.

Auch diese erzielt dieselbe Übergangsfunktion wie ein her kömmlicher Sigma-Delta-ADC, mit Ausnahme des linearen Feh lers für die Zeit 0,5. Wie oben ausgeführt, kann dieser li neare Fehler im DSP-Chip kompensiert werden. Daher können die zerhackerstabilisierten Sigma-Delta-ADC-Strukturen bk9 und bk18 nicht nur dieselbe Funktion wie ein herkömmlicher Sigma-Delta-ADC erzielen, sondern sie können auch das nie derfrequente Schaltungsrauschen beseitigen, um die Auflösung des Wandlers zu erhöhen.

Die zwei oben beschrieben Strukturen der Erfindung können mit einem Schaltkreis mit geschalteten Kondensatoren reali siert werden. Drei Schaltungsanwendungsbeispiele werden nachfolgend zur Bezugnahme beschrieben. Es ist zu beachten, daß die Steuersignale aller Schaltungen in den Zeichnungen in Fig. 4 dargestellt sind; sie weisen sechs Steuertakte 1, 2, 11, 12, 21 und 22 auf. Die in Fig. 4 dargestellte Periode T entspricht der Systemabtastfrequenz der erfindungsgemäßen Strukturen. Gemäß Fig. 4 weisen die Takte 1 und 2 dieselbe Abtastperiode T auf, und sie überlappen einander nicht. Die Takte 11 und 12 weisen dieselbe Abtastperiode 2T auf, und sie überlappen einander nicht, während sie den Takt 1 über lappen. Die Takte 21 und 22 weisen dieselbe Abtastperiode 2T auf, und sie überlappen einander nicht, jedoch überlappen sie mit dem Takt 2. Es ist auch zu beachten, daß alle A/D- Blöcke bei den drei Beispielen durch einen Komparator reali siert sein können und daß alle D/A-Blöcke durch eine positi ve oder negative Spannung realisiert sein können, die von einem Digitalsignal mit einem Bit gesteuert wird. Die Schal tungsbeispiele der anderen Aufbaublöcke sind in den Fig. 5(a) bis 5(c), 6(a), 6(b), 7(a) und 7(b) dargestellt. In diesen Figuren sind die herkömmlichen Schaltungsbeispiele, die erfindungsgemäßen Schaltungsbeispiele und die Symbole für den z-Funktionsbereich für alle Schaltkreis-Aufbaublöcke dargestellt. Z. B. zeigt Fig. 7(a) einen herkömmlichen Dif ferenzierer mit geschalteten Kondensatoren, Fig. 5(c) und 6(b) zeigen zwei erfindungsgemäße Zerhackerintegratoren ck25 und ck26 mit geschalteten Kondensatoren, und Fig. 7(b) zeigt einen Zerhackerdifferenzierer ck27 mit geschalteten Konden satoren. Da diese Schaltungen dem Fachmann klar sind, wird es als überflüssig angesehen, sie weiter zu beschreiben.

In Fig. 8 ist eine zerhackerstabilisierte Sigma-Delta-ADC- Struktur bk30 erster Ordnung mit z^-1/(1+z^-1) als Aufbaublock dargestellt, die auf Grundlage der zerhackerstabilisierten Sigma-Delta-ADC-Struktur bk9 gemäß der Erfindung, wie in Fig. 1(a) dargestellt, aufgebaut ist. Fig. 9 zeigt eine zer hackerstabilisierte 1-Bit-Sigma-Delta-ADC-Schaltung ck4 er ster Ordnung mit vollständiger Differenzbildung mit z^-1/(1+z^-1) als Aufbaublock, die auf Grundlage der Struktur bk30 von Fig. 8 entworfen wurde. Die Blöcke bk27, bk28 und bk29 in der Struktur bk30 von Fig. 8 entsprechen den Schal tungsblöcken ck1, ck2 bzw. ck3 im Schaltkreis ck4 von Fig. 9. Der Aufbaublock bk22 in der Struktur bk30 von Fig. 8 kann durch die in Fig. 6(b) dargestellte Schaltung ck26 reali siert sein. Der Block bk27 kann unter Verwendung der Takte 11 und 12 realisiert sein, um die Differenzsignale zu steu ern, wie in Fig. 9 dargestellt. Der Block bk29 kann unter Verwendung der Takte 11 und 12 realisiert sein, um die posi tive Logik (Q) und negative Logik () des Komparators cp1 zu steuern, wie in Fig. 9 dargestellt.

In Fig. 10 ist eine zerhackerstabilisierte Sigma-Delta-ADC- Struktur bk42 erster Ordnung mit z^-1/(1+z^-1) als Aufbaublock dargestellt, die auf Grundlage der zerhackerstabilisierten Sigma-Delta-ADC-Struktur bk18 gemäß der Erfindung, wie sie in Fig. 3(a) dargestellt ist, geschaffen wurde. Fig. 11 zeigt einen zerhackerstabilisierten 1-Bit-Sigma-Delta-ADC- Schaltkreis ck8 mit einem Eingang und einem Ausgang mit z^-1/(1+z^-1) als Aufbaublock, der auf Grundlage der Struktur bk42 von Fig. 10 geschaffen wurde. Die Blöcke bk39, bk40 und bk41 in der Struktur bk42 von Fig. 10 entsprechen den Schal tungsblöcken ck5, ck6 bzw. ck7 im Schaltkreis ck8 von Fig. 11. Der Aufbaublock bk34 in der Struktur bk42 von Fig. 10 kann durch die in Fig. 5(c) dargestellte Schaltung ck25 rea lisiert sein. Der Block bk39 kann unter Verwendung der Takte 11 und 12 realisiert sein, um die Differenzsignale zu steu ern, wie in Fig. 11 dargestellt. Der Block bk41 kann unter Verwendung der Takte 11 und 12 realisiert sein, um die posi tive Logik (Q) und die negative Logik () des Komparators cp2 zu steuern, wie in Fig. 11 dargestellt.

In Fig. 12 ist eine zerhackerstabilisierte Sigma-Delta-ADC- Struktur bk57 zweiter Ordnung mit z^-1/(1+z^-1) als Aufbau block dargestellt, die auf Grundlage der in Fig. 2 darge stellten erfindungsgemäßen zerhackerstabilisierten Sigma- Delta-ADC-Struktur bk9 aufgebaut wurde. Fig. 13 zeigt einen zerhackerstabilisierten 1-Bit-Sigma-Delta-ADC-Schaltkreis ck12 zweiter Ordnung mit vollständiger Differenzbildung mit z^-1/(1+z^-1) als Aufbaublock, der auf Grundlage der Struktur bk57 von Fig. 12 entworfen wurde. Die Blöcke bk54, bk55 und bk56 in der Struktur bk57 von Fig. 12 entsprechen den Schal tungsblöcken ck9, ck10 bzw. ck11 in der Schaltung ck12 von Fig. 13. Die Aufbaublöcke bk46 und bk49 in der Struktur bk57 von Fig. 12 können durch die in Fig. 6(b) dargestellte Schaltung ck26 realisiert werden. Der Block bk54 kann unter Verwendung der Takte 11 und 12 realisiert werden, um die Differenzsignale zu steuern, wie in Fig. 13 dargestellt. Der Block bk56 kann unter Verwendung der Takte 11 und 12 reali siert werden, um die positive Logik (Q) und die negative Lo gik () des Komparators cp3 zu steuern, wie in Fig. 13 dar gestellt.

Viele Strukturen und Schaltkreise können zusätzlich zu den oben beschriebenen Beispielen auf Grundlage der erfindungs gemäßen zerhackerstabilisierten Sigma-Delta-ADC-Strukturen bk9 oder bk18 geschaffen werden, z. B. ein zerhackerstabili sierter 1-Bit-Sigma-Delta-ADC zweiter Ordnung mit einem Ein gang und einem Ausgang mit z^-1/(1+z^-1) als Aufbaublöcke; ein zerhackerstabilisierter 1-Bit-Sigma-Delta-ADC erster Ordnung mit vollständiger Differenzbildung mit (1-z^-1) als Aufbau block; ein zerhackerstabilisierter 1-Bit-Sigma-Delta-ADC- zweiter Ordnung mit vollständiger Differenzbildung mit (1-z^-1) als Aufbaublock; ein zerhackerstabilisierter 1-Bit- Sigma-Delta-ADC zweiter Ordnung mit vollständiger Differenz bildung mit (1+z^-1) als Aufbaublock usw. Es ist zu beachten, daß die Verstärkung der erfindungsgemäßen Schaltungen abhän gig von den Anwendungserfordernissen eingestellt werden kann.

Um die Vorteile der Erfindung beim Entfernen niederfrequen ten Schaltkreisrauschens und beim Erhöhen der Auflösung des Wandlers klarzustellen, werden nachfolgend Simulationsver gleiche zwischen den in den Fig. 15 und 17 dargestellten herkömmlichen Schaltungen und den in den Fig. 18 und 19 dar gestellten erfindungsgemäßen Schaltungen beschrieben.

Die Schaltung von Fig. 15 ist ausgehend von der herkömmli chen Sigma-Delta-ADC-Struktur erster Ordnung von Fig. 14 aufgebaut. Eine Ersatz-Störspannungsquelle e1, wie sie zur Simulation erforderlich ist, ist vor dem in Fig. 15 darge stellten Operationsverstärker a1 angeordnet, und die Simula tion wird unter Verwendung der Simulationssoftware SWICAP2 für eine Schaltung mit geschalteten Kondensatoren ausge führt, wie sie von K. Suyama und S. C. Fang von der Columbia Universität, USA entwickelt wurde. Das Eingangssignal ist ein Sinussignal mit der Frequenz 10 kHz, und die Abtastfre quenz ist 1024 kHz. Zur Spektralanalyse werden 4096 Aus gangssignale erfaßt. Wenn die Störsignalquelle e1 den Wert Null ausgibt, d. h. im störsignalfreien Zustand, wird das Simulationsergebnis als feste Linie ausgezogen, wie in Fig. 20(a) dargestellt. Wenn die Störsignalquelle e1 ein Sinus signal von 1 kHz ausgibt, d. h. beim Vorliegen von Störun gen, wird das Simulationsergebnis gestrichelt eingezeichnet, wie in Fig. 20(a) dargestellt. Aus dieser Fig. 20(a) ist deutlich erkennbar, daß das Ausgangssignal vom niederfre quenten Rauschen gestört wird. Fig. 18 ist Fig. 9 ähnlich, jedoch ist eine Ersatz-Störspannungsquelle e1 vor dem Opera tionsverstärker a4 angeordnet. Unter Verwendung derselben Parameter und Bedingungen wie oben wurden die Simulations ergebnisse aufgetragen, wie sie in Fig. 20(b) dargestellt sind. Aus Fig. 20(b) ist deutlich erkennbar, daß die Simula tionsergebnisse sowohl im störsignalfreien als auch im stör signalbehafteten Zustand beinahe dieselben sind. Daher wird die Unempfindlichkeit der erfindungsgemäßen Schaltung gegen über einer Störung durch niederfrequente Störsignale bestä tigt.

Die Schaltung von Fig. 17 ist mit der herkömmlichen Sigma- Delta-ADC-Struktur zweiter Ordnung von Fig. 16 aufgebaut. Zwei Ersatz-Störspannungsquellen e1 und e2, wie sie für Si mulation erforderlich sind, sind jeweils vor den Operations verstärkern a2 und a3 angeordnet, wie sie in Fig. 17 darge stellt sind, und die Simulation wird ebenfalls unter Verwen dung der Simulationssoftware SWICAP2 für einen Schaltkreis mit geschalteten Kondensatoren ausgeführt. Das Eingangssi gnal ist ein Sinussignal der Frequenz 10 kHz und die Abtast frequenz ist 1024 kHz. Zur Spektralanalyse werden 4096 Aus gangssignale erfaßt. Wenn die Störquellen e1 und e2 das Si gnal Null ausgeben, d. h., wenn ein störungsfreier Zustand vorliegt, wird das Simulationsergebnis als durchgezogene Li nie aufgetragen, wie in Fig. 21(a) dargestellt. Wenn die Störsignalquelle e1 ein Sinussignal von 1 kHz ausgibt und die Störsignalquelle e2 ein Sinussignal von 4 kHz ausgibt, d. h., wenn ein Zustand mit Störsignalen vorliegt, wird das Simulationsergebnis mit gestrichelter Linie aufgetragen, wie in Fig. 21(a) dargestellt. Aus dieser Fig. 21(a) ist deutlich erkennbar, daß das Ausgangssignal durch niederfrequentes Rauschen gestört ist. Fig. 19 ist Fig. 13 ähnlich, jedoch sind zwei Ersatz-Störspannungsquellen e1 und e2 jeweils vor den Operationsverstärkern a5 bzw. a6 angeordnet. Unter Ver wendung derselben Parameter und Bedingungen wie oben wurden Simulationsergebnisse aufgetragen, wie sie in Fig. 21(b) dargestellt sind. Aus Fig. 21(b) ist deutlich erkennbar, daß die Simulationsergebnisse sowohl für den störungsfreien Zu stand als auch für den gestörten Zustand jeweils beinahe dieselben sind. Daher wird wiederum die Unempfindlichkeit der erfindungsgemäßen Schaltung gegenüber Störungen durch niederfrequente Störsignale bestätigt.

Durch theoretische Überlegungen und Computersimulation wurde bestätigt, daß die erfindungsgemäßen ADCs gegen niederfre quente Störsignale unempfindlich sind, wodurch die Auflösung derselben stark gegenüber derjenigen herkömmlicher ADCs er höht werden kann. Demgemäß ist die Erfindung sehr dafür ge eignet, auf Sigma-Delta-ADC-Schaltkreise mit hoher Auflösung ( 16 Bits) angewendet zu werden.

Claims

1. Zerhackerstabilisierter Sigma-Delta-ADC mit:

- einem ersten zeitdiskreten Multiplizierer (bk1, bk10), so ausgebildet, daß er ein analoges Eingangssignal eine erste zeitdiskrete Signalfolge empfängt und diese Si gnale miteinander multipliziert, um ein zerhacktes Analog signal zu erzeugen; und
- einem Zerhacker-Sigma-Delta-ADC (bk3, bk12), der zum er sten zeitdiskreten Multiplizierer in Reihe geschaltet ist, um dessen zerhacktes Analogsignal zu empfangen und es in ein digitales Ausgangssignal umzuwandeln;

dadurch gekennzeichnet, daß der Zerhacker-Sigma-Delta-ADC im z-Funktionsbereich folgende Eigenschaft aufweist: Y′(z) = X′(z) ST′(z) + Q(z)NT′(z), z = e^j ^ω,wobei ST′(z) eine Signalübertragungsfunktion ist, die ein Durchlaßband in einem Hochfrequenzbereich aufweist, und NT′(z) eine Störsignalübertragungsfunktion ist, die in die sem Hochfrequenzbereich hohe Dämpfung aufweist.

2. ADC nach Anspruch 1, dadurch gekennzeichnet, daß die erste zeitdiskrete Signalfolge aus digitalen Signalen mit abwechselnd "1" und "-1" besteht.

3. ADC nach Anspruch 1, dadurch gekennzeichnet, daß die erste zeitdiskrete Signalfolge aus digitalen Signal mit ab wechselnd "1" und "0" besteht.

4. ADC nach einem der Ansprüche 1 bis 3, gekennzeichnet durch einen zweiten zeitdiskreten Multiplizierer (bk4, bk13), der in Reihe mit dem Zerhacker-Sigma-Delta-ADC (bk3, bk12) geschaltet ist, um dessen digitales Ausgangssignal zu empfangen, und der so ausgebildet ist, daß er dieses digita le Ausgangssignal mit einer von ihm empfangenen zweiten zeitdiskreten Signalfolge multipliziert, um ein zerhacktes Digitalsignal zu erzeugen.

5. ADC nach einem der Ansprüche 1 bis 4, dadurch zeichnet, daß der Hochfrequenzbereich ein Bereich um die Winkelfrequenz π ist.