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Die
Erfindung betrifft eine Vorrichtung zum Ausgleichen eines Bildsignals
für einen
Fernsehempfänger
und insbesondere eine Vorrichtung zum Ausgleichen eines Bildsignals
für einen
Fernsehempfänger,
dessen Vertikal/Horizontal-Verhältnis
des Bildschirms 9:16 beträgt,
wobei die Vorrichtung ein Fernsehbildsignal mit einem Vertikal/Horizontal-Verhältnis des
Bildschirms von 3:4 empfangen kann und die Fernsehbildsignale Zeile
für Zeile
für ein
Vertikal/Horizontal-Verhältnis
des Bildschirms von 9:16 geeignet linear interpoliert, wodurch eine
aufgrund der unterschiedlichen Vertikal/Horizontal-Verhältnisse
des Bildschirms auftretende Bildschirmverzerrung verhindert werden
kann.
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Ein
Bildsignal des NTSC-Fernsehrundfunksystems weist ein Vertikal/Horizontal-Verhältnis des Bildschirms
von 3:4 auf. Die Bildsignale eines Projektions-Fernsehempfängers und
eines Hochauflösungsempfängers (nachstehend
als HDTV bezeichnet) weisen ein Vertikal/Horizontal-Verhältnis des Bildschirms
von 9:16 auf.
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3 zeigt
ein Blockdiagramm des Aufbaus eines Fernsehempfängers mit einem Vertikal/Horizontal-Verhältnis des
Bildschirms von 9:16, wie beispielsweise eines Projektions-Fernsehempfängers oder
eines HDTV-Empfängers.
Gemäß 3 umfaßt der herkömmliche
Fernsehempfänger
einen Zwischenfrequenz-Verarbeitungsabschnitt 1 zum Umwandeln
eines über
eine Antenne ANT empfangenen Radiofrequenz (RF) -signals in ein
Zwischenfrequenzsignal, einen Abschnitt 2 zum Feststellen
eines Bildsignals, um aus dem Zwischenfrequenzsignal ein Bildsignal
festzustellen, einen Bildsignal-Verarbeitungsabschnitt 3 zum
Verarbeiten des festgestellten Bildsignals, um das Signal darstellbar
zu machen, eine Farbbildröhre
(CPT) 4 zum Darstellen des verarbeiteten Bildsignals, einen
Vertikalablenkungsabschnitt 5, der die Vertikalablenkung
des Bildsignals ausführt,
um das Signal durch die Farbbildröhre 4 darzustellen,
einen Horizontalablenkungsabschnitt 6, der die Horizontalablenkung
des Bildsignals ausführt, um
das Signal durch die Farbbildröhre 4 darzustellen, einen
Tonsignal-Verarbeitungsabschnitt 7 zum Feststellen eines
Tonsignals aus dem Zwischenfrequenzsignal und zum anschließenden Verstärken des
festgestellten Tonsignals mit einer vorgegebenen Verstärkung, und
einen Lautsprecher 8 zum Erzeugen eines entsprechenden
Tons gemäß dem vom
Tonsignal-Verarbeitungsabschnitt 7 ausgegebenen
Tonsignal.
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Nachstehend
wird die Arbeitsweise des herkömmlichen
Fernsehempfängers
mit einem Vertikal/Horizontal-Verhältnis des Bildschirms von 9:16 mit
dem vorstehend beschriebenen Aufbau erläutert.
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Nach
dem Empfang eines Radiofrequenzsignals über die Antenne ANT wird das
Radiofrequenzsignal durch den Zwischenfrequenz-Verarbeitungsabschnitt 1 in
ein Zwischenfrequenzsignal umgewandelt und daraufhin dem Abschnitt 2 zum
Feststellen eines Bildsignals bzw. dem Tonsignal-Verarbeitungsabschnitt 7 zugeführt.
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Im
Bildsignal-Verarbeitungsabschnitt 3 wird das durch den
Abschnitt 2 zum Feststellen eines Bildsignals festgestellte
Bildsignal durch Verarbeitungen wie beispielsweise die Trennung
eines Bildleuchtdichtesignals Y und eines Farbartsignals c, die
Demodulation des Farbartsignals und durch eine Mischung und Verstärkung in
eine darstellbare Form umgewandelt. Danach wird das zur Darstellung
verarbeitete Bildsignal der Farbbildröhre 4 zugeführt.
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Der
Vertikalablenkungsabschnitt 5 und der Horizontalablenkungsabschnitt 6 führen der
Farbbildröhre 4 jeweils
einen Ablenkstrom zu, so daß das Bildsignal
auf der Farbbildröhre 4 korrekt
dargestellt werden kann. Anschließend wird der Farbbildröhre 4 über den
Horizontalablenkungsabschnitt 6 eine Hochspannung zugeführt.
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Der
Tonsignal-Verarbeitungsabschnitt 7 stellt aus dem vom Zwischenfrequenz-Verarbeitungsabschnitt 1 ausgegebenen
Zwischenfrequenzsignal ein Tonsignal fest und verstärkt daraufhin
das Tonsignal bei einer vorgegebenen Verstärkung. Anschließend führt der
Tonsignal-Verarbeitungsabschnitt 7 das verstärkte Tonsignal
dem Lautsprecher 8 zu.
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Der
herkömmliche
Fernsehempfänger
mit dem Vertikal/Horizontal-Verhältnis
des Bildschirms von 9:16 besitzt jedoch die folgenden Nachteile. Wenn
der Fernsehempfänger
ein Bildsignal mit einem Vertikal/Horizontal-Verhältnis des
Bildschirms von 3:4 empfängt
und es anschließend
darstellt, wird das Bildsignal in horizontaler Richtung auf der
Farbbildröhre 4 mit
einem Vertikal/Horizontal-Verhältnis des
Bildschirms von 9:16 aufgrund des unterschiedlichen Vertikal/Horizontal-Verhältnis des
Bildschirms verbreitert dargestellt, wodurch ein fehlerhaftes Bild dargestellt
und die Bildqualität
verschlechtert wird.
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Die
EP-A1-0 280 932 offenbart ein Bildsystem zum Abbilden von Bildsignalen
mit niedriger Auflösung
auf Bildschirmen mit höherer
Auflösung.
Die Bildsignale mit niedriger Auflösung haben abwechselnd ungeradzahlige
und geradzahlige Felder und sind in einem ungeradzahligen Zeilenspeicher
und einem geradzahligen Zeilenspeicher entsprechend gespeichert.
Ein Interpolator interpoliert benachbarte ungeradzahlige und geradzahlige
Zeilen. Ein Selektor wählt
zyklisch ungeradzahlige, geradzahlige und interpolierte Zeilen nach
einem vorgewählten
Muster aus. Durch die Auswahl geradzahliger, ungeradzahliger und
interpolierter Zeilen wird die Zahl der Zeilen pro Bild erhöht und ein
Bildsignal mit hoher Auflösung erzeugt.
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Daher
ist es eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung
zum Ausgleichen eines Bildsignals für einen Fernsehempfänger mit
einem Vertikal/Horizontal-Verhältnis
des Bildschirms von 9:16 (nachstehend als 9:16-Bildschirmverhältnis bezeichnet)
bereitzustellen, der ein empfangenes Bildsignal mit einem Vertikal/Horizontal-Verhältnis des Bildschirms
von 3:4 (nachstehend als 3:4-Bildschirmverhältnis bezeichnet) Teilbild
für Teilbild
in einem Speicher speichern, das gespeicherte Bildsignal Zeile für Zeile
lesen und das gelesene Bildzeilensignal durch eine Verknüpfung eines
aktuellen Bildzeilensignals und eines der aktuellen Zeile am nächsten liegenden
Bildzeilensignals geeignet auf das 9:16-Bildschirmverhältnis interpolieren
kann, um das Bildsignal mit einem 3:4-Bildschirmverhältnis auf
einer Farbbildröhre
mit einem 9:16-Bildschirmverhältnis
ohne Bildverzerrung darzustellen.
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Diese
Aufgabe wird mit den Merkmalen der Patentansprüche gelöst.
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Gemäß einem
Aspekt der vorliegenden Erfindung gibt ein Teilbildsignal-Ausgangsabschnitt
ein erstes und ein zweites Teilbildsignal mit zueinander entgegengesetzten
logischen Pegeln für
jeden Teilbildabschnitt gemäß eines
pro Teilbild eines Bildsignals mit einem ersten Vertikal/Horizontal-Verhältnis des
Bildschirms (nachstehend als erstes Bildschirmverhältnis bezeichnet)
erzeugten Vertikalsynchronisierungssignals aus.
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Einem
Adressenzähler
wird das Vertikalsynchronisierungssignal als Rückstellsignal und ein vorgegebener
Taktimpuls als Taktsignal eingegeben, wobei der Adressenzähler eine
Schreibadresse erzeugt, die zum Schreiben des Bildsignals mit dem ersten
Bildschirmverhältnis
in der Teilbildeinheit benötigt
wird.
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Ein
A/D-Wandlerabschnitt wandelt das empfangene Bildsignal mit dem ersten
Bildschirmverhältnis
in ein entsprechendes Digitalsignal um.
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Ein
Schreib/Leseabschnitt erzeugt unter Verwendung des ersten Teilbildsignals,
des zweiten Teilbildsignals und des Taktimpulses ein Lesesignal
und ein Schreibsignal.
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Ein
Leseadressen-Erzeugungsabschnitt erzeugt unter Verwendung der vom
Adressenzähler ausgegebenen
Schreibadresse eine Leseadresse eines aktuellen Bildzeilensignals
und eine Leseadresse eines der aktuellen Zeile am nächsten liegenden Bildzeilensignals
geeignet für
einen Bildschirm mit einem zweiten Vertikal/Horizontal-Verhältnis des
Bildschirms (nachstehend als zweites Bildschirmverhältnis bezeichnet).
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Einem
Adressenschaltungsabschnitt wird das erste Teilbildsignal und das
zweite Teilbildsignal als ein Schaltsteuersignal eingegeben, wobei
der Adressenschaltungsabschnitt die Schreibadresse, die Leseadresse
des aktuellen Bildzeilensignals und die Leseadresse des der aktuellen Zeile
am nächsten liegenden
Bildzeilensignals selektiv überträgt.
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In
Antwort auf das Lesesignal und das Schreibsignal, die vom Lese/Schreib-Steuerabschnitt zugeführt werden,
und die Schreibadresse und die Leseadresse, die über den Adressenschaltungsabschnitt
zugeführt
werden, schreibt ein Teilbildspeicherabschnitt das vom A/D-Wandlerabschnitt
zugeführte
Bildsignal mit dem ersten Bildschirmverhältnis in der Teilbildeinheit,
liest gleichzeitig das geschriebene Bildsignal mit dem ersten Bildschirmverhältnis in
der Zeileneinheit und bildpunktinterpoliert das Bildsignal geeignet
für das
zweite Bildschirmverhältnis.
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Einem
Datenschaltungsabschnitt wird das erste Teilbildsignal und das zweite
Teilbildsignal als ein Schalsteuersignal eingegeben, wobei der Datenschaltungsabschnitt
das bildpunktinterpolierte Bildsignal in der Zeileneinheit an den
Teilbildspeicherabschnitt in der Zeileneinheit ausgibt, oder das
vom A/D-Wandlerabschnitt ausgegebene Bildsignal dem Teilbildspeicher
in der Teilbildeinheit zuführt.
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Ein
Zeilenausgleichsoperationsabschnitt interpoliert das vom Datenschaltungsabschnitt
in der Zeileneinheit ausgegebene Bildzeilensignal durch Ausführen einer
Additionsoperation mit dem Bildzeilensignal geeignet für das zweite
Bildschirmverhältnis.
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Ein
Ausgangsabschnitt gibt die vom Zeilenausgleichsoperationsabschnitt
interpolierten Bildzeilensignale geeignet für das zweite Bildschirmverhältnis aus.
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Ein
D/A-Wandlerabschnitt wandelt die vom Zeilenausgleichsoperationsabschnitt
ausgegebenen Bildzeilensignale in entsprechende Analogsignale um.
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Die
Erfindung wird nachfolgend unter Bezug auf die Abbildungen beschrieben,
es zeigen:
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1 ein
Blockdiagramm einer erfindungsgemäßen Vorrichtung zum Ausgleichen
eines Bildsignals für
einen Fernsehempfänger;
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2a ein
erläuterndes
Diagramm zur Darstellung eines Vertikal/Horizontal-Verhältnisses
des Bildschirms von 3:4 und eines Vertikal/Horizontal-Verhältnisses
des Bildschirms von 9:16;
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2b ein
erläuterndes
Diagramm zur Darstellung des erfindungsgemäßen Zeileninterpolationsprinzips;
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3 ein
Blockdiagramm eines herkömmlichen
Fernsehempfängers
mit einem Vertikal/Horizontal-Verhältnis des Bildschirms von 3:4;
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4a bis 4g Taktdiagramme
zur Darstellung der Arbeitsweisen eines Adressenzählers und
eines A/D-Wandlerabschnitts durch ein Teilbildsignal in der erfindungsgemäßen Vorrichtung
zum Ausgleichen eines Bildsignals;
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5a bis 5k Taktdiagramme
zur Darstellung der Arbeitsweisen eines Ausgangsabschnitts und eines
Lese/Schreib-Steuerabschnitts durch
ein Teilbildsignal und einen Taktimpuls in der Vorrichtung zum Ausgleichen
eines Bildsignals für
einen Fernsehempfänger;
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6a bis 6j Taktdiagramme
zur Darstellung der Leseoperation und der Schreiboperation eines
Teilbildspeicherabschnitts durch ein Lesesignal und ein Schreibsignal
von einem Lese/Schreib-Steuerabschnitt in der Vorrichtung zum Ausgleichen
eines Bildsignals für
einen Fernsehempfänger;
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7 ein
detailliertes Schaltbild eines Teilbildsignal-Ausgangsabschnitts,
eines Adressenzählers
und eines A/D-Wandlerabschnitts in der Vorrichtung von 1;
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8 ein
detailliertes Schaltbild eines Leseadressen-Erzeugungsabschnitts in der Vorrichtung von 1;
und
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9 ein
detailliertes Schaltbild eines Teilbildspeicherabschnitts, eines
Datenschaltungsabschnitts und eines Adressenschaltungsabschnitts
in der Vorrichtung von 1.
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Nachfolgend
werden unter Bezug auf 1 und 2 und 4 bis 9 die Vorrichtung
zum Ausgleichen eines Bildsignals und die Arbeitsweisen der Vorrichtung
beschrieben. Gemäß 2a und 2b wird
zunächst
das erfindungsgemäße Ausgleichsprinzip
eines Bildsignals beschrieben. 2a zeigt
ein 3:4-Bildschirmverhältnis
und ein 9:16-Bildschirmverhältnis.
Beim NTSC-Verfahren müssen, weil
ein Teilbild 262.5 Bildzeilen aufweist, die 262.5 × 3/4 Bildzeilen in
262.5 Bildzeilen umgewandelt werden, um ein Bildsignal mit einem
3:4-Bildschirmverhältnis
auf einer Farbbildröhre
eines Fernsehempfängers
(nachstehend als TV bezeichnet) mit einem 9:16-Bildschirmverhältnis darzustellen.
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Herkömmlich werden
die einem Bildschirm entsprechenden Bildsignale allgemein als Vollbild
bezeichnet. Ein Vollbild weist zwei Teilbilder und ein Teilbild
weist 262.5 Zeilen auf. D.h., ein Vollbild weist 525 Zeilen auf
(NTSC-Verfahren).
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Wie
vorstehend erwähnt,
werden 3 Bildzeilen mit einem 3:4-Bildschirmverhältnis in 4 Bildzeilen für ein 9:16-Bildschirmverhältnis umgewandelt,
wodurch das Bildsignal mit dem 3:4-Bildschirmverhältnis ohne
Bildverzerrung auf einer Farbbildröhre mit einem 9:16-Bildschirmverhältnis dargestellt
werden kann.
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2b zeigt
das erfindungsgemäße Prinzip. Gemäß 2b werden
das ..., n-3-te Bildzeilensignal, das n-2-te Bildzeilensignal, das
n-1-te Bildzeilensignal und das n-te Bildzeilensignal auf der Farbbildröhre mit
dem 3:4-Bildschirmverhältnis
durch eine vorgegebene Additionsoperation verarbeitet, so daß das ...,
n-3-te Bildzeilensignal, das [(n-3) + 3(n-2)]/4-te Bildzeilensignal,
das [(n-2) + (n-1)]/2-te Bildzeilensignal, das [3(n-1) + n]/4-te
Bildzeilensignal und das n-te Bildzeilensignal auf der Farbbildröhre mit
dem 9:16-Bildschirmverhältnis
dargestellt werden können.
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Diese
Zeileninterpolation dient dazu, ein Bildsignal mit einem 3:4-Bildschirmverhältnis in
der vertikalen Richtung der Farbbildröhre mit einem 9:16-Bildschirmverhältnis geeignet
umzuwandeln.
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Um
ein Bildsignal mit einem 3:4-Bildschirmverhältnis geeignet für ein 9:16-Bildschirmverhältnis vollständig zu
interpolieren, muß das
Bildsignal mit dem 3:4-Bildschirmverhältnis nicht nur in der vertikalen
Richtung sondern auch in horizontaler Richtung interpoliert werden.
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Um
ein Bildsignal mit einem 3:4-Bildschirmverhältnis in der horizontalen Richtung
einer Farbbildröhre
mit einem 9:16-Bildschirmverhältnis
geeignet umzuwandeln, wird das Bildignal mit dem 3:4-Bildschirmverhältnis mit
einer Taktgeschwindigkeit gelesen, die von derjenigen des Schreibvorgangs
verschieden ist. Das Verfahren wird als Bildpunktinterpolation bezeichnet.
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1 zeigt
ein Blockdiagramm einer Vorrichtung zum Ausgleichen eines Bildsignals
für einen Fernsehempfänger, die
durch das erfindungsgemäße Ausführen der
vorstehenden Zeileninterpolation und der Bildpunktinterpolation
ein Bildsignal mit einem 3:4-Bildschirmverhältnis für einen TV mit einem 9:16-Bildschirmverhältnis geeignet
ausgleicht.
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Wie
in der Abbildung dargestellt, umfaßt die erfindungsgemäße Vorrichtung
einen Teilbildsignal-Ausgangsabschnitt 9 zum Empfangen
eines in einem Bildsignal mit einem 3:4-Bildschirmverhältnis festgestellten
Vertikalsynchronisierungssignals (Vsync) und zum Erzeugen eines
ersten Teilbildsignals S und eines zweiten Teilbildsignals /S mit
zueinander entgegengesetzten logischen Pegeln in Antwort auf das
Vertikalsynchronisierungssignal, einen Adressenzähler 10, um die Schreibadresse ADW0–ADW23 eines
Teilbildspeicherabschnitts zu erhalten, der zum Schreiben und zum
Lesen des Bildsignals benötigt
wird, wobei das Vsync-Signal und ein Taktimpuls fs verwendet werden,
und einen A/D-(Analog/Digital-)
Wandlerabschnitt 11 zum Umwandeln des empfangenen analogen
Bildsignals mit einem 3:4-Bildschirmverhältnis in ein entsprechendes
Digitalsignal, einen Lese/Schreib-Steuerabschnitt 12 zum
Erzeugen eines Lesesignals /RD und eines Schreibsignals /WR des
Teilbildspeichers unter Verwendung des ersten Teilbildsignals S,
des zweiten Teilbildsignals /S und des Taktimpulses fs, und zum
Steuern des Lese- und des Schreibvorgangs des Bildsignals durch
das Lesesignal /RD und das Schreibsignal /WR, zwei Leseadressen-Erzeugungsabschnitte 13, 14,
um die Leseadresse ADRA0–ADRA23
einer aktuellen Zeile bzw. die Leseadresse ADRB0–ADRB23 einer dieser Zeile
am nächsten
liegenden Zeile geeignet für
ein 9:16-Bildschirmverhältnis
gemäß der vom
Adressenzähler 10 ausgegebenen
Schreibadresse ADW0–ADW23
zu erzeugen, um das in den Teilbildspeicher geschriebene Bildsignal
mit dem 3:4-Bildschirmverhältnis
zu lesen, zwei Adressenschaltungsabschnitte 15, 16 zum selektiven Übertragen
der Schreibadresse ADW0–ADW23
vom Adressenzähler 10 und
der Leseadressen ADRA0–ADRA23,
ADRB0–ADRB23
von den Leseadressen-Erzeugungsabschnitten 13, 14 an die
Teilbildspeicher, um das Bildsignal mit dem 3:4-Bildschirmverhältnis in
Antwort auf das erste Teilbildsignal S und das zweite Teilbildsignal
/S zu lesen oder zu schreiben, vier Teilbildspeicher 17, 18, 19, 20 zum
Schreiben des Bildsignals in der Teilbildeinheit oder zum Lesen
des vom A/D-Wanderabschnitt 11 ausgegebenen Bildsignals
mit dem 3:4-Bildschirmverhältnis
in der Zeileneinheit in Antwort auf die Schreibadresse ADW0–ADW23 und
die Leseadressen ADRA0–ADRA23,
ADRB0–ADRB23,
die über die
Adressenschaltungsabschnitte 15, 16 zugeführt werden,
einen Datenschaltungsabschnitt 21 zum selektiven Ausgeben
des in den Teilbildspeichern 17, 18, 19, 20 gespeicherten
Bildsignals in Antwort auf das erste Teilbildsignal S und das zweite
Teilbildsignal /S, einen Zeilenausgleichoperationsabschnitt 22, um
eine Additionsoperation mit dem Bildzeilensignal mit dem 3:4-Bildschirmverhältnis auszuführen, das von
den Teilbildspeichern 17, 18, 19, 20 durch
den Datenschaltungsabschnitt 21 selektiv ausgegeben wird,
so daß es
für einen
Bildschirm mit einem 9:16-Bildschirmverhältnis in der Zeileneinheit
geeignet interpoliert werden kann, vier Ausgabepuffer 23, 24, 25, 26,
um das interpolierte Bildzeilensignal für einen Bildschirm mit einem
9:16-Bildschirmverhältnis durch
den Zeilenausgleichoperationsabschnitt 22 in einer vorgegebenen
Reihenfolge geeignet, auszugeben, einen D/A- (Digital/Analog-) Wandlerabschnitt 27 zum
Umwandeln der von den Ausgabepuffern 23, 24, 25, 26 ausgegebenen
Bildzeilensignale in die entsprechenden Analogsignale, einen Zähler 28 zum
Erzeugen Taktsignalen, die die korrekten zeitlichen Steuerungen
der von den Ausgabepuffern 23, 24, 25, 26 ausgegebenen
Bildzeilensignale unter Verwendung des Taktimpulses fs steuern,
und einen Ausgabepuffer-Steuerabschnitt 29, um die Taktsignale
zu dekodieren und die dekodierten Signale als Ausgang-Frei gabesignale
Y0, Y1, Y2, Y3 an die Ausgabepuffer 23, 24, 25, 26 zu übergeben.
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Wie
in 1 dargestellt, können zwei Leseadressen-Erzeugungsabschnitte 13, 14 zusammengefaßt als Leseadressen-Erzeugungsabschnitt
bezeichnet werden. Zwei Adressenschaltungsabschnitte 15, 16 können ebenfalls
zusammengefaßt
als Adressenschaltungsabschnitt bezeichnet werden. Die Ausgabepuffer 23, 24, 25, 26,
der Zähler 28,
der Ausgabepuffer-Steuerabschnitt 29 und
der D/A-Wandlerabschnitt 27 können ebenfalls zusammengefaßt als Ausgabeabschnitt
bezeichnet werden.
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In 1 bezeichnen
die Bezugszeichen 22A, 22B und 22C jeweils
Addierglieder. Nachstehend werden unter Bezug auf 1 und 4 bis 6 die
Arbeitsweisen der erfindungsgemäßen Vorrichtung
zum Ausgleichen eines Bildsignals für einen Fernsehempfänger beschrieben.
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Wenn
das Vertikalsynchronisierungssignal (Vsync) (4a) dem
Teilbildsignal-Ausgangsabschnitt 9 von 1 zugeführt wird,
erzeugt der Teilbildsignal-Ausgangsabschnitt 9 bei jeder
abfallenden Flanke des Vsync-Signals das erste Teilbildsignal S und
das zweite Teilbildsignal /S mit zueinander entgegengesetzten Pegeln
in Antwort auf das Vsync-Signal (4b, 4c)
und führt
diese Signale gleichzeitig dem Lese/Schreib-Steuerabschnitt 12,
den Adressenschaltungsabschnitten 15 und 16 und
dem Daten-Schaltungsabschnitt 21 zu.
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Wenn
andererseits der Taktimpuls fs dem A/D-Wandlerabschnitt 11 zugeführt wird,
wandelt der A/D-Wandlerabschnitt 11 das eingegebene analoge Bildsignal
in das entsprechende Digitalsignal D0–D7 (4f) mit
einem 3:4-Bildschirmverhältnis
um.
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Das
Digitalsignal D0–D7
wird gemäß der Funktion
des Daten-Schaltungsabschnitts 21 den Datenports DP0–DP7 der
Teilbildspeicher 17, 18 oder der Teilbildspeicher 19, 20 selektiv
zugeführt.
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Der
Taktimpuls fs wird auch dem Adressenzähler 10 als Taktsignal
zugeführt
und darin gezählt. Das
Zählergebnis wird
gemäß der Funktion
der Adressenschaltungsabschnitte 15, 16 als Schreibadresse
ADW0–ADW23
ausgegeben und den Adressenports AD0–AD23 der Teilbildspeicher 17, 18 oder der
Teilbildspeicher 19, 20 selektiv zugeführt.
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Das
Ausgangssignal wird auch den Leseadressen-Erzeugungsabschnitten 13, 14 sowie
den Adressenschaltungsabschnitten 15, 16 zugeführt. Im Leseadressen-Erzeugungsabschnitt 13 werden
die eingegebenen Adressen ADW0–ADW23
zur ersten Offset-Adresse SDA0–SDA23
addiert, um einen Bereich festzulegen, der dem Bildschirm mit einem 9:16-Bildschirmverhältnis einer
aktuellen Zeile entspricht, und das Additionsergebnis den Adressenports
AD0–AD23
der Teilbildspeicher 17, 19 als erste Leseadresse
ADRA0–ADRA23 über die
Adressenschaltungsabschnitte 15, 16 zuzuführen.
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Andererseits
wird im Leseadressen-Erzeugungsabschnitt 14 die erste Leseadresse (ADRA0–ADRA23)
zur zweiten Offset-Adresse SDB0–SDB23 addiert,
um einen Bereich festzulegen, der dem Bildschirm mit einem 9:16-Bildschirmverhältnis einer
der aktuellen Zeile am nächsten
liegenden Zeile entspricht, und das Additionsergebnis den Adressenports
AD0–AD23
der Teilbildspeicher 18, 20 als zweite Leseadresse
ADRB0–ADRB23 über die
Adressenschaltungsabschnitte 15, 16 zuzuführen.
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4g dient
zur Darstellung der korrekten zeitlichen Steuerung der vorstehend
erwähnten Adressen.
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Andererseits
erzeugt der Lese/Schreib-Steuerabschnitt 12 das Datenlesesignal
/RD und das Datenschreibsignal /WR mit den in 5a, 5b bzw. 5j, 5k dargestellten
zeitlichen Steuerungen entsprechend dem niedrigen Impulsintervall
TSL und dem hohen Impulsintervall TSH des zugeführten ersten Teilbildsignals
S und des zugeführten
zweiten Teilbildsignals /S und führt
diese Signale den Teilbildspeichern 17, 18, 19, 20 zu.
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Daher
werden, während
das erste Teilbildsignal S, wie in 6a dargestellt,
einen niedrigen Zustand (S="0": TSL) annimmt, die
Adressenschaltungsabschnitte 15, 16 auf den Anschluß von S=0 geschaltet,
wobei die Schreibadresse ADW0– ADW23 über den
Anschluß von
S=0 den Teilbildspeichern 17, 18 zugeführt wird.
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Außerdem werden
die erste Leseadresse ADRA0–ADRA23
und die zweite Leseadresse ADRB0–ADRB23, wie in 6g und 6i dargestellt,
dem Teilbildspeicher 19 bzw. dem Teilbildspeicher 20 zugeführt, weil
die Adressenschaltungsabschnitte 15, 16 auf den
Anschluß von
S=0 geschaltet sind, wobei, weil der Daten-Schaltungsabschnitt 21 auf
den Anschluß von
S=0 geschaltet ist, von den Datenports DP0–DP7 der Teilbildspeicher 19, 20 das Bildsignal
mit einem 3:4-Bildschirmverhältnis ausgegeben
wird, wie in 6h und 6j dargestellt. D.h.,
während
das erste Teilbildsignal S einen niedrigen Zustand annimmt, wird
ein beispielsweise in 6b dargestelltes Schreibsignal
/WR dem Schreibsteueranschluß W
der Teilbildspeicher 17, 18 und gleichzeitig dem
Lesesteueranschluß R
der Teilbildspeicher 19, 20 zugeführt, wobei
das Bildsignal in die Teilbildspeicher 17, 18 geschrieben
und aus den Teilbildspeichern 19, 20 gelesen wird.
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Wenn
das zweite Teilbildsignal /S andererseits einen hohen Zustand TSH
annimmt, wird das Datenlesesignal /RD vom Lese/Schreib-Steuerabschnitt 12 dem
Lesesteueranschluß R
der Teilbildspeicher 17, 18 und gleichzeitig dem
Schreibsteueranschlub W der Teilbildspeicher 19, 20 zugeführt.
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Weil
zu diesem Zeitpunkt die Adressenschaltungsabschnitte 15, 16 und
der Daten-Schaltungsabschnitt 21 auf den Anschluß von /S=0
geschaltet sind, wird die Schreibadresse ADW0–ADW23 den Teilbildspeichern 19, 20 bzw.
die erste Schreibadresse ADRA0–ADRA23
sowie die zweite Schreibadresse ADRB0–ADRB23 den Teilbildspeichern 17, 18 zugeführt, wodurch
das Bildsignal D0–D7
in die Teilbildspeicher 19, 20 geschrieben bzw.
die Bildsignale DA0–DA7,
DB0–DB7
aus den Teilbildspeichern 17, 18 gelesen werden.
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Hierbei
hat die Leseadresse mehr Adressen als die Schreibadresse, so daß das Bildsignal
mit einem 3:4-Bildschirmverhältnis
in der Zeileneinheit gelesen und gleichzeitig geeignet für ein 9:16-Bildschirmverhältnis bildpunktinterpoliert
werden kann.
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Die
von den Teilbildspeichern 17, 18 oder den Teilbildspeichern 19, 20 ausgegebenen
Bildsignale DA0–DA7,
DB0–DB7
werden dem Zeilenausgleichoperationsabschnitt 22 zugeführt.
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Das
erste Addierglied 22A führt
eine Additionsoperation C1 = A1 + B1/2 aus und führt daraufhin das Additionsergebnis
einem Eingangsanschluß A2 des
zweiten Addierglieds 22B, dem Ausgabepuffer 25 und
gleichzeitig einem Eingangsanschluß A3 des dritten Addierglieds 23C zu.
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Das
zweite Addierglied 22B führt eine ähnliche Additionsoperation
C2 = (A2 + B2)/2 aus und führt
daraufhin das Additionsergebnis C2 = (A1 + 3B1)/4 über seinen
Ausgangsanschluß C2
dem Ausgabepuffer 24 zu.
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Das
dritte Addierglied 22C führt eine ähnliche Additionsoperation
C3 = (A3 + B3)/2 aus und führt
daraufhin das Additionsergebnis C3 = (3A1 + B1)/4 über seinen
Ausgangsanschluß C3
dem Ausgabepuffer 26 zu.
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Andererseits
wird das von den Teilbildspeichern 17, 19 dem
Eingangsanschluß A1
des ersten Addierglieds 22A zugeführte Bildsignal DA0–DA7 gleichzeitig
dem Ausgabepuffer 23 zugeführt.
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Daher
sind die jeweils von den Ausgabepuffern 23, 24, 25, 26 ausgegebenen
Bildsignale A, (A1 + 3B1)/4, (A1 + B1)/2, (3A1 + B1)/4, welche geeignet für ein 9:16-Bildschirmverhältnis interpoliert
sind.
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Die
von den Ausgabepuffern 23, 24, 25, 26 ausgegebenen
Bildsignale werden durch den D/A-Wandlerabschnitt 27 in
die ursprünglichen
Analogsignale umgewandelt und anschließend ausgegeben.
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Zu
diesem Zeitpunkt werden die Ausgabepuffer 23, 24, 25, 26 durch
den Zähler 28 und
den Ausgabepuffer-Steuerabschnitt 29 gesteuert. D.h., der
Zähler 28 zählt den
in 5c dargestellten Taktimpuls fs und gibt dann die
als Zählergebnis
erhaltenen gezählten
Impulse von 5e und 5f über die
Ausgangsanschlüsse
Q0, Q1 aus.
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Der
Ausgabepuffer-Steuerabschnitt 29 dekodiert die in 5f und 5i dargestellten
Zählimpulse
und führt
an schließend
die dekodierten Impulse als die Pufferausgang-Freigabesignale /Y0, /Y1, /Y2, /Y3 über die
Ausgangsanschlüsse
Y0, Y1, Y2, Y3 dem Anschluß /OE
der Ausgabepuffer 23, 24, 25, 26 zu.
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Daher
geben die Ausgabepuffer 23, 24, 25, 26 die
interpolierten Bildsignale in einer vorgegebenen Reihenfolge gemäß den Pufferausgang-Freigabesignalen
/Y0, /Y1, /Y2, /Y3 aus.
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7 zeigt
eine detaillierte Schaltung des Teilbildsignal-Ausgangsabschnitts 9,
des Adressenzählers 10 und
des A/D-Wandlerabschnitts 11 in 3.
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In 7 weist
der Teilbildsignal-Ausgangsabschnitt 9 ein JK-Flipflop
auf, das das erste Teilbildsignal S und das zweite Teilbildsignal
/S von dessen nicht-invertierendem Ausgangsanschluß Q bzw.
von dessen invertierendem Ausgangsanschluß /Q gemäß dem dem Taktsignal-Eingangsanschluß T zugeführten Vertikalsynchronisierungssignal
Vsync ausgibt.
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In 7 weist
der Adressenzähler 10 drei
Binärzähler 10A, 10B, 10C zum
Ausgeben von 8 Bit auf, wobei dem Zähler das Vsync-Signal als Rückstellsignal
zugeführt
wird.
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Daher
werden die Zähler 10A, 10B, 10C für jedes
Teilbild zurückgesetzt
und führen
unter Verwendung des Taktimpulses fs als Taktsignal eine Zähloperation
aus, um dadurch die Schreibadresse ADW0–ADW23 aus 24 Bits zu bilden.
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Der
A/D-Wandlerabschnitt 11 wandelt das eingegebene analoge
Bildsignal in ein Digitalsignal D0–D7 aus 8 Bits um und gibt
anschließend
das Digitalsignal über
seinen Ausgangsanschluß Q0–Q7 aus.
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8 zeigt
eine detaillierte Schaltung der Leseadressen-Erzeugungsabschnitte 13, 14.
Wie in dieser Abbildung dargestellt, weist der Leseadressen-Erzeugungsabschnitt 13 sechs
Adressen 13A–13F auf,
die durch Addieren der ersten Offset-Adresse SDA0–SDA23 in
der Einheit von 4 Bits zur Schreibadresse ADW0–ADW23 die erste Leseadresse
ADRA0–ADRA23
bilden.
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Der
Leseadressen-Erzeugungsabschnitt 14 weist ferner sechs
Addierglieder 14A–14F auf,
die durch Addieren der er sten Leseadresse ADRA0–ADRA23 von den Addiergliedern 13A–13F zu
der zweiten Offset-Adresse SDB0–SDB23
die zweite Leseadresse ADRB0–ADRB23
bilden.
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In 8 führt jedes
der Addierglieder 13A–13F, 14A–14F ein
von einem Addierglied eines Bits einer niedrigen Ordnung ausgegebenes Übertragsausgangssignal
Cout einem Addierglied eines Bits einer
höheren
Ordnung als Übertragseingangssignal
Cin zu, um dadurch die erste Leseadresse ADRA0–ADRA23
und die zweite Leseadresse ADRB0–ADRB23 aus 24 Bits zu bilden.
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9 zeigt
eine periphere Schaltung der Teilbildspeicher 17, 18, 19, 20.
In 9 weist der Adressenschaltungsabschnitt 15 vier
Puffer 15A–15D mit
drei Zuständen
auf, die das erste Teilbildsignal S und das zweite Teilbildsignal
/S über
deren Ausgang-Freigabeanschluß /OE
als ein Ausgangs-Freigabesignal ausgeben.
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Der
Adressenschaltungsabschnitt 16 weist vier Puffer 16A–16D mit
drei Zuständen
auf, die das erste Teilbildsignal S und das zweite Teilbildsignal
/S über
deren Ausgang-Freigabeanschluß /OE als
ein Ausgangs-Freigabesignal ausgeben.
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Wenn
daher das erste Teilbildsignal S einen niedrigen Zustand annimmt,
nehmen die Puffer 15B, 15C mit drei Zuständen im
Adressenschaltungsabschnitt 15 einen Freigabezustand an,
wodurch die über
den Eingangsanschluß A0
den Adressenports AD0–AD23
zugeführte
Adresse ADW0–ADW23 über den
Ausgangsanschluß B0–B23 ausgegeben
wird.
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Die
Puffer 16A, 16D mit drei Zuständen im Adressenschaltungsabschnitt 16 nehmen
einen Freigabezustand an, wodurch die zweite Leseadresse ADRB0–ADRB23
dem Adressenport AD0–AD23
des Teilbildspeichers 20 und die erste Leseadresse ADRA0–ADRA23
dem Adressenport AD0–AD23
des Teilbildspeichers 19 zugeführt werden.
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Wenn
andererseits das zweite Teilbildsignal /S einen niedrigen Zustand
annimmt, nehmen die Puffer 15A, 15D im Adressenschaltungsabschnitt 15 einen
Freigabezustand an, wodurch die erste Leseadresse ADRA0–ADRA23
dem Teilbildspei cher 17 und die zweite Leseadresse ADRB0–ADRB23
dem Teilbildspeicher 18 zugeführt werden.
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Die
Puffer 16B, 16C mit drei Zuständen im Adressenschaltungsabschnitt 16 nehmen
ebenfalls einen Freigabezustand an, wodurch die Schreibadresse ADW0–ADW23 in
die Teilbildspeicher 19, 20 geschrieben wird.
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Andererseits
weist der Datenschaltungsabschnitt 21 acht Puffer 21A–21H mit
drei Zuständen auf,
die durch das erste Teilbildsignal S und das zweite Teilbildsignal
/S, die voneinander unterschiedliche (bzw. entgegengesetzte) Pegel
aufweisen, gesteuert werden.
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Wenn
daher das erste Teilbildsignal S einen niedrigen Zustand annimmt,
nehmen die Puffer 21A, 21D, 21E, 21H mit
drei Zuständen
einen Freigabezustand an, um dadurch das Bildsignal D0–D7 dem
Teilbildspeicher 17 zuzuführen, um das Bildsignal DA0–DA7 vom
Teilbildspeicher 19 auszugeben, um das Bildsignal D0–D7 dem
Teilbildspeicher 18 zuzuführen, und um das Bildsignal
DB0–DB7
vom Teilbildspeicher 20 auszugeben.
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Wenn
das zweite Teilbildsignal /S einen niedrigen Zustand annimmt, nehmen
die Puffer 21B, 21C, 21F, 21G mit
drei Zuständen
einen Freigabezustand an, um dadurch das Bildsignal DA0–DA7 vom
Teilbildspeicher 17 auszugeben, um das Bildsignal D0–D7 dem
Teilbildspeicher 19 zuzuführen, um das Bildsignal DB0–DB7 vom
Teilbildspeicher 18 auszugeben, und um das Bildsignal D0–D7 dem
Teilbildspeicher 20 zuzuführen.
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Der
Lese/Schreib-Steuerabschnitt 12 weist ein erstes ODER-Gatter 12A,
dem der Taktimpuls fs und das erste Teilbildsignal S eingegeben
werden, und ein zweites ODER-Gatter 12B auf,
dem der Taktimpuls fs und das zweite Teilbildsignal /S eingegeben
werden, wodurch das Lesesignal /RD und das Schreibsignal /WR ausgegeben
werden (vergl. 5a, 5b, 5c, 5j und 5k).
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Wie
vorstehend beschrieben, wird ein einem Fernsehempfänger mit
einem 9:16-Bildschirmverhältnis
zugeführtes
Bildsignal mit einem 3:4-Bildschirmverhältnis durch eine Schreibadresse
in der Teilbildeinheit in einen Speicher im Fernsehempfänger geschrieben,
wobei anschließend
das im Speicher gespeicherte Bildsignal in der Zeileneinheit mit mehr
Leseadressen als die Schreibadresse gelesen wird, wodurch die Bildpunktinterpolation
und die Zeileninterpolation des Bildsignals mit einem 3:4-Bildschirmverhältnis geeignet
für ein
9:16-Bildschirmverhältnis
durchgeführt
werden kann.
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Wie
vorstehend beschrieben, können
mit der erfindungsgemäßen Vorrichtung
zum Ausgleichen eines Bildsignals für einen Fernsehempfänger Benutzer
eines Fernsehempfängers
mit einem 9:16-Bildschirmverhältnis
das einem Bildsignal mit einem 3:4-Bildschirmverhältnis entsprechende
Bild ohne Bildverzerrungen sehen, weil das Bildsignal mit dem 3:4-Bildschirmverhältnis geeignet
für ein
9:16-Bildschirmverhältnis
in einem Fernsehempfänger
mit einem 9:16-Bildschirmverhältnis
ausgeglichen wird.