DE4305017C2 - Anordnung mit einem Prozessor und peripheren Einheiten - Google Patents

Anordnung mit einem Prozessor und peripheren Einheiten

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Description

Die Erfindung betrifft eine Anordnung mit mindestens einem Prozessor, der über einen Adreß-, Steuer- und n Daten­ leitungen aufweisenden Systembus mit einem Koppelelement verbunden ist, peripheren Einheiten, die über einen ex­ ternen Bus an das Koppelelement angeschlossen sind und mit dem Prozessor Daten austauschen, wobei die peripheren Ein­ heiten n Widerstände aufweisen, die jeweils an eine Daten­ leitung des externen Busses und andererseits entsprechend den binären Werten eines vorgebbaren Schlüssels über Potentialleitungen an unterschiedliche Potentiale gelegt sind, die während Lesezugriffen zum Prozessor übertragen werden.
In einer derartigen aus der DE-PS 36 02 582 bekannten An­ ordnung läßt sich durch die Wahl der Anschlüsse der Wider­ stände an Potentialleitungen mit unterschiedlichen Poten­ tialen ein Schlüssel für eine periphere Einheit erzeugen. Dieser Schlüssel in Form einer Binärkombination zeigt dem Prozessor eines Automatisierungsgerätes an, welcher Art die periphere Einheit ist, z. B. vom Typ einer Digital-Ausgabebaugruppe. Mit dieser bekannten Anordnung, die mit einem 8 Bit breiten Datenbus versehen ist, sind maximal acht Widerstände jeweils an ein Betriebspotential oder Massepotential anschließbar, wodurch ein 8 Bit-codierter Schlüssel für maximal 256 verschiedene periphere Einheiten vorgebbar ist.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art zu schaffen, in der ein m Bit-codierter Schlüssel vorgebbar ist, wobei m eine Zahl größer als die Anzahl n der Datenbusleitungen ist.
Diese Aufgabe wird dadurch gelöst, daß im Falle eines m Binärwerte aufweisenden Schlüssels, mit m < n, das Poten­ tial an mindestens einer Potentialleitung änderbar ist und daß mehrere Lesezugriffe des Prozessors zum Lesen des Schlüssels vorgesehen sind, wobei das Potential dieser Potentialleitung zwischen den Lesezugriffen geändert wird.
Mit der erfindungsgemäßen Anordnung können z. B. für den Fall, daß die Anordnung einen 8 Bit breiten Datenbus auf­ weist, die Potentiale an zwei Potentialleitungen änderbar und 16 Bit-codierte Schlüssel vorgesehen sind, 64 k unter­ schiedliche Schlüssel in codierter Form eingestellt werden, die der Prozessor während zwei Lesezugriffen empfängt.
Anhand eines in der Figur dargestellten Ausführungs­ beispiels werden die Erfindung, deren Ausgestaltungen und Vorteile näher erläutert.
Die Figur zeigt ein Blockschaltbild einer speicherprogram­ mierbaren Steuerung mit einem Prozessor PR, einem Arbeits­ speicher AS und einer peripheren Einheit PE. Der Prozessor PR und der Arbeitsspeicher AS sind über einen Systembus SYB, ein Koppelelement KE und einen externen Bus EB mit der peripheren Einheit PE verbunden, die Speicher SP und weitere hier nicht dargestellte Schaltelemente aufweist. Der Systembus SYB und der externe Bus EB weisen an sich bekannte Adreß-, Steuer- und Datenleitungen auf, wobei der mit acht Datenleitungen versehene Datenbus des externen Busses EB über gleich große Widerstände R1 . . . R8 der peripheren Einheit PE an Potentialleitungen P1 . . . P4 liegt. Die Potentialleitungen P1, P2 liegen fest an einem einer logischen "0" entsprechenden Massepotential bzw. an einer logischen "1" entsprechenden 5 Volt-Betriebsspannung an. Die Potentialleitungen P3, P4 liegen, wie im folgenden noch verdeutlicht wird, an einem einer logischen "1" bzw. einer logischen "0" entsprechenden Potential. Es wird an­ genommen, daß der peripheren Einheit PE ein 2-Byte-Schlüs­ sel
zugeordnet wird. Ein Vergleich des höherwertigen Bytes mit dem niederwertigen zeigt, daß die jeweiligen Datenbits 1., 5. und 7. die gleichen Binärwerte 0 bzw. 1 aufweisen und deshalb die Widerstände R1 und RS mit der eine logische "0" aufweisenden Potentialleitung P1 und der Widerstand R7 mit der eine logische "1" aufweisenden Potentialleitung P2 zu verdrahten sind. Die Datenbits 2., 3., 4., 6. und 8. unterscheiden sich in ihren jeweiligen Binärwerten, und die entsprechenden Widerstände R2, R3, R4, R6 und R8 werden mit den Potentialleitungen P3 und P4 verdrahtet. Die der logischen "1" im höherwertigen Byte zugeordneten Widerstände R2, R3 und R8 werden an die Potentialleitung P3 und die der logischen "0" in diesem Byte zugeordneten Widerstände R4 und R6 an die Potentialleitung P4 ange­ schlossen. Selbstverständlich kann auch das niederwertige Byte ausgewählt werden, um eine Zuordnung der Widerstände zu den Potentialleitungen P3 und P4 zu treffen. Die Ver­ gabe des 2 Byte-Schlüssels ist für diese Einheit nun ab­ geschlossen, und der Prozessor PR kann durch Zugriff auf diese Einheit feststellen, welche Art von peripherer Einheit an dem Bus angeschlossen ist. Dazu sind in seinem Arbeitsspeicher AS die peripheren Einheiten mit deren Zugriffsadressen, z. B. in Form einer Tabelle, hinterlegt. Im vorliegenden Beispiel sind zwei Lesezugriffe erforder­ lich, um den auf der Einheit eingestellten 2 Byte-Schlüs­ sel über den 8 Bit-Datenbus lesen zu können. Der Prozessor adressiert über das Koppelelement KE die Einheit PE mit einer ersten Adresse, unter der das Koppelelement KE die Speicher SP der peripheren Einheit PE nicht durchschaltet (Zustand "Tristate"), und liest das über die Widerstände R1 . . . R8 eingestellte höherwertige Datum. Während dieses ersten Lesezugriffs ist ein Steuersignal "erster Lese­ zugriff" bzw. "Lesen höherwertiges Byte" auf einer Leitung St des System- bzw. externen Busses in Form einer logi­ schen "1" aktiviert, wodurch auf der Potentialleitung P3 eine logische "1" und auf der Potentialleitung P4 eine logische "0" anliegt. Die logische "0" wird durch ein Negationsglied NG erzeugt, das die logische "1" in eine logische "0" umwandelt. Dem Prozessor PR wird somit über den Datenbus des externen Busses EB und des Systembusses SYB das erste Byte des 2 Byte-Schlüssels in Form der Binärkombination 1100 0110 zugeführt. Mit einem zweiten Lesezugriff mit einer zweiten Adresse ist das Steuersignal "zweiter Lesezugriff" bzw. "Lesen niederwertiges Byte" in Form einer logischen "0" auf der Steuerleitung St aktiv. Dies bewirkt auf der Potentialleitung P3 eine logische "0" und auf der Potentialleitung P4 eine logische "1", wodurch der Prozessor das zweite Byte des Schlüssels in Form der Binärkombination 0110 1000 liest. Das Einlesen der 2 Byte-Typkennung der peripheren Einheit PE ist abgeschlossen, und durch Vergleich dieses Schlüssels mit dem in der Tabelle des Arbeitsspeichers AS hinterlegten Schlüssel kann der Prozessor PR feststellen, welche periphere Einheit am System angeschlossen ist.

Claims (2)

1. Anordnung mit
  • - mindestens einem Prozessor (PR), der über einen Adreß-, Steuer- und n Datenleitungen aufweisenden Systembus (SYB) mit einem Koppelelement (KE) verbunden ist,
  • - peripheren Einheiten (PE), die über einen externen Bus (EB) an das Koppelelement (KE) angeschlossen sind und mit dem Prozessor (PR) Daten austauschen, wobei die peripheren Einheiten (PE) n Widerstände (R1 . . . R8) aufweisen, die jeweils an eine Datenleitung des externen Busses (EB) und andererseits entsprechend den binären Werten eines vorgebbaren Schlüssels über Potential­ leitungen (P1 . . . P4) an unterschiedliche Potentiale gelegt sind, die während Lesezugriffen zum Prozessor (PR) übertragen werden,
    dadurch gekennzeichnet,
  • - daß im Falle eines m Binärwerte aufweisenden Schlüssels, mit m < n, das Potential an mindestens einer Potential­ leitung (P3, P4) änderbar ist und
  • - daß mehrere Lesezugriffe des Prozessors (PR) zum Lesen des Schlüssels vorgesehen sind, wobei das Potential dieser Potentialleitung (P3, P4) zwischen den Lese­ zugriffen geändert wird.
2. Anordnung nach Anspruch 1, dadurch ge­ kennzeichnet,
  • - daß die Potentiale an zwei Potentialleitungen (P3, P4) änderbar sind und
  • - daß zwei Lesezugriffe des Prozessors (PR) zum Lesen des Schlüssels vorgesehen sind.
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