DE3341339A1 - Befehlsfolgegenerator - Google Patents

Description

Dipl.-lng. A. Wasmeier

Dipl.-lng. H. Graf

Zugelassen beim Europäischen Patentamt · Professional Representatives before the European Patent Office

Patentanwälte Postfach 382 8400 Regensburg 1

An das

Deutsche Patentamt Zweibrückenstraße 12

8000 München 2

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I/p 11.279

Tag
Date

11. November 1983 W/ He

Anmelder: INTERNATIONAL COMPUTERS LIMITED,

ICL House, Putney, London SW15, ISW, England

Titel: "Befehlsfolgegenerator"

Erfinder: David John Hunt

Ingenieur

Konten: Bayerische Vereinsbank (BLZ 75020073) 5 839 300

Dnctcr-htar-k München fRI 7 700 "MO «11 flOS ßQ - RfVt

Gerichtsstand Regensburg

334133

Befehlsfolgsgenerator

Die Erfindung bezieht sich auf Befehlsfolgegeneratoren zur Erzeugung von Befehlsfolgen von Binärzahlen, und insbes. auf einen Generator, der auf einfache Weise so eingestellt werden kann, daß eine Vielzahl von unterschiedlichen Befehlsfolgen erzeugt werden.

Eine Möglichkeit zur Erzeugung einer Befehlsfolge von Binärzahlen besteht darin, die gesamte Befehlsfolge in einem Speicher zu speichern und den Speicher mit einem Zähler so zu adressieren, daß jede Zahl nacheinander ausgelesen wird. Die Befehlsfolge kann dann auf einfache Weise geändert «/erden, indem lediglich der Speicher erneut programmiert wird. Dies ist jedoch in Hinblick auf den Speicher sehr aufwendig, insbes. bei langen Befehlsfolgen.

Eine weitere Möglichkeit besteht darin, einen Binärzähler zu verwenden, dessen Ausgänge mit einem Satz von Multiplexern verbunden sind, die so geschaltet werden können, daß eine spezielle Permutation der Ausgangsbits erzeugt wird. Dies erfordert jedoch eine große Anzahl von Multiplexern und ist damit sehr aufwendig. Darüber hinaus ist in diesem fall die Befehlsfolgenlänge nicht variabel, sondern auf die Länge des Zyklus des Zählers beschränkt.

Aufgabe der Erfindung ist es, einen neuartigen Befehlsfolgeqenerator anzugeben, der keinen großen Speicher oder keine große Anzahl von Multiplexern erforderlich macht.

Diese Aufgabe wird gemäß der Erfindung durch einen Befehlsfolgegenerator gelöst, der gekennzeichnet ist durch einen Zähler, einen Codierer, welcher die Inhalte des Zählers so codiert, daß ein Code erzeugt wird, der die Position des ersten Bits eines

ti-

vorbestimmten Wertes (entweder 0 oder 1) im Zähler anzeigt, einen Speicher, der eine Vielzahl von Steuerwörtern enthält und der von dem Code so adressiert wird, daß er eines der Steuerwörter auswählt, ein Ausgangsregister, und eine logische Schaltung zur Modifizierung der Inhalte des Ausgangsregisters in Abhängigkeit von dem Wert des ausgewählten Steuerwortes.

Wenn der Zähler seine Zählbefehlsfolge durchläuft, werden Steuerwörter aus der Speichervorrichtung ausgewählt und veru/endet, um die Inhalte des Ausgangsregisters zu modifizieren, wodurch das Ausgangsregister eine Befehlsfolge von Werten durchläuft. Diese Befehlsfolge kann auf einfache Weise dadurch verändert werden, daß die Inhalte der Speichervorrichtung geändert werden.

Zweckmäßigerweise ist die Speichervorrichtung ein Speicher mit direktem Zugriff (RAM). Üblicherweise enthält der Speicher die gleiche Anzahl von Speicherplätzen, wie Bitpositionen im Zähler vorhanden sind, und üblicherweise enthalten das Ausgangsregister und jedes Steuerwort ebenfalls die gleiche Anzahl von Bits.

Die Vorrichtung zur Modifizierung der Inhalte des Ausgangsregisters besitzt vorzugsweise einen Addierer, der so ausgelegt ist, daß das ausgewählte Steuerwort den Inhalten des Ausgangsregisters hinzuaddiert wird. Der Addierer kann ein normaler Binäraddierer mit Übertrag zwischen seinen Stufen sein. Er kann andererseits auch jedes Paar von Bits unabhängig ohne Übertrag addieren, wobei er dann aus einem Satz von Exklusiv-ODER-Gattern besteht, und zwar jeweils ein Gatter für jedes Bit im Ausgangsregister .

Bei einer Ausführungsform der Erfindung kann der Zähler ein Zählwertregister, das den laufenden Zählwert hält, eine weitere Speichervorrichtung, die eine Vielzahl von Zählzuwachsanteilen hält und die ferner durch den Code so adressiert wird, daß sie eines der Zählzuwachsanteile auswählt, und eine Vorrichtung, die

das ausgewählte Zählzuwachsanteil dem laufenden Zählwert im Zählregister hinzuaddiert, aufweisen. Diese Ausführungsform der Erfindung ist besonders flexibel, um Befehlsfolgen sich ändernder Längen zu erzeugen.

Eine spezielle Anwendung eines Befehlsfolgegenerators nach der Erfindung besteht darin, eine Befehlsfolge von Adressen zum Adressieren eines Datenpuffers zu erzeugen, um Datenausdrücke in verschiedenen unterschiedlichen Befehlsfolgen zu lesen oder zu schreiben. Dies kann beispielsweise dafür verwendet werden, Daten im Übergang zwischen unterschiedlichen Teilen einer Datenverarbeitungsanlage neu zu organisieren.

Nachstehend werden zwei Ausführungsformen der Erfindung in Verbindung mit der Zeichnung erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild einer Doppel-Pufferanordnung zum Reorganisieren von Daten,

Fig. 2 ein Blockschaltbild eines Befehlsfolgegenerators nach der Erfindung, und

Fig. 3 ein Blockschaltbild einer weiteren Ausführungsform eines Befehlsfolgegenerators nach der Erfindung.

Fig. 1 zeigt eine Doppelpufferanordnung, die verwendet werden kann, um Daten beim Übergang zwischen zwei Teilen einer Datenverarbeitungsanlage zu reorganisieren.

Die Anordnung weist zwei Speicher mit direktem Zugriff (RAMs) 10, 11 mit Schaltern 12, 13 auf, die ermöglichen, daß Daten in einen der beiden RAM eingeschrieben und aus dem anderen RAM ausgelesen werden. Zwei Befehlsfolgegeneratoren 14, 15 sind mit den Adresseneingängen der AMs mit Hilfe von Schaltern 16, verbunden. Die Schalter 16, 17 sind so eingestellt, daß ein

Generator 14 den RAM adressiert, in den gerade eingeschrieben υ/ird, während der andere Generator 15 den RAM adressiert, der gerade ausgelesen wird.

Der Generator 14 ist ein normaler Binärzähler, der die Standard-Binärzählbefehlsfolge erzeugt, während der Generator 15 ein variabler Befehlsfolgegenerator nach der Erfindung ist. Andererseits können beide Generatoren 14, 15 variable Generatoren nach der Erfindung sein, oder aber der Generator 14 kann ein variabler und der Generator 15 ein Standard-Zähler sein. Durch entsprechendes Programmieren des Generators 15 zur Erzielung unterschiedlicher Befehlsfolgen von Adressen kann die Pufferanordnung so ausgelegt werden, daß sie verschiedene Reorganisationen der Daten vornimmt. Beispielsweise kann sie eine Matrix von¹ Daten in einer Reihen-Hauptfolge aufnehmen und sie in einer Spalten-Hauptfolge auslesen.

Fig. 2 zeigt eine mögliche Ausführungsform eines variablen

Befehlsfolgegenerators. Die gewünschte Folge von Binärzahlen

wird in einem 4-Bit-Ausgangsregister 20 erzeugt. Dieses Register

kann zu Anfang auf den Null-Zustand (0000) durch ein Rücksetzsignal RST rückgesetzt werden.

Der Befehlsfolgegenerator weist ferner einen 4-Bit-Binärzähler 21 auf, der durch ein Taktsignal CLK «/eitergeschaltet wird. Der Zähler 21 kann zu Beginn auf den Null-Zustand mit Hilfe des Rücksetzsignales RST rückgesetzt «/erden und zählt dann über die normale Binärfolge hoch bis zum maximalen Wert 1111 (entspricht dezimal der 15).

Der Ausgang des Zählers 21 wird einem Prioritätscodierer 22 zugeführt, der einen Zwei-Bit-Code im Bereich 0-3 erzeugt, welcher die Position der Null niedrigster Bedeutung im Zähler anzeigt, und zwar nach folgender Tabelle

Zähler Code

***0 0

**01 1

*011 2

Olli 3

wobei * bedeutet, daß dieses Bit entweder 0 oder 1 sein kann. Der Codierer 22 besitzt ferner eine weitere Ausgangsleitung 23, die ein Signal ENDE erzeugt, wenn der Zähler seinen maximalen Wert 1111 erreicht, und dieses Signal wird verwendet, um das Ende der Befehlsfolge anzuzeigen.

Prioritätseodierer sind in der Computertechnik an sich bekannt, so daß es sich erübrigt, den Codierer 22 im einzelnen zu beschreiben.

Der Folgegenerator weist ferner einen RAM 24 mit vier Wortspeicherplätzen auf, deren jeder ein Vier-Bit-Steuerwort hält. Der RAM 24 wird durch den Code aus dem Codierer 22 so adressiert, daß eines der vier Steuerwörter ausgewählt wird. Das ausgewählte Steuerwort wird mit dem laufenden Inhalt des Ausgangsregisters 20 über einen Satz von vier Exklusiv-ODER-Gattern 25 kombiniert, und das Resultat wird dann in das Register 20 beim nächsten Taktimpuls CLK zurückgegattert. Diese Exklusiv-ODER-Operation bewirkt, daß jedes Bit im Register 20 invertiert wird, das einem "1" Bit im Steuerwort entspricht.

Hieraus ergibt sich, daß dann, wenn der Zähler 21 durch seine Zähl-Befehlsfolge durchschaltet, verschiedene Steuerwörter aus dem RAM 24 ausgewählt werden. Die ausgewählten Wörter werden verwendet, um die Inhalte des Ausgangsregisters 20 mit Hilfe der Exklusiv-ODER-Gatter 25 zu modifizieren, was bewirkt, daß das Ausgangsregister eine Folge von Werten durchläuft. Diese Folge hängt von dem Inhalt des RAM 24 ab und kann somit durch erneutes Programmieren des RAM modifiziert werden.

Als ein Beispiel für die Arbeitsweise des Befehlsfolgegenerators kann der RAM 24 wie folgt programmiert werden:

Adresse Inhalte

0 0100

1 0110

2 1110

3 1111

Zu Beginn werden der Zähler 21 und das Ausgangsregister 20 beide mit Hilfe des Rücksetzsignales RST auf Null gesetzt. Der Inhalt des Zählers (0000) wird codiert, dmait der Code 0 erzeugt wird. Dieser Code adressiert den ersten Speicherplatz des RAM 24, damit das Steuerwort 0100 ausgelesen wird. Dieses Steuerwort wird dann mit dem Inhalt des Ausgangsregisters (0000) kombiniert und das Resultat (0100) wird dann in das Register 20 beim nächsten Taktimpuls zurückgegattert. Gleichzeitig wird der Zähler 21 auf 0001 weitergeschaltet. Dies wird nunmehr codiert, um den neuen Codewert 1 zu erzeugen, der den zweiten Speicherplatz des RAM 24 adressiert, damit das Steuerwort 0110 ausgelesen wird. Dieses Steuerwort wird dann mit dem laufenden Inhalt des Ausgangsregisters (0100) kombiniert, und das Resultat (0010) wird in das Ausgangsregister beim nächsten Taktimpuls zurückgegattert .

Dieser Vorgang wird bei jedem nachfolgenden Taktimpuls wiederholt, bis der Zähler 21 den maximalen Zählwert 1111 erreicht hat; im Anschluß daran wird das Ende des Befehlsfolgesignales ENDE erzeugt. Die Folge von Zuständen des Zählers 21, des Ausgangsregisters 20 und des Codierers 22 ist in folgender Tabelle zusammengefaßt.

	Codierer	5
Zähler	0	Ausqanqsreqister
0000	1	0000
0001	0	0100
0010	2	0010
0011	0	0110
0100	1	1000
0101	0	1100
0110	3	1010
Olli	0	1110
1000	0001

1111

ENDE

1111

Unterschiedliche Ausgangsbefehlsfolgen können durch Änderung der Inhalte des RAM 24 erzielt werden. Insbesonder läßt sich zeigen, daß eine Permutation der Inhalte der Spalten des RAM 24 die entsprechende Permutation der Bits des Ausgangsregisters erzeugt. Wenn beispielsweise die Inhalte der ersten und letzten Spalten des RAM vertauscht werden, hat dies die Vertauschung des ersten und letzten Bits eines jeden Zustandes des Ausgangsregisters zur Folge. Andere Bitmuster, die keine Permutationen des obigen Musters sind, können jedoch ebenfalls ν 'v/endet werden. Wenn beispielsweise der RAM mit einem diagonalen Muster von Einsen programmiert wird, ist die sich daraus ergebende Befehlsfolge im Ausgangsregister die bekannte Gray-Code-Befehlsfolge.

Obgleich der Befehlsfolgegenerator in Fig. 2 einen Ausgang mit vier Bits erzeugt, kann auch ein Befehlsfolgegenerator nach der Erfindung zur Erzeugung einer gewünschten Wortlänge erstellt werden. Beispielsweise kann das Ausgangsregister ein 16-Bit-Register, und der Zähler ein 16-Bit-Zähler sein. Der RAM hätte dann 16 Wortspeicherplätze, deren jedes ein 16-Bit-Steuerwort enthält.

Eine «/eitere mögliche Modifizierung des Generators nach Fig. 2 besteht darin, den Satz won Exklusiv-ODER-Gattern 25 durch einen herkömmlichen Binäraddierer mit Übertrag zwischen den Stufen zu ersetzen. In diesem falle würde jedes Steuerwort im RAM einen Zuwachswert zur Weiterschaltung der Inhalte des Ausgangsregisters darstellen.

Bei obigem Beispiel betrug die Länge der Befehlsfolge sechzehn Zustände, d.h., daß sie gleich der Anzahl von Zuständen des Zählers 21 ist. Es ist jedoch möglich, kürzere Befehlsfolgen dadurch zu erzeugen, daß die Inhalte des Zählers (und evtl. auch der Ausqanqsregister) auf einen Wert voreingestellt werden, der von Null abweicht. Wenn der Zähler beispielsweise auf den Wert Gill (dezimale 7) voreingestellt wurde, beträgt die Befehlsfolgenlänge 16 - 7 = 9.

Fiq. 3 zeigt eine weitere Ausführungsform der Erfindung. Bei dieser Ausführungsform führen das Ausgangsregister 20, der Prioritätscodierer 22 und der RAM 24 die gleichen Funktionen wie die gleichbezifferten Ausdrücke in Fig. 2 aus. In diesem Fall jedoch wird der Satz von Exklusiv-ODER-Gattern 25 durch einen herkömmlichen Binäraddierer 30 mit Übertrag zwischen seinen Stufen ersetzt. In diesem Fall wird auch der Zähler 21 durch ein Zählregister 31, einen Addierer 32 und einen weiteren RAM 33 ersetzt, der Zuwachswerte für den Zählregister 31 hält.

Der Ausgang des Registers 31 wird dem Prioritäts-Codierer 22 zugeführt, und der resultierende Code wird dem Adresseneinganq des RAM 33 wie auch dem RAM 24 aufgegeben. Der Zuwachswert, der aus dem RAM 33 ausgelesen wird, wird den laufenden Inhalten des Zählregisters 31 über den Addierer 32 hinzugefügt, und das Resultat wird beim nächsten Taktimpuls CLK in das Zählregister 31 zurückgegattert.

3341333

Für die Zwecke des nachfolgenden Beispieles für die Arbeitsweise der Anordnung nach Fig. 3 sei angenommen, daß die Register 2<), 31 beide eine Breite von fünf Bits haben, und daß die RAHs 24, 33 beide fünf Wortspeicherplätze mit jeweils fünf Bits besitzen. Bei anderen Ausführungsformen der Erfindung können natürlich andere Wortlängen verwendet werden.

Die folgende Tabelle gibt eine Möglichkeit an, wie die RAMs 24, 33 programmiert sein können.

Adresse

0 2

2 3

RAM 33 000 01 000 01 000 10 000 10 000 10

RAM 24

01 000

01 000

10 001

10 001

10 001

Es wird angenommen, daß das Ausgangsregister zu Beginn auf NuLl gesetzt ist, und daß das Zählregister zu Beginn mit dem Wert 011 01 gefüllt ist. Die resultierende Befehlsfolge von Zuständen des Zählregisters 31, des Codierers 22 und des Ausgangsregisters ist wie folgt:

Zählregister	Codierer
011 01	1
011 10	0
011 11	4
100 01	1
100 10	0
100 11	2
101 01	1
101 10	0
101 11	3
110 01	1
110 10	0

Ausgangsregister

00 000

01 000 10 000

00 001

01 001 10 001

00 010

01 010 10 010

00 011

01 011

D ORIGINAL

110 11 2 10 Oil

111 Ol 1 OO 100 111 10 O Ol 100 111 11 ENDE 10 100

Hieraus ergibt sich, daß das Zählregister 31 effektiv in einen Teil mit drei Bits und einen Teil mit zwei Bits unterteilt ist. Der Teil mit zwei Bits schaltet wiederholt zyklisch durch die Folge 01, 10, 11 und wirkt damit als ein durch drei dividierender Zähler. Der Teil mit drei Bits wird jedes Mal dann, wenn der Teil mit zwei Bits erneut zyklisch schaltet, von 11 zurück auf 01 erhöht und zählt durch die fünfstufige Befehlsfolge 011, 100, 101, 110, 111.

Der Zuwachswert zum Weiterschalten des Teiles mit zwei Bits durch seine Befehlsfolge wird aus den ersten beiden Speicherplätzen des RAM 33 erhalten, von denen jeder den Wert 000 01 enthält. Die letzten drei Speicherplätze des RAM 33 enthalten den Zuwachswert 000 10, der dazu dient, den Teil mit zwei Bits von 11 auf 01 am Ende des dreistufigen Zyklus weiterzuschalten, und der auch dazu dient, den Teil mit drei Bits um Eins zu erhöhen .

Der RAM 24 wirkt in der gleichen Weise wie in Fig. 2, um eine Permutation zu erzielen, wie vorstehend beschrieben.

Zusammenfassend ergibt sich, daß das Resultat des Programmierens der RAMs 24, 33 effektiv darin besteht, einen durch fünf teilenden Zähler zu erzielen, der durch den Überlauf aus einem durch drei teilende'n Zähler angetrieben wird. Dies wäre beispielsweise zweckmäßig für das Adressieren einer 5x3 Matrix von Datenausdrücken.

Die RAMs 24, 33 können auf unterschiedlichste Weise programmiert werden, um verschiedene Zählbefehlsfolgen in dem Zählregister und verschiedene Ausgangsbefehlsfolgen in dem Ausgangsregister

Ah

20 zu erzielen. Insbesondere kann durch entsprechendes Program mieren des RAM 33 und Wählen eines entsprechenden Anfangswerte für die Inhalte des Zählregisters das Zählregister effektiv in verschiedene Kombinationen von Zählern aufgeteilt werden.

BAD ORIGINAL

Claims (4)

1. Patentansprüche:

   Befehlsfolgegenerator, gekennzeichnet durch

   a) einen Zähler (21, 31 - 33),

   b) einen Codierer (22(, der die Inhalte des Zählers so codiert, daß ein Code erzeugt wird, der die Position des ersten Bits eines vorbestimmten Wertes im Zähler anzeigt,

   c) einen Speicher (24), der eine Vielzahl von Steuerwörtern enthält und der von dem Code so adressiert ist, daß er einen der Steuerwörter auswählt,

   d) ein·Ausgangsregister (20), und

   e) eine logische Schaltung (25; 30) zur Modifizierung der Inhalte des Ausgangsregisters' (20) in Abhängigkeit von dem Wert des ausgewählten Steuerwortes.
2. 2. Befehlsfolgegenerator nach Anspruch 1, dadurch gekennzeichnet daß die logische Schaltung einen Addierer (30) aufweist.
3. 3. Befehlsfolgegenerator nach Anspruch 1, dadurch gekennzeichnet, daß die logische Schaltung einen Satz von Exklusiv-ODER-Gattern (25) aufweist.
4. 4. Befehlsfolgegenerator nach Anspruch 1-3, dadurch gekennzeichnet, daß der Zähler aufweist

   a) ein Zählregister (31) zum Halten eines laufenden Zählwertes ,

   b) einen weiteren Speicher (33), der eine Vielzahl von Zählzuwachsschritten hält, und der von dem Code so adressiert ist, daß er einen der Zählzuwachsschritte auswählt, und

   c) eine weitere logische Schaltung (32), die den ausgewählten Zählzuwachsschritt dem laufenden Wert im Zählregister (31) hinzuaddiert.