DE4302390A1

DE4302390A1 - Videosignalprozessor für ein Radarsystem

Info

Publication number: DE4302390A1
Application number: DE4302390A
Authority: DE
Inventors: Sang-Yoon Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Hanwha Systems Co Ltd
Priority date: 1993-01-22
Filing date: 1993-01-28
Publication date: 1994-08-04
Also published as: US5254999A

Description

Die vorliegende Erfindung betrifft ein Radarsystem und insbesondere einen Videosignalprozessor, um Videodaten aus einem Radarsignal zu erhalten, welches von einer Antenne empfangen und vorverarbeitet wird.

Radarsysteme übertragen eine elektromagnetische Welle in einer besonderen Form, wie z. B. einer pulsmodulierten Sinuswelle, und weisen die Eigenschaften eines reflektierten Signals nach. Fig. 1 ist ein Blockdiagramm zum Beschreiben eines allgemeinen Radarsystems.

In der Fig. 1 wird eine Antenne 101 in Zeitabschnitten betrieben, um Radiowellen in einer bestimmten Form auszusenden und die reflektierten Wellen zu empfangen. Ein Pulsmodulator 104 erzeugt die Radiowellen in einer bestimmten Form, d. h. als eine pulsmodulierte Sinuswelle. Die von dem Pulsmodulator 104 erzeugten Radiowellen werden an die Antenne 101 über ein Übertragungselement 103 und eine Gegenverkehrsverbindung (duplexer) 102 angelegt und über die Antenne 101 in die Atmosphäre abgestrahlt. Hier wirkt die Gegenverkehrsverbindung 102 so, um die Betriebsarten der Antenne 101 zu schalten. Die Antenne 101 wird als eine übertragende Antenne für eine vorbestimmte Zeitdauer verwendet und dann als eine Empfangsantenne für eine andere vorbestimmte Zeitdauer verwendet. Das heißt, daß die Antenne 101 in einen Übertragungszustand für die erste vorbestimmte Zeitdauer gesetzt ist und dann für eine andere vorbestimmte Zeitdauer durch die Gegenverkehrsverbindung 102 in einen Empfangsbetrieb gesetzt ist. Mittlerweile wird die empfangene reflektierte Welle an einen Mischer 106 über einen rauscharmen Radiofrequenz (RF)-Verstärker 105 angelegt. Der Mischer 106 mischt ein lokales oszillierendes, von einem lokalen Oszillator 107 erzeugtes oszillierendes Signal und das Ausgangssignal des rauscharmen RF-Verstärkers 105, um so das Ausgangssignal des rauscharmen RF-Verstärkers 105 in ein Signal mittlerer Frequenz (intermediate frequency IF) umzuwandeln. Ein IF-Verstärker 108 verstärkt das Ausgabesignal des Mischers 106, wobei die Verstärkung des Verstärkers gemäß einem, von einer in einem Vorprozessor 109 eingebauten automatischen Verstärkungssteuerung (automatic gain controller AGC) angelegten Signal gesteuert wird. In einem Radarsystem haben der Vorprozessor 109 und ein Videosignalprozessor 111 im Grunde die Funktion, die Zieldaten im reflektierten (empfangenen) Signal zu entdecken. Hier führen der Vorprozessor 109 und die Videosignalverarbeitungsvorrichtung 111 verschiedene Algorithmen zum Aufrechterhalten einer konstanten Fehlalarmrate (constant false alarm rate CFAR) aus.

Der Vorprozessor 109 hat einen Empfindlichkeits-Zeit-Steuerteil (STC), einen Teil für eine schnelle Zeitkonstante (FTC) und einen Teil für eine automatische Verstärkungssteuerung (AGC). Der STC und der FTC nehmen verschiedene Arten von ungeordneten Signalen heraus, die in dem empfangenen Radarsignal vorhanden sind, und der AGC steuert die Verstärkung des IF-Verstärkers 108. Hier wendet der Vorprozessor 109 ein durch den STC, den FTC und den AGC aufbereitetes erstes Radarsignal 116 und ein lediglich durch den STC und den FTC, jedoch nicht durch den AGC aufbereitetes zweites Radarsignal 115 auf den Videosignalprozessor 111 an.

Die Fig. 2A stellt ein ausführliches Blockdiagramm eines herkömmlichen Videosignalprozessors 111 für ein Radarsystem dar. Der Prozessor umfaßt einen Analog/Digital-Umwandlungsbereich 201, einen über die Zellen mittelnden Schaltkreisbereich 202 und einen Pufferspeicherbereich 203.

In der Fig. 2A wandelt der Analog/Digital-Umwandlungsbereich 201 das erste und zweite analoge Radarsignal 115 und 116 in das erste und zweite digitale Radarsignal unter Verwendung jeweils der Analog/Digital-Umwandler 204 und 205 um. Hier werden die Analog/Digital-Umwandler durch einen Abtasttakt einer bestimmten Frequenz betrieben, welche eng mit der Bereichsauflösung in Verbindung steht. Um daher die Bereichsauflösung zu verbessern, werden Analog/Digital-Umwandler benötigt, die in der Lage sind, einen Betrieb mit höherer Abtastfrequenz auszuführen. Es ist jedoch die Abtasttaktfrequenz der Analog/Digital-Umwandler an die Gerätecharakteristik gebunden, so daß im allgemeinen eine maximale Abtasttaktfrequenz existiert, bei der der Analog/Digital-Umwandler in stabiler Weise betrieben werden kann. Daher ist in einem herkömmlichen Radarsystem die Bereichsauflösung durch die maximale Frequenz begrenzt, bei der ein in diesem System vorhandener Analog/Digital-Umwandler betrieben werden kann.

Der über die Zellen mittelnde Schaltungsbereich 202 entfernt unbekanntes Hintergrundrauschen und unkorrelierte Anteile aus dem Datenausgang der Analog/Digital-Umwandler 204 und 205 und gibt die Daten zu den Pufferspeichern 208 und 209 aus. Der über die Zellen mittelnde Schaltungsbereich setzt anpaßbar einen Stellenwert zum Feststellen, ob ein Signal Zieldaten darstellt oder nicht. Hier wird das Verfahren zum anpaßbaren Setzen des Schwellenwerts Zellmittelung genannt.

Die Pufferspeicher 208 und 209 speichern die Ausgabe des Zellmittelungsschaltungsbereichs 202 und geben die gespeicherten Daten auf Verlangen an einen Abtastumwandler oder einen gleichlaufenden Prozessor aus. Hier wandelt der Abtastumwandler die in dem Pufferspeicher 208 in Polarkoordinaten gespeicherten Videodaten in Videodaten mit rechtwinkeligen Daten um und legt die umgewandelten Daten an eine Anzeige eines Rasterabtasttyps an. Der gleichlaufende Prozessor berechnet die Geschwindigkeit und Beschleunigung eines Ziels unter Verwendung der in dem Pufferspeicher 209 eingespeicherten Videodaten, um so die Peilung des Ziels abzuschätzen.

Fig. 2B ist ein ausführliches Blockdiagramm des Zellmittelungsschaltungsbereichs, der in Fig. 2A gezeigt wird. Der Zellmittelungsschaltungsbereich hat eine erste Verzögerungsleitung 210, eine zweite Verzögerungsleitung 213, eine Ausgabezelle 212, einen ersten Addierer 211, einen zweiten Addierer 214, einen ersten Multiplizierer 215 mit einer Konstanten, einen zweiten Multiplizierer 217 mit einer Konstanten, einen Maximalwertdetektor 216 und einen Schwellwertprozessor 218.

In der Fig. 2B sind die erste und zweite Verzögerungsleitung 210 und 213 aus in Reihe geschalteten Verzögerungsvorrichtungen zusammengesetzt. In den Verzögerungsvorrichtungen nach der Ausgabezelle 212 werden einem vorhergehenden Bereich entsprechende Daten und einem nachfolgenden Bereich entsprechende Daten nacheinander abgespeichert. Die gespeicherten Daten werden in dem ersten und zweiten Addierer 211 und 214 jeweils addiert. Die Ausgabe des ersten Addierers 212 wird mit einer bestimmten Konstanten α1 in dem ersten Multiplizierer 215 mit einer Konstanten multipliziert, und die Ausgabe des zweiten Addierers 214 wird mit einer bestimmten Konstanten α2 in dem zweiten Multiplizierer 217 mit einer Konstanten multipliziert. Hier werden die Konstanten α1 und α2 verändert gemäß der Zahl der Zellen, die durch den ersten und zweiten Addierer 211 und 214 addiert werden und gemäß dem maximalen Datenpegel, der als falsches Zielsignal angesehen wird. Der Maximalwertdetektor 216 weist den höheren Wert zwischen der Ausgabe des ersten und zweiten Multiplizierers 216 und 217 mit einer Konstanten nach und legt den nachgewiesenen Wert an den Schwellwertprozessor 218 als einen Schwellenwert an. Nur wenn die Daten der Ausgabezelle 212 über dem Schwellenwert sind, gibt der Schwellwertprozessor 218 die Daten als Videodaten aus. Wenn die Daten nicht über dem Schwellwert sind, gibt der Schwellwertprozessor Negativsignaldaten aus, die bedeuten, daß kein Zielobjekt vorhanden ist.

Wie oben beschrieben wurde, ist bei einem herkömmlichen Videosignalprozessor die Bereichsauflösung begrenzt gemäß der von einem Analog/Digital-Umwandler erlaubten Abtasttaktfrequenz. Da zudem eine Zellmittelung durch eine feste Art der Verdrahtung ausgeführt wird, können die multiplizierten Konstanten und die Zahl der addierten Bereiche nicht in entsprechender Weise der zeitlich veränderlichen Gegebenheiten angepaßt werden. Der Zellmittelungsschaltkreis, wie er in Fig. 2B gezeigt ist, führt nur einen Zellmittelungsalgorithmus aus, wogegen es für ein Radarsystem im allgemeinen notwendig ist, selbständig die Zelländerungsalgorithmen zu verändern, gemäß den Umständen der nachzuweisenden Gegend.

Daher ist es eine Aufgabe der vorliegenden Erfindung, einen Videosignalprozessor für ein Radarsystem zu schaffen, der eine verbesserte Funktion aufweist. Die vorhergehende Aufgabe wird erfindungsgemäß gelöst durch einen Videosignalprozessor für ein Radarsystem mit einem Vorprozessor zum Ausgeben eines ersten und zweiten Radarsignals unter Entfernen unkorrelierter Anteile über verschiedene Verfahren, einem gleichlaufenden Prozessor und einem Abtastumwandler, wobei der Videosignalprozessor enthält: einen ersten Analog/Digital-Umwandler zum Empfangen des ersten Radarsignals und Ausführen einer Analog/Digital-Umwandlung bei einer vorbestimmten Umwandlungsgeschwindigkeit; eine erste Direktmittelungsvorrichtung zum Schreiben von in einer vorbestimmten Azimutgröße unter den ersten digitalisierten Radarsignalen enthaltenen Signalen in verschiedene Speicher gemäß dem Azimut und zum Mitteln von den gleichen Bereichsgattern entsprechenden Signalen in eine Ausgabe; eine erste Zellmittelwert verarbeitende Vorrichtung mit einem Mikrocomputer mit einem RAM zum Ausführen der Zellmittelung der Ausgabe der ersten Direktmittelungsvorrichtung mit dem von einer Hauptsteuereinrichtung des Radarsystems eingelesenen Verarbeitungsprogramm; einen zweiten Analog/Digital-Umwandler zum Empfangen eines zweiten Radarsignals und Ausführen einer Analog/Digital-Umwandlung bei einer vorbestimmten Umwandlungsgeschwindigkeit; eine zweite Direktumwandlungsvorrichtung zum Schreiben von in einer vorbestimmten Azimutgröße unter den zweiten digitalisierten Radarsignalen enthaltenen Signalen in unterschiedliche Speicher gemäß dem Azimut und zum Mitteln von den gleichen Bereichsgattern entsprechenden Signalen in eine Ausgabe; eine zweite Zellmittelwert verarbeitende Vorrichtung mit einem Mikrocomputer und einem RAM zum Ausführen der Zellmittelung der Ausgabe der zweiten Direktmittelungsvorrichtung mit dem von einer Hauptsteuereinheit des Radarsystems eingelesenen Verarbeitungsprogramm; eine extrahierende Vorrichtung zum Herausziehen der Zieldaten aus der Ausgabe der zweiten Zellmittelwert verarbeitenden Vorrichtung; eine den Radarvideoprozessor steuernde Vorrichtung, die herkömmlich mit jeder der Vorrichtungen zum Erzeugen von verschiedenen Steuersignalen verbunden ist; und eine mit der den Radarvideoprozessor steuernde Vorrichtung verbundener Kommunikationsprozessor zum Ausführen der Übertragung/Empfang der Daten zwischen der Hauptsteuereinheit des Radarsystems und der den Radarvideoprozessor steuernden Vorrichtung, wobei die Ausgabe der ersten Zellmittel verarbeitenden Vorrichtung an den Abtastumwandler angewendet wird und die Ausgabe der extrahierenden Vorrichtung an den gleichlaufenden Prozessor angelegt wird.

Die vorliegende Erfindung soll nun in beispielhafter Weise für besondere Ausführungsbeispiele unter Zuhilfenahme der Zeichnungen näher erläutert werden: In den Zeichnungen zeigen:

Fig. 1 ein Blockdiagramm eines allgemeinen Radarsystems;

Fig. 2A ein Blockdiagramm eines herkömmlichen Videosignalprozessors für ein Radarsystem;

Fig. 2B ein ausführliches Blockdiagramm des in der Fig. 2A gezeigten Zellmittelungsschaltkreises;

Fig. 3 ein Blockdiagramm eines Videosignalprozessors eines Radarsystems gemäß der vorliegenden Erfindung;

Fig. 4 ein ausführliches Blockdiagramm des ersten Analog/Digital-Umwandlers und des zweiten Analog/Digital-Umwandlers, die in Fig. 3 gezeigt sind;

Fig. 5 stellt die Wellenformen der in Fig. 4 gezeigten Taktgeber dar;

Fig. 6 ist ein ausführliches Blockdiagramm des ersten oder zweiten Direktmittelwertbilders, der in Fig. 3 gezeigt ist;

Fig. 7 stellt die Wellenformen von in der Fig. 6 gezeigten Signalen dar;

Fig. 8 ist ein ausführliches Blockdiagramm des in der Fig. 6 gezeigten Erzeugers von Aktivierungssignalen;

Fig. 9A und 9B stellen die Wellenformen von Eingabe/Ausgabe-Signalen eines PRF-Pegelkomparators dar, der in Fig. 8 gezeigt ist;

Fig. 10 ist ein ausführliches Blockdiagramm des ersten und zweiten, in der Fig. 3 gezeigten Zellenmittelwertprozessors; und

Fig. 11 ist ein ausführliches Blockdiagramm des in der Fig. 3 gezeigten Extrahierers.

Nach der Fig. 3 umfaßt der Videosignalprozessor eines Radarsystems einen ersten Analog/Digital-Umwandler 301, einen zweiten Analog/Digital-Umwandler 302, einen ersten Direktmittelwertbilder 303, einen zweiten Direktmittelwertbilder 304, einen ersten Zellmittelwertprozessor 305, einen zweiten Zellmittelwertprozessor 306, einen ersten Pufferspeicher 307, einen zweiten Pufferspeicher 309, einen Zieldatenextrahierer 308, eine Steuereinheit 310 des Radarvideoprozessors und einen Kommunikationsprozessor 311. Die Ausgabe des ersten Analog/Digital-Umwandlers 301 wird an einen ersten Direktmittelwertbilder 303 über eine G-Datenleitungsverbindung (G-Bus) übertragen, und die Ausgabe des zweiten Analog/Digital-Umwandlers 302 wird an einen zweiten Direktmittelwertbilder 304 über eine H-Datenleitungsverbindung (H-Bus) übertragen.

Nach Fig. 3 führen der erste und der zweite Analog/Digital-Umwandler 301 und 302 eine Analog/Digital-Umwandlung unter Verwendung eines Takts aus, dessen Frequenz eine vorbestimmte Zahl eines Vielfachen, z. B. das Zweifache der von dem verwendeten analog/digital-umwandelnden Chip erlaubten Abtastfrequenz ist. Eine ausführlichere Beschreibung davon wird in bezug auf die Fig. 4 und 5 folgen.

Der erste und zweite Direktmittelwertbilder 303 und 304 empfangen digitalisierte Daten, um die für eine vorbestimmte Zeitdauer in den Bereichsgattern enthaltenen Daten zu mitteln, und dann die gemittelten Daten auszugeben. Hier bezeichnet die vorbestimmte Zeitperiode eine bestimmte Anzahl von Perioden eines Pulswiederholfrequenzsignals (PRF). Die bestimmte Zahl ist im voraus durch den Benutzer oder von einem Programm gesetzt. Daher werden die für eine bestimmte Zahl von PRF-Perioden empfangenen Daten in die während einer solcher Periode empfangenen Daten komprimiert. Der Grund zum Ausführen dieser Operation liegt darin, daß normalerweise die Frequenz des PRF-Signals hoch genug ist, um mehr Daten zu extrahieren als über die Anzeigevorrichtung angezeigt werden. Solche eine Operation des Mittelwertbildens durch Bereiche führt eine Funktion aus, um ein irrtümliches Erfassen eines Zielobjekts aufgrund von unkorreliertem Rauschen zu verhindern, während die einfache Datenkompression ausgeführt wird. Eine ausführlichere Erklärung davon wird in bezug auf die Fig. 6, 7 und 8 folgen.

Der erste und zweite Zellmittelwertprozessor 305 und 306 führen eine Zellmittelwertbildung aus, die in der Beschreibung zu Fig. 2B erklärt wurde. Jedoch im Unterschied zu den herkömmlichen Verfahren wird die Zellmittelwertbildung mittels eines Softwareprogramms und nicht durch fest verdrahtete Vorrichtungen ausgeführt. Hier wird das Softwareprogramm von der des Radarsystems in den ersten und zweiten Zellmittelprozessor 305 und 306 über den Kommunikationsdurchführungsprozessor 311 eingelesen, wodurch der Bediener in der Lage ist, das Softwareprogramm zu ändern. Der Zieldatenextrahierer 308 entfernt Negativsignaldaten, die darstellen, daß ein Zielobjekt nicht existiert, aus den Ausgangsdaten des zweiten Zellmittelungsprozessors 306 und legt die Daten an einen zweiten Pufferspeicher 309 an. Eine ausführlichere Erklärung dazu wird in bezug auf die Fig. 11 folgen.

Die Steuereinheit 310 des Radarvideoprozessors ist mit den jeweiligen Schaltkreisen eines Radarvideoprozessors verbunden, um die gesamte Steuerfunktion auszuführen. Insbesondere erzeugt die Steuereinheit verschiedene Takt und Steuersignale, die gemäß den Bedingungen z. B. der PRF-Frequenz, der benötigten Auflösung, . . . etc. verändert werden können, um zu bewirken, daß die Schaltkreise anpaßbar ihren Betrieb ausführen. Hier werden die verschiedenen von der Steuereinheit 310 für den Radarvideoprozessor erzeugten Takt- und Steuersignale über einen Steuerdatenbus an die jeweiligen Schaltkreise übertragen.

Der in Fig. 3 gezeigte Analog/Digital-Umwandler wird nun in bezug auf die Fig. 4 und 5 beschrieben.

Fig. 4 ist ein ausführliches Blockdiagramm der Analog/Digital-Umwandler 301 und 302, die in der Fig. 3 gezeigt sind. Der erste Analog/Digital-Umwandler 301 umfaßt einen ersten Analog/Digital-Umwandlerchip (ADC1), einen zweiten Analog/Digital-Umwandlerchip (ADC2) und eine Frequenzteilereinheit 401. Der zweite Analog/Digital-Umwandler 302 umfaßt einen dritten Analog/Digital-Umwandlerchip (ADC3), einen vierten Analog/Digital-Umwandlerchip (ADC4) und eine Frequenzteilereinheit 401. In der Fig. 4 wird die Frequenzteilereinheit 401 herkömmlich für den ersten und zweiten Analog/Digital-Umwandler 301 und 302 verwendet. Die Frequenzteilereinheit 401 umfaßt ein D-Flip-Flop 402, ein D-Flip-Flop 403 und einen Invertierer I1. Hier wirken die D-Flip-Flops 402 und 403 als Frequenzteiler, die die Frequenz des Abtasttakts S-CK und die Frequenz des invertierten Signals des Abtasttakts S-CK jeweils teilen. Die Frequenz des Abtasttakts S-CK ist das Zweifache des für den ersten, zweiten, dritten und vierten Analog/Digital-Umwandlerchip (ADC1, ADC2, ADC3 und ADC4) während des Abtastens verwendeten Takts. Mit anderen Worten, die Frequenz des Abtasttakts S-CK ist das Zweifache der Abtastfrequenz, bei der der benutzte Analog/Digital-Umwandlerchip die Analog/Digital-Umwandlung ausführen kann. Der Abtasttakt S-CK wird zu einem Signal 404 und einem Signal 405 durch die Frequenzteilereinheit 401 moduliert. Gemäß dem modulierten Signal führen der erste und der dritte Analog/Digital-Umwandlerchip (ADC1 und ADC3) die Analog/Digital-Umwandlung bei der Flanke eines ungeraden Pulses des Abtasttakts S-CK aus, und der zweite und vierte Analog/Digital-Umwandlerchip (ADC2 und ADC4) führen die Analog/Digital-Umwandlungen bei der Flanke eines geraden Pulses des Abtasttakts S-CK aus. Hier übertragen der erste und zweite Analog/Digital-Umwandlerchip (ADC1 und ADC2) in abwechselnder Weise ihre Ausgaben über den G-Bus. Der dritte und vierte Analog/Digital-Umwandlerchip (ADC3 und ADC4) übertragen in abwechselnder Weise ihre Ausgaben über den H-Bus. Die Fig. 5 zeigt die Wellenformen dieser Signale.

Fig. 6 ist ein Blockdiagramm von einem der beiden ersten und zweiten Direktmittelwertbilder, die in der Fig. 3 gezeigt sind. Der Direktmittelwertbilder setzt sich zusammen aus einem Aktivierungssignalgenerator 601, einer Vielzahl von PRF-Video-FIFO (first-in-first-out) -Speichern (PRF VIDEO FIFO-1, PRF VIDEO FIFO-2 und PRF VIDEO FIFO-3), einer Mittelwertnachschlagetabelle 605, einem Puffer 606 und einem Multiplexer 607.

In Fig. 6 ist die Vielzahl der PRF-Video-FIFO-Speicher in üblicher Weise mit dem G- oder H-Bus verbunden, um sequentiell in einer PRF-Periode enthaltende Radarsignale abzuspeichern und die Radarsignale in der Reihenfolge ihrer Abspeicherung auszugeben. Insbesondere wird ein digitalisiertes Radarsignal in dem PRF VIDEO FIFO-1 für eine PRF-Periode gespeichert, in dem PRF VIDEO FIFO-2 für die nachfolgende Periode gespeichert und in dem PRF VIDEO FIFO-3 für die Periode danach gespeichert. Hier wird das digitalisierte Radarsignal sequentiell in die jeweiligen PRF VIDEO FIFO-Speicher geschrieben, abhängig von ihren Bereichen. Während der Periode, wenn das digitale Radarsignal in das PRF VIDEO FIFO-3 geschrieben wird, werden die in den jeweiligen PRF VIDEO FIFO-Speichern gespeicherten Radarsignale durch Bereichsgatter ausgelesen und an die Mittelwertnachschlagetabelle 605 übertragen. Um zu ermöglichen, daß die PRF VIDEO FIFO-Speicher wie oben beschrieben arbeiten, erzeugt der Aktivierungssignalgenerator 601 eine Vielzahl von Einschreibetaktsignalen, die auf die jeweiligen Speicher angewendet werden. Der Aktivierungssignalgenerator 601 wird ausführlicher in bezug auf die Fig. 8 beschrieben werden.

Die Mittelwertnachschlagetabelle 605 teilt eine Adresse durch eine vorbestimmte Anzahl von Bits und speichert den Mittelwert in der gespeicherten Adresse ab. Wenn eine Adresse angewendet wird, wird der Mittelwert sofort ausgegeben. Wenn z. B. die Adresse der Mittelwertnachschlagetabelle 605 aus 12 Bits aufgebaut ist und die Ausgaben des PRF VIDEO FIFO-1, des PRF VIDEO FIFO-2 und des PRF VIDEO FIFO-3 jeweils vier Bits hat, ist der logische Wert "1101 1000 1111", der in der der Adresse gespeichert ist "1100". Da [(1101)₂ + (1000)₂ + (1111)₂]/3 = [(100100)₂]/3 = (1100)₂, wird (1100)₂ in der Mittelwertnachschlagetabelle 605 als der Mittelwertadreßwert gespeichert. Wie oben beschrieben ist, wird diese Berechnung sehr schnell ausgeführt, wenn ein Mittelwert unter Verwendung eines Nachschlagetabellenverfahrens berechnet wird.

Hier verwendet ein Radarsystem ein PRF-Signal von verschiedenen Frequenzen, um die Nachweismöglichkeiten auszuweiten. Die PRF-Frequenzen werden verändert, weil durch veränderte PRF-Frequenzen das zurückkehrende Signal eines wirklichen Zielobjekts es niemals unterläßt zu erscheinen, und das eines falschen Zielobjekts aufgrund von Signaldurcheinander oder Rauschen erscheinen kann oder auch nicht. Daher erkennt das Radarsystem das Rückkehrsignal, das immer erscheint, als eines, das von einem wirklichen Zielobjekt reflektiert wurde. Hier wird gemäß der PRF-Frequenzen die Frequenz des Abtasttakts verändert, und die Frequenz des ersten, zweiten und dritten Einschreibetakts WR-CK1, WR-CK2 und WR-CK3, die an das PRF VIDEO FIFO-1, das PRF VIDEO FIFO-2 und das PRF VIDEO FIFO-3 angewendet werden, der Reihe nach verändert. Wenn die Frequenz des PRF-Signals sehr niedrig ist, wird eine Mittelwertbildung durch die PRF VIDEO FIFO-Speicher nicht ausgeführt, und nur wenn die PRF-Frequenz hoch ist, wird eine Direktmittelwertbildung ausgeführt.

In der Fig. 6 ist der Multiplexer 607 sowohl mit dem G- als auch H-Bus verbunden und ist gleichzeitig mit dem Ausgang der Mittelwertnachschlagetabelle 602 verbunden, um so die Ausgaben des ersten und zweiten Analog/Digital-Umwandlers, die über den G- oder H-Datenbus übermittelt werden, auszuwählen, oder die Ausgabe aus dem Puffer 606, gemäß zu der PRF-Frequenz.

In der Fig. 7 sind Wellenformen dargestellt, die den Betrieb des in Fig. 6 gezeigten Direktmittelwertbilders erklären. In der Fig. 7 stellt -DPRF fast genau ein gleiches Signal wie ein negatives PRF-Signal dar, d. h. ein -PRF-Signal. Mit anderen Worten, das -PRF-Signal ist ein negatives PRF-Signal, das mit Rauschen während der Übertragung versehen ist. Das -DPRF-Signal ist ein negatives PRF-Signal, dessen Rauschen von einem Videosignalprozessor entfernt worden ist.

In der Fig. 7 sind /WE1, /WE2 und /WE3 Einschreibeaktivierungssignale, die jeweils aktiviert sind, solange Daten in das PRF VIDEO FIFO-1, das PRF VIDEO FIFO-2 und das PRF VIDEO FIFO-3 eingeschrieben werden können. Hier wird jedes der Einschreibaktivierungssignale mit dem von der Steuereinheit 210 des Radarvideoprozessors angewendeten Einschreibtakt WR-CK im "UND"-Modus betrieben und wird zu den jeweiligen Einschreibekanälen des PRF VIDEO FIFO-1, des PRF VIDEO FIFO-2 und des PRF VIDEO FIFO-3 gesandt, während der Lesetakt RD-CK (Fig. 7) an den jeweiligen Lesekanälen davon angewendet wird, und auch an den Einschreibkanal des Puffers 606. Der Lesetakt RD-CK hat dieselbe Form wie das Signal, das das Ergebnis darstellt, wenn der dritte, auf den Einschreibekanal des PRF VIDEO FIFO-3 angewendeten Einschreibetakts WR-CK3 für eine vorbestimmte Zahl von Taktperioden verzögert ist. Deshalb wird nach einer bestimmten Anzahl von Taktpulsen, da das erste und zweite Radarsignal anfängt in dem PRF VIDEO FIFO-3 gespeichert zu werden, der Mittelwert gemäß dem Bereichsgatter berechnet und an dem Puffer 606 angewendet.

Die Fig. 8 ist ein ausführliches Blockdiagramm des Aktivierungssignalgenerators, der in der Fig. 6 gezeigt ist. Der Aktivierungssignalgenerator besteht aus einem PRF-Pegelkomparator 801, einem Inverter I2, einem D-Flip-Flop 802, einem D-Flip-Flop 803, drei ODER-Gattern OR1, OR2 und OR3, einem UND-Gatter AND und einem Inverter I3.

In der Fig. 8 empfängt der PRF-Pegelkomparator 801 das positive PRF-Signal +PRF und das negative PRF-Signal -PRF, die beide Rauschen enthalten können, und vergleicht die Differenz der Pegel der zwei empfangenen Signale mit einem bestimmten Wert, um so ein digitales PRF-Signal, das Signal DPRF, auszugeben.

Die Fig. 9A und 9B zeigen Wellenformen, um die Funktion des PRF-Pegelkomparators 801 zu erläutern. Hier enthalten das positive PRF-Signal +PRF und das negative PRF-Signal -PRF Rauschen. Die Fig. 9A und 9B zeigen das positive und negative PRF-Signal +PRF und +PRF jeweils mit und ohne Rauschen. Wenn ein Signal mit Rauschen ohne eine Entfernung des Rauschens verwendet wird (wie in Fig. 9B gezeigt), werden Fehler erzeugt, und da sollte das Rauschen entfernt werden. Das zugrunde liegende Prinzip der Rauschverringerung besteht darin, daß ein Signal unterhalb einem vorbestimmten Wert als Rauschen betrachtet wird und eine logische "0" ausgegeben wird, und das verbleibende Signal nicht als Rauschen betrachtet wird und dementsprechend eine logische "1" ausgegeben wird. Hier können die Grenzen der Bestimmung durch Vergleichen des Potentialunterschieds zwischen dem positiven PRF-Signal und dem negativen PRF-Signal mit einer bestimmten Spannung aufgeweitet werden.

In der Fig. 8 invertiert der zweite Inverter I2 den DPRF-Signalausgang von dem PRF-Pegelkomparator 801 und wendet das invertierte Signal an die Takteingänge der D-Flip-Flops 802 und 803 an. Die D-Flip-Flops 802 und 803, das UND-Gatter und der Inverter I3 sind Komponenten zum Erzeugen der Einschreibeaktivierungssignale /WE1, /WE2 und /WE3, die in sequentieller Weise für jede Periode des PRF-Signals aktiviert sind. Ihr Betrieb wird weiter unten beschrieben werden.

Zuerst verzögert das D-Flip-Flop 802 ein auf seinen D-Eingang für eine Periode von der Pulsausgabe des Inverters I2 angewendete Signal und gibt es dann aus. Das heißt, das D-Flip-Flop 802 führt die Verzögerung der Signaleingabe an dem D-Eingangskanal für eine Periode des PRF-Signals aus. Das D-Flip-Flop 803 verzögert die Ausgabe des D-Flip-Flops 802 für eine Periode des Ausgabepulses des Inverters I2 und gibt es dann aus. Die negative Ausgabe der D-Flip-Flops 802 und 803 werden im UND-Modus durch das UND-Gatter AND verarbeitet und dann an den Angangskanal D des D-Flip-Flops 802 angewendet.

Der Inverter I3 invertiert die Ausgabe des UND-Gatters. Hier wird der Ausgang des Inverters I3 zum ersten Einschreibeaktivierungssignal /WE1, die negative Ausgabe des D-Flip-Flops 802 wird zum zweiten Einschreibeaktivierungssignal /WE2 und die negative Ausgabe des D-Flip-Flops 803 wird zum Einschreibeaktivierungssignal /WE3. Die drei Einschreibeaktivierungssignale /WE1, /WE2 und /WE3 werden im ODER-Modus mit dem Einschreibetakt WR-CK durch die ODER-Gatter OR1, OR2 und OR3 jeweils weiterverarbeitet, um so in einen ersten, zweiten und dritten Einschreibetakt WR-CK1, WR-CK2 und WR-CK3 umgewandelt zu werden.

Die Fig. 10 ist ein ausführliches Blockdiagramm des ersten Zellenmittelwertprozessors oder des zweiten Zellenmittelwertprozessors, der in der Fig. 3 gezeigt ist. Der erste oder zweite Prozessor hat einen Einzelchipmikroprozessor 1001 und ein Zellenmittelwertvideo RAM 1002.

Der Zellenmittelwertprozessor führt einen Algorithmus aus zum Verhindern der Zunahme einer Falschzielnachweisrate aufgrund von verfälschendem Rauschen, das in dem bestimmten Bereich auftreten kann. Mit anderen Worten, der Prozessor führt einen Algorithmus aus zum Halten der Falschzielerzeugungsrate unterhalb eines vorbestimmten Werts trotz Rauschen. Wie in bezug auf die Fig. 2 beschrieben wurde, gibt es verschiedene Verfahren zum Ausführen der Zellenmittelwertbildung, die in bevorzugter Weise gemäß der Umgebung des Radarsystems sofort verändert werden können, um so die Nachweisfähigkeit auszuweiten.

In der Fig. 10 weist der Einzelchipmikroprozessor 1001 das Zellenmittelwertsvideo RAM 1002 an, die Radarsignalausgabe aus dem Multiplexer 607 zu speichern. Der Einzelchipmikroprozessor 1001 ist intern mit einem nicht flüchtigem RAM ausgerüstet, das als Betriebsbereich dient, wenn Programme geladen und betrieben werden. Hier wird die Übertragung/der Empfang von Daten zwischen dem Zellenmittelwertvideo RAM 1002 und dem Einzelchipmikroprozessor 1001 über einen Datenbus und einen Adreßbus ausgeführt, die von dem Mikroprozessor gesteuert werden.

Fig. 11 ist ein ausführliches Blockdiagramm des Zieldatenextrahierers, der in Fig. 3 gezeigt ist. Der Zieldatenextrahierer umfaßt ein Bestimmungselement 1001 für das Vorhandensein/Nichtvorhandensein eines Ziels, einen Zieldateneinrastschaltkreis 1002 und einen Bereichszähler 1003.

In der Fig. 11 bestimmt der Bestimmer 1101 für das Vorhandensein/Nichtvorhandensein eines Ziels das Vorhandensein oder Nichtvorhandensein des Ziels durch Nachweisen der Ausgabe des Zellmittelwertprozessors durch Bits, welches im wesentlichen ein ODER-Gatter zum Ausführen einer ODER-Verknüpfung ist. Die weitere Erklärung davon wird weiter unten beschrieben.

Es sei gegeben, daß die Ausgabe des Zellmittelwertprozessors aus vier Bits zusammengesetzt ist, dann ist, wenn kein Ziel vorhanden ist, die Ausgabe "0000". Wenn ein Ziel vorhanden ist, erscheint eine logische "1" in mindestens einer Bit-Stelle. Dementsprechend wendet der Bestimmer 1101 für das Vorhandensein/Nichtvorhandensein eines Ziels ein Einrastaktivierungssignal an dem Zieldateneinrastschaltkreis 1102 (latch circuit) an, welches aktiv ist (dies ist in der Fig. 11 "low" aktiv), wenn die Ausgabe des Zellmittelwertprozessors nicht "0000" ist.

In der Fig. 11 führt der Bereichszähler 1103 eine Funktion aus, um Bereichsgatterwerte aus Datenausgaben des Zellmittelwertprozessors zu erzeugen, welcher aus einem herkömmlichen Zähler aufgebaut ist.

Es umfaßt der Zieldateneinrastschaltkreis 1102 zwei Einraster 1104 und 1105. Der Eingangskanal des einen Einrasters ist verbunden mit dem Ausgangskanal des Zellmittelwertprozessors. Der Eingangskanal des anderen Einrasters ist verbunden mit dem Ausgang des Bereichszählers 1003. Hier ist jeder Einraster aus einem FIFO-Puffer aufgebaut, da die Ausführungsgeschwindigkeit des Zellmittelwertprozessors von der des gleichlaufenden Prozessors sich unterscheidet.

Demnach wird das Einrastaktivierungssignal aktiv, wenn mindestens ein Bit eine logische "1" in den Ausgabedaten des Zellmittelwertprozessors anzeigt, und wenn die Ausgabedaten des Zellmittelwertprozessors als Zieldaten betrachtet werden, rasten die Einraster 1104 und 1105 die Ausgabedaten des Zellmittelwertprozessors und den den Ausgabedaten entsprechenden Bereichsgatterwert ein. Dementsprechend werden die als nicht ein Ziel darstellend betrachteten Daten gelöscht. In der Fig. 11 ist ein PRSP-WRITE-CK-Signal ein Taktsignal, das verwendet wird, wenn der Zellmittelwertprozessor Daten ausgibt, und der Bereichszähler 1103 Taktpulse zählt.

Wie oben beschrieben worden ist, wird der Videosignalprozessor für ein Radarsystem nach der vorliegenden Erfindung in anpaßbarer Weise abhängig von der Umgebung des Radarsystems betrieben, um dadurch seine Nachweismöglichkeiten zu erweitern.

Claims

1. Ein Videosignalprozessor für ein Radarsystem mit einem Vorprozessor zum Ausgeben eines ersten und zweiten Radarsignals, von denen jeweils unkorrelierte Anteile über verschiedene Methoden entfernt worden sind, einem Gleichlaufprozessor und einem Abtastwandler, gekennzeichnet durch:
eine Analog/Digital-Umwandlungsvorrichtung (301) zum Empfangen des ersten Radarsignals und zum Ausführen der Analog/Digital-Umwandlung bei einer vorbestimmten Umwandlungsgeschwindigkeit;
eine erste Direktmittelwertbildungsvorrichtung (303) zum Schreiben von in einer bestimmten Azimutgröße unter den digitalisierten ersten Radarsignalen enthaltenen Signalen in verschiedene Speicher gemäß dem Azimut und zum Mitteln von dem gleichen Bereichsgattern entsprechenden Signalen zu einer Ausgabe;
eine erste Zellmittelwertprozessorvorrichtung (305) mit einem Mikrocomputer und einem Speicher mit wahlfreiem Zugriff (RAM) zum Ausführen einer Zellmittelwertbildung der Ausgabe der ersten Direktmittelwert bildenden Vorrichtung (303), wobei das ausführende Programm von einer Hauptsteuereinheit des Radarsystems geladen wird;
eine zweite Analog/Digital-Umwandlungsvorrichtung (303) zum Empfangen des zweiten Radarsignals und zum Ausführen einer Analog/Digital-Umwandlung bei einer vorbestimmten Umwandlungsgeschwindigkeit;
eine zweite Direktmittelwertbildungsvorrichtung (304) zum Schreiben von in einer vorbestimmten Azimutgröße unter den digitalisierten zweiten Radarsignalen enthaltenen Signalen in verschiedene Speicher gemäß dem Azimut und zum Bilden des Mittelwerts der dem gleichen Bereichsgatter entsprechenden Signale zu einer Ausgabe;
eine zweite Zellmittelwertprozessorvorrichtung (306) mit einem Mikrocomputer und einem RAM zum Ausführen einer Zellmittelwertbildung der Ausgabe der zweiten Direktmittelwert bildenden Vorrichtung (304), wobei das Durchführungsprogramm von einer Hauptsteuereinheit des Radarsystems geladen wird;
eine extrahierende Vorrichtung (308) zum Herausziehen der Zieldaten aus der Ausgabe der zweiten Zellmittelwertprozessorvorrichtung;
eine Radarvideoprozessorsteuervorrichtung (310), die herkömmlich mit jeder der Vorrichtungen zum Erzeugen der verschiedenen Steuersignale verbunden ist; und
einen Kommunikationsprozessor (311), der mit der Radarvideoprozessorsteuervorrichtung verbunden ist, um die Datenübertragung/Datenaufnahme zwischen der Hauptsteuereinheit des Radarsystems und der Radarvideoprozessorsteuervorrichtung auszuführen, wobei die Ausgabe der ersten Zellmittelwertprozessorvorrichtung auf den Abtastwandler angewendet wird, und die Ausgabe der extrahierenden Vorrichtung auf den Gleichlaufprozessor angewendet wird.

2. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 1, gekennzeichnet durch einen ersten Pufferspeicher (307) zum Speichern der Ausgabe der ersten Zellmittelwertprozessorvorrichtung und zum Ausgeben der gespeicherten Ausgabe auf Verlangen an den Abtastwandler.

3. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 1, gekennzeichnet durch einen zweiten Pufferspeicher (308) zum Speichern der Ausgabe der extrahierenden Vorrichtung und zum Ausgeben der gespeicherten Ausgabe auf Verlangen an den Gleichlaufprozessor.

4. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 1, dadurch gekennzeichnet, daß die erste Analog/Digital-Umwandlungsvorrichtung (301) umfaßt:
eine erste frequenzteilende Vorrichtung (402) zum Teilen der Frequenz des Abtasttakts durch zwei; und
erste und zweite Analog/Digital-Umwandler (ADC1, ADC2), die bei verschiedenen Flanken des frequenzgeteilten Abtasttakts betrieben werden, wobei die Ausgabesignale des ersten und zweiten Analog/Digital-Umwandlers (ADC1, ADC2) zu jedem Abtasttaktpuls über einen herkömmlich mit den Ausgangskanälen des ersten und zweiten Analog/Digital-Umwandlers verbundenen G-Bus übertragen werden.

5. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Analog/Digital-Umwandlungsvorrichtung (302) weiter umfaßt:
eine zweite frequenzteilende Vorrichtung (401) zum Teilen der Frequenz des Abtasttakts durch zwei; und
dritte und vierte Analog/Digital-Umwandler (ADC3, ADC4), die bei unterschiedlichen Flanken des frequenzgeteilten Abtasttakts betrieben werden, wobei die Ausgabesignale des dritten und vierten Analog/Digital-Umwandlers (ADC3, ADC4) zu jedem Abtasttaktpuls über einen herkömmlich mit den Ausgangskanälen des dritten und vierten Analog/Digital-Umwandlers verbundenen H-Bus übertragen werden.

6. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 1, dadurch gekennzeichnet, daß die erste Direktmittelwert bildende Vorrichtung (303) umfaßt:
eine vorbestimmte Anzahl von ersten Pulswiederholfrequenz-Video-First-In-First-Out (PRF-Video- FIFO)-Speichervorrichtungen (602, 603, 604 . . . ), die herkömmlich mit dem G-Bus zum sequentiellen Speichern der in einer Periode eines PRF-Signals enthaltenen Signale und zum Ausgeben des Radarsignals in der Reihenfolge der Abspeicherung verbunden sind;
eine erste ein Aktivierungssignal erzeugende Vorrichtung (601) zum Empfangen des PRF-Signals, um so eine Vielzahl von Schreibtaktsignalen zu erzeugen, die auf die ersten PRF-Video-FIFO-Speichervorrichtungen (602, 603, 604 . . . ) angewendet werden, und die sequentiell für jede Periode des PRF-Signals aktiviert werden; und
eine erste Mittelwertnachschlagetabellenvorrichtung (605) zum Abspeichern des Mittelwerts einer durch eine vorbestimmte Anzahl von Bits dividierten Adresse, an welche Ausgabedaten von den ersten PRF-Video- FIFO-SpeicherVorrichtungen (602, 603, 604 . . . ) über Bereichsgatter als eine Adresse angewendet wird.

7. Ein Videosignalprozessor nach Anspruch 6, dadurch gekennzeichnet, daß die erste Direktmittelwertbildungsvorrichtung (303) weiter einen ersten Multiplexer (607) umfaßt, der sowohl mit dem G-Bus als auch mit der Ausgabe der ersten Mittelwertnachschlagetabellenvorrichtung (605) über einen Puffer verbunden ist, um entweder die Ausgabe der ersten, über den G-Bus übertragenen Analog/Digital-Umwandlungsvorrichtung (301) oder die Ausgabe der ersten Mittelwertnachschlagetabellenvorrichtung (605) gemäß der Frequenz des PRF-Signals auszuwählen.

8. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Direktmittelwert bildende Vorrichtung (304) weiter umfaßt:
eine vorbestimmte Anzahl von zweiten PRF-Video- FIFO-Speichervorrichtungen (602, 603, 604 . . . ), die herkömmlich mit dem H-Bus zum sequentiellen Abspeichern von in einer Periode des PRF-Signals enthaltenen Radarvideosignalen und zum Ausgeben der Radarvideosignale in der Reihenfolge der Abspeicherung verbunden sind;
eine zweite ein Aktivierungssignal erzeugende Vorrichtung (601) zum Empfangen des PRF-Signals, um so eine Vielzahl von Schreibtaktsignalen zu erzeugen, welche auf die zweiten PRF Video FIFO-Speichervorrichtungen (602, 603, 604 . . . ) angewendet werden, und die sequentiell für jede Periode des PRF-Signals aktiviert werden; und
eine zweite Mittelwertnachschlagetabellenvorrichtung (605) zum Speichern des Mittelwerts einer durch eine vorbestimmte Zahl von Bits geteilten Adresse, an die Ausgabedaten von den zweiten PRF-Video- FIFO-Speichervorrichtungen (602, 603, 604 . . . ) über Bereichsgatter als eine Adresse angewendet werden.

9. Ein Videosignalprozessor nach Anspruch 8, dadurch gekennzeichnet, daß die zweite Direktmittelwert bildende Vorrichtung (304) weiter einen zweiten Multiplexer (607) umfaßt, der mit dem H-Bus und gleichzeitig mit der Ausgabe der zweiten Mittelwertnachschlagetabellenvorrichtung (605) über einen Puffer verbunden ist, um die über den H-Bus übertragene Ausgabe der zweiten Analog/Digital-Umwandlungsvorrichtung (302) oder die Ausgabe der zweiten Mittelwertnachschlagetabellenvorrichtung (605) gemäß der Frequenz des PRF-Signals auszuwählen.

10. Ein Videosignalprozessor nach Anspruch 6, dadurch gekennzeichnet, daß die erste Aktivierungssignal erzeugende Vorrichtung (601) weiter umfaßt:
einen PRF-Pegelkomparator (801) zum Empfangen eines positiven PRF-Signals und eines negativen PRF-Signals, die Rauschen enthalten, und zum Vergleichen der Differenz ihrer Pegel mit einem vorbestimmten Pegel, um so ein digitales PRF-Signal auszugeben;
eine erste invertierende Vorrichtung (I2) zum Invertieren der Ausgabe des PRF-Pegelkomparators;
ein erstes D-Flip-Flop (802) zum Verzögern eines auf seinen D-Eingangskanal angelegten Signals um eine Periode des Ausgangspulses der ersten invertierenden Vorrichtung (I2);
ein zweites D-Flip-Flop (803) zum Verzögern der Ausgabe des D-Flip-Flops um eine Periode des Ausgabepulses der ersten invertierenden Vorrichtung;
ein UND-Gatter (AND) zum Ausführen einer UND-Funktion der negativen Ausgabe des ersten D-Flip-Flops (802) mit der negativen Ausgabe des zweiten D-Flip-Flops (803), um so dieses Ergebnis auf den D-Eingangskanal des ersten D-Flip-Flops (802) anzuwenden; und
eine zweite invertierende Vorrichtung (I3) zum Invertieren der Ausgabe des UND-Gatters (AND), wobei die Ausgabe der zweiten invertierenden Vorrichtung (I3), die negative Ausgabe des ersten D-Flip-Flops (802) und die negative Ausgabe des zweiten D-Flip-Flops (803) jeweils als erste, zweite und dritte Aktivierungssignale auf die Schreibaktivierungskanäle der Vielzahl von PRF-Video-FIFO-Speichervorrichtungen (602, 603, 604 . . .) angewendet werden.

11. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 10, dadurch gekennzeichnet, daß die erste ein Aktivierungssignal erzeugende Vorrichtung (601) weiter erste, zweite und dritte ODER-Gatter (OR1, OR2, OR3) umfaßt, um eine ODER-Funktion des ersten, zweiten und dritten Aktivierungssignals jeweils mit einem Schreibtakt auszuführen, welcher an die Radarvideoprozessorsteuervorrichtung (310) angelegt werden kann, um so ein erstes, zweites und drittes Schreibsignal zu erzeugen, und dann die Schreibsignale auf die jeweiligen Schreibtaktkanäle der Vielzahl von PRF-Video-FIFO-Speichervorrichtungen (602, 603, 604 . . . ) anzuwenden.

12. Ein Videosignalprozessor nach Anspruch 8, dadurch gekennzeichnet, daß die zweite ein Aktivierungssignal erzeugende Vorrichtung (601) umfaßt:
einen PRF-Pegelkomparator (801), zum Empfangen eines positiven PRF-Signals und eines negativen PRF-Signals, die Rauschen enthalten, und zum Vergleichen der Differenz ihrer Pegel mit einem vorbestimmten Pegel, um so ein digitales PRF-Signal auszugeben;
eine erste invertierende Vorrichtung (I2), zum Invertieren der Ausgabe des PRF-Pegelkomparators;
ein erstes D-Flip-Flop (802) zum Verzögern eines auf seinen D-Eingangskanal angewendeten Signals für eine Periode des Ausgabepulses von der ersten invertierenden Vorrichtung;
ein zweites D-Flip-Flap (803) zum Verzögern der Ausgabe des ersten D-Flip-Flops für eine Periode des Ausgabepulses von der ersten invertierenden Vorrichtung (I2);
ein UND-Gatter (AND) zum Ausführen einer UND-Funktion der negativen Ausgabe des ersten D-Flip-Flops (802) mit der negativen Ausgabe des zweiten D-Flip-Flops (803), um so das Ergebnis auf den D-Eingangskanal des ersten D-Flip-Flops (802) anzuwenden; und
eine zweite invertierende Vorrichtung (I3) zum Invertieren der Ausgabe des UND-Gatters (AND), wobei die Ausgabe der zweiten invertierenden Vorrichtung (I3), der negativen Ausgabe des ersten D-Flip-Flops (802) und der negativen Ausgabe des zweiten D-Flip-Flops (803) als erstes, zweites und drittes Aktivierungssignal jeweils an die Schreibaktivierungskanäle der Vielzahl von PRF-Video-FIFO-Speichervorrichtungen (602, 603, 604 . . . ) angewendet werden.

13. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 12, dadurch gekennzeichnet, daß die zweite ein Aktivierungssignal erzeugende Vorrichtung (601) weiter ein erstes, zweites und drittes ODER-Gatter (OR1, OR2, OR3) umfaßt, um eine ODER-Funktion des ersten, zweiten und dritten Aktivierungssignals jeweils mit einem Schreibtakt auszuführen, welcher an die Radarvideoprozessorsteuervorrichtung angewendet werden kann, um so erste, zweite und dritte Schreibsignale zu erzeugen, und dann die Schreibsignale an die jeweiligen Schreibtaktkanäle der Vielzahl von PRF-Video-FIFO-Speichervorrichtungen (602, 603, 604 . . .) anzuwenden.

14. Ein Videosignalprozessor für ein Radarsystem nach Anspruch 1, dadurch gekennzeichnet, daß die extrahierende Vorrichtung (308) weiter umfaßt:
eine das Vorhanden/Nichtvorhandensein eines Ziels bestimmende Vorrichtung (1101) zum Nachweisen der Ausgabe des zweiten Zellmittelwertprozessors (306) durch Bits, um so das das Vorhandensein oder Nichtvorhandensein eines Ziels darstellende Signal zu erzeugen;
eine erste einrastende Vorrichtung (1104) zum Einrasten der Ausgabe des zweiten Zellmittelwertprozessors (306) gemäß dem Ausgabesignal der das Vorhanden/Nichtvorhandensein eines Ziels bestimmenden Vorrichtung (1101);
eine Bereich zählende Vorrichtung (1103) zum Erzeugen des Bereichsgatterwertes einer Datenausgabe von dem zweiten Zellmittelwertprozessor (306); und
eine zweite einrastende Vorrichtung (1105) zum Einrasten der Ausgabe der Bereich zählenden Vorrichtung (1103) gemäß dem Ausgabesignal der das Vorhandensein/Nichtvorhandensein eines Ziels entscheidenden Vorrichtung (1101).