DE4228212A1 - Integrierte halbleiterspeicherschaltung und verfahren zu ihrem betreiben - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterspeicher­ schaltung nach dem Oberbegriff des Patentanspruches 1 sowie ein Lese- und ein Schreibverfahren zu ihrem Betreiben.

Eine gattungsgemäße Halbleiterspeicherschaltung ist beispiels­ weise aus "IEEE Journal of Solid-State Circuits", Vol. SC-19, No. 5, October 1984, S. 602 bis 609 bekannt. Dabei handelt es sich um ein 256k-DRAM. Dieser bekannte Speicher weist, wie praktisch alle bekannten DRAM-Speicher, über die Merkmale des Oberbegriffes des Patentanspruches 1 hinaus noch einen zusätz­ lichen Verstärker auf, der auf beide Leitungen eines Paares von Datenbusleitungen wirkt. Im Betrieb weisen die Leitungen des Paares von Datenbusleitungen, wie allgemein bekannt, sowohl bei einem Einschreibvorgang wie auch bei einem Auslese­ vorgang zueinander komplementäre Signale auf.

Damit besteht folgendes Problem: Bei einem Einschreibvorgang müssen aus dem an einer Klemme oder Leitung für Dateneingang anliegenden, einzuschreibenden Dateneingangssignal (im allge­ meinen mit "DI" bezeichnet) zwei zueinander komplementäre Si­ gnale erzeugt werden, die dann über den zusätzlichen Verstär­ ker auf das Paar von Datenbusleitungen gelangen, von wo aus dann eines der beiden Signale in eine Speicherzelle ein­ schreibbar ist. Dies bedingt einen Aufwand an Schaltungen zur Erzeugung der beiden zueinander komplementären Signale.

Der zusätzliche Verstärker ist nach Art eines getasteten Flip-Flops aus zwei kreuzgekoppelten Invertern mit zusätzli­ chen Steuertransistoren gebildet. Er ist üblicherweise als sogenannte Rasterschaltung ausgelegt, was bedeutet, daß an sich mögliche Verkleinerungen seines Layouts aufgrund beste­ hender Spezifikationsvorschriften über Rasterschaltungen in der Praxis häufig nicht möglich sind, da diese Verkleinerungen zu gering sind, um layoutmäßig in ein nächstmögliches, klei­ neres Raster zu passen. Weiterhin müssen zu seiner Steuerung auch entsprechende Taktsignale erzeugt werden.

Ein ähnliches Problem besteht bezüglich eines Auslesevorgan­ ges: Auch hier wird derselbe, zusätzliche Verstärker verwen­ det, was Layoutverbesserungen im Hinblick auf geringeren Flächenbedarf enge Grenzen setzt. Weiterhin sind Schaltungen nötig, um aus zwei zueinander komplementären Signalen, von denen eines bekanntlich dem ursprünglich aus einer Speicher­ zelle ausgelesenen Lesesignal entspricht, ein einzelnes Signal abzuleiten und dieses als Datenausgangssignal (allgemein mit "DO" bezeichnet) an eine entsprechende Klemme oder Leitung für Datenausgang geben zu können.

Aufgabe der vorliegenden Erfindung ist es, hier Abhilfe zu schaffen und den Aufwand für die Funktion des zusätzlichen Verstärkers sowie bezüglich der Datenein- und -ausgangssignale zu verringern, so daß eine solcher Art geänderte Halbleiter­ speicherschaltung weniger Platz auf einem Halbleiterchip be­ nötigt.

Diese Aufgabe wird bei einer gattungsgemäßen Halbleiterspei­ cherschaltung gelöst mit den kennzeichnenden Merkmalen des Patentanspruches 1. Entsprechende Betriebsverfahren sind in den Ansprüchen 11 und 12 gekennzeichnet.

Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 bis 4 mögliche Ausführungsformen der Erfindung,

Fig. 5 und 6 Timingdiagramme für die Betriebsverfahren.

Fig. 1 zeigt aus üblichen Halbleiterspeichern bereits bekannte Merkmale: Speicherzellen MC, die über Wortleitungen WL und Bitleitungen BL bzw. adressierbar sind, interne Lesever­ stärker SA, die allgemein als "Sense Amplifier" bekannt sind, einen Wortleitungsdecoder WLDEC und einen Bitleitungsdekoder BLDEC, ein Paar von Datenbusleitungen DB, sowie Schaltmittel BS, mittels denen das Paar von Datenbusleitungen DB, mit den beiden Ausgängen der internen Leseverstärker SA verbindbar ist. Die Schaltmittel BS sind allgemein als "Bitschalter" be­ kannt und meist als Transfertransistoren realisiert. Die in­ ternen Leseverstärker SA sind jeweils mit einem Paar (BLP) von Bitleitungen BL, verbunden. Sie sind meist, wie bereits ein­ gangs anhand des vom Stand der Technik her bekannten zusätzli­ chen Verstärkers beschrieben, nach Art eines getasteten Flip­ flops mit zwei kreuzgekoppelten Invertern und zusätzlichen Steuertransistoren ausgestattet. Die beiden Eingänge eines Leseverstärkers SA sind üblicherweise mit dem Paar (BLP) von Bitleitungen BL, verbunden und dienen (meist) gleichzeitig als Ausgänge, welche dann über die Bitschalter (= Schaltmittel BS) mit dem Paar von Datenbusleitungen DB, verbunden sind. Die Leseverstärker dienen, wie allgemein bekannt, einem Be­ werten und Verstärken eines aus einer Speicherzelle MC ausge­ lesenen Datums, das zunächst als Lesesignal mit geringem Hub vorliegt. Sie können jedoch auch beim Einschreiben eines Da­ tums in eine Speicherzelle MC verwendet werden. Auch wenn sie in diesem Fall tatsächlich als Schreib-Verstärker verwendet werden, so spricht die Fachwelt trotzdem auch in diesem Fall von einem "Lese"-Verstärker. Aus diesem Grund wird vorliegend dieser Verstärker SA auch weiterhin als "Leseverstärker SA" bezeichnet, auch wenn er, wie nachstehend noch anhand eines Einschreibbetriebsverfahrens gezeigt wird, tatsächlich auch als Schreibverstärker verwendet wird.

Der Wortleitungsdekoder WLDEC wählt, wie allgemein bekannt, aufgrund von an ihm angelegten Adreßsignalen eine der Wort­ leitungen WL aus. Entsprechend wählt der Bitleitungsdecoder BLDEC, wie ebenfalls allgemein bekannt, über ein Paar von Schaltmitteln BS einen der internen Leseverstärker SA, und somit auch das diesem zugeordnete Paar (BLP) von Bitleitungen BL, und weiterhin im Zusammenwirken mit der ausgewählten Wortleitung WL eine Speicherzelle MC sowohl zum Schreiben wie auch zum Lesen aus.

Über diese bekannten Mittel hinaus sind erfindungsgemäß fol­ gende weitere Mittel vorgesehen:

Die eine Datenbusleitung DB ist über ein Schreib-Schaltmittel T-WR (in Fig. 1 als Transfertransistor realisiert) mit dem Ausgang einer ersten Treiberschaltung DVR-WR verbunden. Am Eingang der ersten Treiberschaltung DVR-WR liegt mittels einer ersten Leitung zumindest im Schreibbetrieb ein Dateneingangs­ signal DI an, das in eine Speicherzelle MC einzuschreiben ist (wobei zunächst noch offen bleiben kann, ob dieses in seiner "wahren" Form oder in einer dazu komplementären Form erfolgt). Die erste Treiberschaltung DVR-WR verstärkt das Dateneingangs­ signal DI. Im Schreibbetrieb ist das Schreib-Schaltmittel T-WR elektrisch leitend geschaltet, ansonsten ist es gesperrt. Dies erfolgt mittels eines Schreib-Steuersignales WR.

Die andere Datenbusleitung ist mit dem Eingang einer zweiten Treiberschaltung DVR-RD verbunden. Diese verstärkt beim Auslesen eines Datums aus einer Speicherzelle MC ein dadurch auf der anderen Datenbusleitung entstehendes Signal, welches entweder dem ausgelesenen Datum oder einem dazu komplementären Datum entspricht. Der Ausgang der zweiten Treiberschaltung DVR-RD ist mit einem Lese-Schaltmittel T-RD verbunden, welches im Beispiel von Fig. 1 als Transfertransistor realisiert ist. Im Lesebetrieb ist das Lese-Schaltmittel T-RD elektrisch lei­ tend geschaltet, ansonsten ist es gesperrt. Das Lese-Schalt­ mittel T-RD ist mittels eines Lese-Steuersignals RD gesteuert. Als erste bzw. zweite Treiberschaltung DVR-WR, DVR-RD könnte beispielsweise eine solche nach der US-A 48 23 031 verwendet werden.

Derjenige der Leseverstärker SA, der über sein mit ihm verbun­ denes Paar BLP von Bitleitungen BL, mit der adressierten Speicherzelle MC verbunden ist, ist sowohl im Lesebetrieb wie auch im Schreibbetrieb als Verstärker aktiviert. Das Aktivie­ ren erfolgt mittels eines Taktsignales 0SA. Anhand der Fig. 1 und 5 wird nunmehr ein erfindungsgemäßes Verfahren zum Ein­ schreiben von Daten in Speicherzellen MC dieser Halbleiter­ speicherschaltung beschrieben:

Nach Beginn eines sogenannten Schreibzyklus wird an die erste Leitung, die beispielsweise mit einem Anschlußpad des Halb­ leiterchips, der die erfindungsgemäße Halbleiterspeicherschal­ tung enthält, verbunden sein kann oder mit sonstigen Schaltungs­ teilen, die sich zusätzlich zur Halbleiterspeicherschaltung auf dem Halbleiterchip befinden können, das Dateneingangssi­ gnal DI mit einem definierten logischen Pegel angelegt, so daß das Dateneingangssignal DI, welches in eine Speicherzelle MC einzuschreiben ist (entweder mit seinem "wahren" logischen Wert oder mit einem dazu komplementären logischen Wert, was noch beschrieben wird), zu einem ersten Zeitpunkt t1 den definierten logischen Pegel aufweist.

Zu einem später liegenden zweiten Zeitpunkt t2 wird ein Vorla­ detaktsignal 0VPC deaktiviert. Es war ursprünglich entweder zu Beginn dieses Zyklus oder, was meist üblich ist, noch gegen Ende eines vorhergehenden Speicherzyklus aktiviert worden. Das Vorladetaktsignal 0VPC dient, wie allgemein bekannt auf dem Gebiet von Halbleiterspeichern, einem Vorladen der Bitleitun­ gen BL, und der Datenbusleitungen DB, auf einen Vorlade­ pegel VPC, der in etwa die Hälfte beträgt der Differenz von zwei Versorgungspotentialen, die den Leseverstärkern SA in aktiviertem Zustand als Spannungsversorgung dienen. Eine zu­ gehörige, vom Stand der Technik her allgemein bekannte, Vor­ ladeschaltung wurde aus Gründen der Übersichtlichkeit in den Figuren nicht dargestellt. In Fig. 5 sind diese Versorgungs­ potentiale mit VDD und VSS angenommen, was den Versorgungspo­ tentialen der gesamten Halbleiterspeicherschaltung entspricht. Mittlerweile sind dafür jedoch auch andere Werte, insbesondere solche mit geringerem Wert, üblich ("reduzierte Versorgungs­ spannung im Zellenfeld"). Zum Zeitpunkt t2 sind also die Bit­ leitungen BL, und die Datenbusleitungen DB, auf den Vor­ ladepegel VPC vorgeladen.

Zu einem, wiederum später liegenden, dritten Zeitpunkt t3 wird das Schreib-Schaltmittel T-WR elektrisch leitend ge­ schaltet. Dadurch gelangt das Dateneingangssignal DI, ver­ stärkt mittels der ersten Treiberschaltung DVR-WR, auf die eine Datenbusleitung DB.

Irgendwann in einem ersten Zeitraum, der zwischen dem zweiten Zeitpunkt t2 und einem, nochmals später liegenden, vierten Zeitpunkt t4 liegt, werden mittels des Bitleitungsdekoders BLDEC aufgrund von an diesem anliegenden sogenannten Column- Addreß-Signalen die beiden Schaltmittel BS (allgemein als "Bitschalter" bekannt) eines der Leseverstärker SA elektrisch leitend geschaltet. Dadurch wird dieser Leseverstärker SA aus­ gewählt. Somit gelangt das (verstärkte) Dateneingangssignal DI von der einen Datenbusleitung DB aus an den ausgewählten Lese­ verstärker SA. Da dessen Eingänge, wie bereits eingangs erläu­ tert, gleichzeitig auch Ausgänge des Leseverstärkers SA sind, gelangt somit das verstärkte Dateneingangssignal DI auch an die eine Bitleitung BL. Dies wiederum bewirkt auf der einen Bitleitung BL eine Potentialänderung, während die andere Bit­ leitung wie auch die andere Datenbusleitung ihren vor­ geladenen Zustand (Vorladepotential VPC) zunächst beibehalten. Aus Gründen der Übersichtlichkeit ist dieses Leitend-Schalten der Schaltmittel BS in Fig. 5 nicht dargestellt, es ist jedoch angenommen, daß dies ganz kurz vor dem Zeitpunkt t4 geschieht.

Zum vierten Zeitpunkt t4 wird der ausgewählte Leseverstärker SA (im allgemeinen ebenso wie die restlichen, mit der einen Datenbusleitung DB über (allerdings gesperrte) Schaltmittel BS verbundene Leseverstärker SA) mittels eines Taktsignales 0SA aktiviert. Dieser Vorgang als solcher ist bereits bekannt; da­ bei wird im allgemeinen das Versorgungspotential VSS an den jeweiligen Leseverstärker SA geschaltet. Die beiden mit dem ausgewählten Leseverstärker SA verbundenen Bitleitungen BL, des Bitleitungspaares BLP weisen aufgrund des bisherigen Vor­ gehens unterschiedliche Potentiale auf (verstärktes Datenein­ gangssignal DI auf der einen Bitleitung BL; Vorladepotential VPC auf der anderen Bitleitung ). Deshalb kippt der ausge­ wählte Leseverstärker SA, wie ein Flipflop, in eine stabile Lage, wobei die eine Bitleitung BL eine Potential annimmt, das mit seinem logischen Wert dem Dateneingangssignal DI entspricht und wobei die andere Bitleitung ein Potential annimmt, das mit seinem logischen Wert dem komplementären Wert des Daten­ eingangssignals DI entspricht.

In einem zweiten Zeitraum, der zwischen dem dritten Zeitpunkt t3 und spätestens kurz vor einem fünften Zeitpunkt t5 liegt, wird über den Wortleitungsdekoder WLDEC eine der Wortleitungen WL adressiert. Aus Gründen der Übersichtlichkeit, und weil die­ ser Vorgang als solcher allgemein bekannt ist, ist dies in Fig. 5 nicht eingezeichnet. Dadurch werden alle Speicherzellen MC entlang der Wortleitung WL adressiert, weil die Wortleitung WL deren Auswahltransistoren elektrisch leitend schaltet.

In einem ersten Beispiel nach Fig. 1 (Fall 1) sei nun angenom­ men, daß die ganz links dargestellte Wortleitung WL adressiert sei und daß diejenigen der Schaltmittel BS durch den Bitlei­ tungsdekoder BLDEC elektrisch leitend geschaltet seien, die dem obersten dargestellten Leseverstärker SA zugeordnet sind. Damit führt die oberste der dargestellten einen Bitleitungen BL das verstärkte Dateneingangssignal DI, während die oberste dargestellte andere Bitleitung ein dazu komplementäres Si­ gnal führt. Deshalb gelangt nun das verstärkte Eingangssignal DI an den Speicherkondensator der einen Speicherzelle MC, die in Fig. 1 links oben gezeichnet ist, und lädt bzw. entlädt diesen entsprechend dem logischen Wert des Dateneingangssig­ nals DI, d. h. der ursprüngliche Inhalt der Speicherzelle MC wird mit Wert des Dateneingangssignals DI überschrieben.

In einem weiteren Beispiel nach Fig. 1 (Fall 2) sei bei anson­ sten unveränderten Randbedingungen nun angenommen, daß nicht die eine Wortleitung WL, die in Fig. 1 ganz links dargestellt ist, durch den Wortleitungsdekoder WLDEC ausgewählt sei, son­ dern vielmehr die dieser Wortleitung WL benachbart dargestell­ te Wortleitung WL. In diesem Fall wird diejenige Speicherzelle MC ausgewählt, die einerseits mit dieser Wortleitung WL und andererseits mit der anderen Bitleitung des ausgewählten Leseverstärkers SA verbunden ist. Somit wird in diese Spei­ cherzelle MC nicht das verstärkte Dateneingangssignal DI ge­ schrieben, sondern das dazu komplementäre Signal. Dies kann bei einem Auslesen jedoch berücksichtigt werden, wie nach­ stehend noch gezeigt wird.

Ab dem bereits erwähnten fünften Zeitpunkt t5 werden das Schreibschaltmittel T-WR wieder gesperrt und die Leseverstär­ ker SA deaktiviert. Ebenso werden die Wort- und Bitleitungs­ dekoder WLDEC, BLDEC deaktiviert. Anschließend kann dann, noch vor Ende dieses Zyklus, erneut das Vorladen der Bitleitungen BL, und der Datenbusleitungen DB, mittels des Vorladetakt­ signals 0VPC beginnen.

Anhand der Fig. 1 und 6 wird nun das erfindungsgemäße Lese­ verfahren beschrieben. Dabei werden wieder die Begriffe "erster, zweiter, usw. Zeitpunkt" verwendet. Diese sind im Lesebetrieb jedoch nicht identisch mit den entsprechend nume­ rierten Zeitpunkten, die beim zuvor beschriebenen Schreibver­ fahren definiert wurden. Deshalb werden bei den entsprechenden Bezugszeichen ausschließlich Großbuchstaben verwendet.

Innerhalb eines Lesezyklus wird zu einem ersten Zeitpunkt T1 das Vorladetaktsignal 0VPC deaktiviert. Dieses war, ebenso wie im Schreibbetrieb bis zum dortigen zweiten Zeitpunkt t2, bis zum ersten Zeitpunkt T1 aktiviert, so daß bis zum ersten Zeit­ punkt T1 die Bitleitungen BL, und die Datenbusleitungen DB, auf den Vorladepegel VPC aufgeladen worden sind.

In einem Zeitraum, der zwischen dem ersten Zeitpunkt T1 und einem zweiten Zeitpunkt T2 liegt, wird eine der Wortleitun­ gen WL adressiert. Damit werden Daten, die in denjenigen Spei­ cherzellen MC, die mit der adressierten Wortleitung WL verbun­ den sind, unter Bildung von Lesesignalen auf die jeweilige, mit der Speicherzelle MC verbundene Bitleitung BL bzw. ausgelesen. Weiterhin werden in diesem Zeitraum die Schalt­ mittel BS eines der Leseverstärker SA mittels des Bitleitungs­ dekoders BLDEC, der an ihm anliegende Adreßsignale dekodiert, elektrisch leitend geschaltet. Dadurch wird dieser Leseverstär­ ker SA ausgewählt.

Zum zweiten Zeitpunkt T2 werden die Leseverstärker SA, d. h. also, auch der ausgewählte Leseverstärker SA, mittels des Taktsignales 0SA aktiviert. Damit werden die Lesesignale bewertet und verstärkt, was als solches bereits Stand der Technik ist. Aufgrund des Bewertens und Verstärkens bilden sich bei jedem aktivierten Leseverstärker SA auf den an ihm angeschlossenen Bitleitungen BL, zwei zueinander komplemen­ täre Signale aus. Von diesen entspricht das eine Signal, wel­ ches auf derjenigen der Bitleitungen BL, anliegt, die mit der adressierten Speicherzelle MC verbunden ist, dem in diese Speicherzelle MC ursprünglich eingespeicherten Datum.

Die beiden zueinander komplementären Signale des ausgewählten Leseverstärkers SA gelangen, da die entsprechenden Schalt­ mittel BS leitend geschaltet sind, auch auf das Paar von Datenbusleitungen DB, . Das an der anderen Datenbusleitung anliegende Signal wird nun über die zweite Treiberschal­ tung DVR-RD nochmals verstärkt.

Zu einem dritten Zeitpunkt T3 wird das Lese-Schaltmittel T-RD elektrisch leitend geschaltet. Dadurch entsteht an der mit diesem verbundenen zweiten Leitung das Datenausgangssignal DO.

Zu weiteren Zeitpunkten T4, T5, T6, die im Extremfall zeitlich zusammenfallen können, werden dann das Leseschaltmittel T-RD wieder gesperrt, der bzw. die Leseverstärker SA werden wieder deaktiviert und das Vorladetaktsignal 0VPC wird wieder akti­ viert. Letzteres könnte auch zu Beginn eines darauffolgenden weiteren Speicherzyklus erfolgen.

Hinsichtlich des Datenausgangssignals DO ist noch folgendes wichtig in bezug auf das ursprünglich in die jeweilige adressierte Speicherzelle MC eingeschriebene Datum, das auf einem entsprechenden Dateneingangssignal DI basiert:

Ein Dateneingangssignal DI gelangt stets über die eine Datenbusleitung DB auf die eine Bitleitung BL desjenigen Bit­ leitungspaares BLP, bezüglich dessen die Schaltmittel BS elektrisch leitend geschaltet sind (vgl. dazu Fig. 1).

Soll nun, wie bezüglich des Falles 1 beim Einschreibverfahren bereits beschrieben, eine Speicherzelle MC beschrieben werden, die mit der einen Bitleitung BL verbunden ist, so wird diese Speicherzelle MC mit einem Datum beschrieben, das seinem Wert nach dem logischen Wert des Dateneingangssignals DI ent­ spricht. Beim Auslesen entsteht somit auf der einen Bitlei­ tung BL, und somit auch auf der einen Datenbusleitung DB, ein Signal, das ebenfalls dem logischen Wert des ursprünglichen Dateneingangssignales DI entspricht. Da jedoch, wie vorstehend beschrieben, beim Auslesen als Datenausgangssignal DO ein Si­ gnal entsteht, dessen logischer Wert dem logischen Wert ent­ spricht, der auf der anderen Bitleitung , und somit auch auf der anderen Datenbusleitung entsteht, welcher wiederum komplementär ist zu dem auf der einen Bitleitung BL und auf der einen Datenbusleitung DB entstehenden Signal, so kann man den Zusammenhang zwischen dem ursprünglich einzuschreibenden Dateneingangssignal DI und dem beim Auslesen entstehenden Da­ tenausgangssignal DO folgendermaßen darstellen: Das Datenaus­ gangssignal DO weist einen logischen Wert auf, der komplemen­ tär ist zu dem ursprünglich einzuschreibenden Dateneingangs­ signal DI.

Dies gilt beim Auslesen auch für den beim vorstehend beschrie­ benen Schreibverfahren als zweiten Fall bezeichneten Fall: Bei diesem zweiten Fall, bei dem die zu adressierende und zu be­ schreibende Speicherzelle MC mit der anderen Bitleitung eines Bitleitungspaares BLP verbunden ist, wurde in diese Speicherzelle MC ein Datum eingeschrieben, welches seinem Wert nach komplementär ist zum Dateneingangssignal DI. Beim Aus­ lesen aus dieser Speicherzelle MC gelangt nun dieses komple­ mentäre Datum als Lesesignal auf die andere Bitleitung und auf die andere Datenbusleitung , so daß als Datenausgangs­ signal DO wiederum ein Signal entsteht, dessen logischer Wert komplementär ist zum logischen Wert des ursprünglich einzu­ schreibenden Dateneingangssignals DI. Unabhängig von der Ad­ ressierung der Speicherzellen MC gilt bei der erfindungsge­ mäßen integrierten Halbleiterspeicherschaltung nach Fig. 1 also stets: das Datenausgangssignal DO ist seinem logischen Pegel nach komplementär zum ursprünglichen Dateneingangssignal DI. Der Anwender einer solchen Halbleiterspeicherschaltung kann dies entweder bei einer sonstigen Verarbeitung der Daten­ ein- und Datenausgangssignale DI, DO, beispielsweise mittels einer sonstigen Schaltungsanordnung auf demselben Halbleiter­ chip, berücksichtigen durch Wahl von entsprechenden Logikarten (positive, negative Logik) oder durch Vorsehen eines zusätz­ lichen Inverters, der entweder das Dateneingangssignal DI oder das Datenausgangssignal DO invertiert.

In der Ausführungsform nach Fig. 2 weist die erste Treiberschal­ tung DVR-WR einen invertierenden Ausgang auf. In einem solchen Fall gilt demzufolge stets: Dateneingangssignal DI = Datenaus­ gangssignal DO bezüglich deren Logikwerte. Zusätzlich dazu sind die das Dateneingangssignal DI führende erste Leitung und die das Datenausgangssignal DO führende zweite Leitung als eine gemeinsame Leitung ausgeführt, die je nach Betriebsart der Halbleiterspeicherschaltung sowohl das Dateneingangssignal DI wie auch das Datenausgangssignal DO führen kann. Die beiden Datenbusleitungen DB, sind davon nicht beeinflußt, da das Lese-Schaltmittel T-RD und das Schreib-Schaltmittel T-WR nie­ mals gleichzeitig elektrisch leitend sind.

In der Ausführungsform nach Fig. 3 weist, verglichen mit der Ausführungsform nach Fig. 1, die zweite Treiberschaltung DVR-RD einen invertierenden Ausgang auf. In diesem Fall gilt eben­ falls stets, wie auch nach Fig. 2: Dateneingangssignal DI = Datenausgangssignal DO bezüglich deren Logikwerte.

Die integrierte Halbleiterspeicherschaltung nach Fig. 4 zeigt mehrere vorteilhafte Ausführungsformen der Erfindung, reali­ siert bei einer einzigen Halbleiterspeicherschaltung:

Zum einen enthält jedes Schaltmittel BS, das ja in der Aus­ führungsform nach den Fig. 1 bis 3 als Transistoren eines Leitungstyps, z. B. von n-Kanal-Typ, realisiert ist, zwei mit ihren Kanalstrecken einander parallelgeschaltete Transistoren vom zueinander entgegengesetzten Leitungstyp, d. h. einen n-Kanal-Transistor und einen p-Kanal-Transistor. Bekanntlich lassen sich bei MOS-Transistoren vom n-Kanal-Typ Signale mit einem High-Pegel nur übertragen unter Verlust eines Potential­ wertes in der Höhe des Wertes der Einsatzspannung des jeweili­ gen Transistors, sofern am Gate nicht ein Potential anliegt mit einem Wert, der nicht mindestens um den Wert der Einsatz­ spannung über dem Wert des High-Pegels liegt. Entsprechendes gilt für p-Kanal-Transistoren bezüglich des Low-Pegels von zu übertragenden Signalen. Um solche Potentialverluste beim Über­ tragen von Signalen von den Datenbusleitungen DB, auf die Bitleitungen BL, und umgekehrt zu vermeiden, gibt es zwei Möglichkeiten: zum einen Verwenden von entsprechend überhöhten bzw. erniedrigten Gatespannungspegeln oder Parallel-Schalten zweier Transistoren vom zueinander entgegengesetzten Leitungs­ typ. Letztere Möglichkeit ist in Fig. 4 vorteilhafterweise angewandt. Dazu werden die Gates der beiden parallelgeschalte­ ten Transistoren mit Signalen von zueinander entgegengesetzten Potentialwerten angesteuert. Dies wird vorliegend mit den in Fig. 4 gezeigten Invertern I1 erreicht.

Zum anderen enthalten das Schreib- und das Lese-Schaltmittel T-WR, T-RD in Fig. 4 dieselbe schaltungstechnische Maßnahme:

Nach den Fig. 1 bis 3 enthalten die Schreib- und die Lese- Schaltmittel TWR, T-RD einen Transistor eines ersten Leitungs­ typs, der durch das Schreib- bzw. Lesesteuersignal WR, RD ange­ steuert wird. Nach Fig. 4 hingegen enthalten die Schreib- und die Lese-Schaltmittel T-WR, T-RD jeweils zwei Transistoren vom zueinander entgegengesetzten Leitungstyp, die mit ihren Kanal­ strecken einander parallelgeschaltet sind, und bei denen das Gate des jeweils einen Transistors mit dem Schreib- bzw. Lese­ steuersignal WR, RD angesteuert wird und bei denen das Gate des jeweils anderen Transistors mit einem zum Schreib- bzw. Lese- Steuersignal WR, RD komplementären Signal angesteuert wird. Dies ist ebenfalls erzielbar mittels Invertern, die in Fig. 4 mit "I2" bezeichnet sind.

Darüber hinaus weisen sowohl die erste wie die zweite Treiber­ schaltung DVR-WR, DVR-RD invertierende Ausgänge auf. Dies ist je nach verwendeter Technologie und/oder Schaltungstechnik für die Treiberschaltungen DVR-WR, DVR-RD dann von Vorteil, wenn sich Treiberschaltungen mit invertierendem Ausgang leichter oder platzsparender designen lassen. Allerdings ist dann wiederum stets das Datenausgangssignal DO komplementär zum ursprünglichen Dateneingangssignal DI, entsprechend der Aus­ führungsform nach Fig. 1. Falls dies unerwünscht sein sollte, kann entweder das Dateneingangssignal DI oder das Datenaus­ gangssignal DO über einen zusätzlichen Inverter (nicht darge­ stellt; vergleiche auch Ausführungen zu Fig. 1) geführt werden.

Die Erfindung hat gegenüber den aus dem Stand der Technik bereits bekannten Halbleiterspeichern folgende Vorteile: Der Aufwand für notwendige Dateneingangs- und Datenausgangsschal­ tungen ist geringer, weil weder das Dateneingangssignal DI noch das Datenausgangssignal DO gleichzeitig in wahrer und in dazu komplementärer Form nötig sind, sondern nur in wahrer Form. Damit lassen sich ansonsten entsprechend notwendige Schaltungen, die beim genannten Stand der Technik dargestellt sind, einsparen. Dadurch, daß die beim Stand der Technik ver­ wendeten externen Bewerterschaltungen bei dem Paar der Daten­ busleitungen ersetzt ist durch die beiden voneinander geome­ trisch unabhängigen Treiberschaltungen DVR-WR, DVR-RD, lassen sich diese in einem vorgegebenen Rasterschema bezüglich des Layouts von Schaltungsteilen einfacher und (auch bezüglich der Gesamtfläche der beiden Treiberschaltungen DVR-WR, DVR-RD) kleiner in einem für den Schaltungsdesigner vorgegebenen Rasterschema für Layouts einpassen als die eine externe Bewer­ terschaltung beim Stand der Technik. Weiterhin entfallen beim Stand der Technik notwendige Taktsignale für die Ansteuerung der externen Bewerterschaltungen und somit auch Schaltungs­ teile zu deren Erzeugung, da für das Schreib- und das Lese- Steuersignal WR, RD das zur Steuerung eines Halbleiterspeichers sowieso stets vorhandene, von extern anzulegende Steuersignal WE mit seinen beiden logischen Pegeln (high bzw. low) verwend­ bar ist, gegebenenfalls unter Verwendung eines zusätzlichen Inverters für eines der beiden Steuersignale WR, RD.

Claims (13)

1. Integrierte Halbleiterspeicherschaltung

• - mit Speicherzellen (MC), mit Wortleitungen (WL) und Bitlei­ tungen (BL, ),
• - mit internen Leseverstärkern (SA), die jeweils mit einem Paar (BLP) der Bitleitungen (BL, ) verbunden sind und die zwei Ausgänge aufweisen,
• - mit Adressierungsmitteln zur Adressierung der Speicherzel­ len (MC) über die Wortleitungen (WL) und die internen Lese­ verstärker (SA) samt den Bitleitungen (BL, ),
• - mit wenigstens einem Paar von Datenbusleitungen (DB, ) sowie mit Schaltmitteln (BS), über die das Paar von Daten­ busleitungen (DB, ) mit den Ausgängen wenigstens eines Teils der internen Leseverstärker (SA) verbindbar ist,

gekennzeichnet durch folgende Merkmale:

• - die eine Datenbusleitung (DB) ist über ein Schreib-Schalt­ mittel (T-WR) mit dem Ausgang einer ersten Treiberschaltung (DVR-WR) verbunden zum Verstärken eines Dateneingangs­ signals (DI) in einem Schreibbetrieb, wobei das Schreib- Schaltmittel (T-WR) im Schreibbetrieb elektrisch leitend ist,
• - die andere Datenbusleitung () ist mit dem Eingang einer zweiten Treiberschaltung (DVR-RD) verbunden zum Verstärken eines in einem Lesebetrieb entstehenden Datums,
• - der Eingang der ersten Treiberschaltung (DVR-WR) ist mit einer das Dateneingangssignal (DI) führenden ersten Leitung verbunden,
• - der Ausgang der zweiten Treiberschaltung (DVR-RD) ist über ein Lese-Schaltmittel (T-RD) mit einer ein Datenausgangs­ signal (DO) führenden zweiten Leitung verbunden, wobei das Lese-Schaltmittel (T-RD) im Lesebetrieb elektrisch leitend ist,
• - derjenige der internen Leseverstärker (SA), der über sein mit ihm verbundenes Paar (BLP) von Bitleitungen (BL, ) mit einer adressierten Speicherzelle (MC) verbunden ist, ist sowohl im Lesebetrieb wie auch im Schreibbetrieb als Ver­ stärker aktiviert.

2. Integrierte Halbleiterspeicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die das Dateneingangssignal (DI) führende erste Leitung und die das Datenausgangssignal (DO) führende zweite Leitung als eine einzige Leitung ausgeführt sind, die im Schreibbe­ trieb das Dateneingangssignal (DI) führt und im Lesebetrieb das Datenausgangssignal (DO).

3. Integrierte Halbleiterspeicherschaltung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die erste Treiberschaltung (DVR-WR) einen invertierenden Ausgang aufweist.

4. Integrierte Halbleiterspeicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zweite Treiberschaltung (DVR-RD) einen invertierenden Ausgang aufweist.

5. Integrierte Halbleiterspeicherschaltung nach einem der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß die Schaltmittel (BS), über die das Paar von Datenbuslei­ tungen (DB, ) mit den internen Leseverstärkern (SA) verbind­ bar sind, Transistoren eines ersten Leitungstyps sind.

6. Integrierte Halbleiterspeicherschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Schaltmittel (BS) einen weiteren Transistor vom ent­ gegengesetzten Leitungstyp enthalten, die mit ihren Kanal­ strecken den einen Transistoren parallelgeschaltet sind und die an ihrem jeweiligen Gate mit einem Signal angesteuert sind, das komplementär ist zu einem Signal, mit dem der jewei­ lige eine Transistor angesteuert ist.

7. Integrierte Halbleiterspeicherschaltung nach einem der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß das Schreib-Schaltmittel (T-WR) ein Transistor eines ersten Leitungstyps ist, der an seinem Gate von einem Schreib-Steuer­ signal (WR) angesteuert ist.

8. Integrierte Halbleiterspeicherschaltung nach Anspruch 7, dadurch gekennzeichnet, daß das Schreib-Schaltmittel (T-WR) einen zweiten Transistor vom entgegengesetzten Leitungstyp enthält, der dem einen Tran­ sistor mit seiner Kanalstrecke parallelgeschaltet ist und der an seinem Gate von einem zum Schreibsteuersignal (WR) komple­ mentären Signal angesteuert ist.

9. Integrierte Halbleiterspeicherschaltung nach einem der vor­ hergehenden Ansprüche, dadurch gekennzeichnet, daß das Lese-Schaltmittel (T-RD) ein Transistor eines ersten Leitungstyps ist, der an seinem Gate von einem Lese-Steuersig­ nal (RD) angesteuert ist.

10. Integrierte Halbleiterspeicherschaltung nach Anspruch 9, dadurch gekennzeichnet, daß das Lese-Schaltmittel (T-RD) einen zweiten Transistor vom entgegengesetzten Leitungstyp enthält, der dem einen Tran­ sistor mit seiner Kanalstrecke parallelgeschaltet ist und der an seinem Gate von einem zum Lese-Steuersignal (RD) komplemen­ tären Signal angesteuert ist.

11. Verfahren zum Einschreiben von Daten in Speicherzellen (MC) einer Halbleiterspeicherschaltung, die die Merkmale nach einem der vorhergehenden Ansprüche aufweist, gekennzeichnet durch folgende Merkmale:

• - ab einem ersten Zeitpunkt (t1) weist das Dateneingangssig­ nal (DI) einen definierten logischen Zustand auf,
• - zu einem zweiten Zeitpunkt (t2) wird ein Vorladetaktsignal (0VPC), mittels dessen die Bitleitungen (BL, ) und die Datenbusleitungen (DB, ) in einem vor dem zweiten Zeit­ punkt (t2) liegenden Zeitraum auf ein Vorladepotential (VPC) geladen werden, das auf einem Mittelwert zwischen zwei Ver­ sorgungspotentialen (VDD, VSS) der Halbleiterspeicherschal­ tung liegt, deaktiviert,
• - zu einem dritten Zeitpunkt (t3) wird das Schreib-Schaltmit­ tel (T-WR) leitend geschaltet,
• - in einem ersten Zeitraum, der zwischen dem zweiten (t2) und einem vierten Zeitpunkt (t4) liegt, werden die Schaltmittel (BS) eines der Leseverstärker (SA) mittels eines Adressie­ rungssignals leitend geschaltet, wodurch dieser Leseverstär­ ker (SA) ausgewählt wird,
• - zum vierten Zeitpunkt (t4) wird der mittels der leitend ge­ schalteten Schaltmittel (BS) ausgewählte Leseverstärker (SA) aktiviert, so daß die eine an den ausgewählten Leseverstär­ ker (SA) angeschlossene Bitleitung (BL) denselben logischen Zustand annimmt wie die eine Datenbusleitung (DB) und daß die andere an den ausgewählten Leseverstärker (SA) ange­ schlossene Bitleitung () einen logischen Zustand annimmt, der komplementär ist zum logischen Zustand der einen Bit­ leitung (BL),
• - in einem zweiten Zeitraum, der zwischen dem dritten (t3) und spätestens kurz vor einem fünften Zeitpunkt (t5) liegt, wird eine der Wortleitungen (WL) adressiert, so daß diejenige der Speicherzellen (MC), die sowohl mit der adressierten Wort­ leitung (WL) als auch mit einer (BL, ) der beiden Bitleitun­ gen (BL, ), die mit dem ausgewählten Leseverstärker (SA) verbunden sind, mit dem an dieser einen (BL, ) der beiden Bitleitungen (BL, ) anliegenden logischen Pegel überschrie­ ben wird,
• - ab dem fünften Zeitpunkt (t5) werden das Schreib-Schaltmit­ tel (T-WR) gesperrt und der Leseverstärker (SA) deaktiviert.

12. Verfahren zum Auslesen von Daten aus Speicherzellen (MC) einer Halbleiterspeicherschaltung, die die Merkmale nach einem der Ansprüche 1 bis 10 aufweist, gekennzeichnet durch folgende Merkmale:

• - zu einem ersten Zeitpunkt (T1) wird ein Vorladetaktsignal (0VPC), mittels dessen die Bitleitungen (BL, ) und die Datenbusleitungen (DB, ) in einem vor dem ersten Zeitpunkt (T1) liegenden Zeitraum auf ein Vorladepotential (VPC) ge­ laden werden, das auf einem Mittelwert zwischen zwei Ver­ sorgungspotentialen (VDD, VSS) der Halbleiterspeicherschal­ tung liegt, deaktiviert,
• - in einem Zeitraum, der zwischen dem ersten Zeitpunkt (T1) und einem zweiten Zeitpunkt (T2) liegt, werden zum einen eine der Wortleitungen (WL) adressiert, so daß Daten, die in denjenigen Speicherzellen (MC) gespeichert sind, die mit der adressierten Wortleitung (WL) verbunden sind, auf die jewei­ lige Bitleitung (BL, ) ausgelesen werden, und zum anderen werden die Schaltmittel (BS) eines der Leseverstärker (SA) mittels eines Adressierungssignales leitend geschaltet, wodurch dieser Leseverstärker (SA) ausgewählt wird,
• - zum zweiten Zeitpunkt (T2) wird mindestens der mittels der leitend geschalteten Schaltmittel (BS) ausgewählte Lesever­ stärker (SA) aktiviert, so daß das an einer seiner beiden Bitleitungen (BL, ) anliegende, ausgelesene Datum bewertet und verstärkt wird, wodurch sich an den beiden Ausgängen des ausgewählten Leseverstärkers zwei zueinander komplementäre Signale ausbilden, die über die leitend geschalteten Schalt­ mittel (BS) an die Datenbusleitungen (DB, ) gelangen,
• - das an der anderen () der beiden Datenbusleitungen (DB, ) anliegende Signal der beiden zueinander komplementären Si­ gnale wird durch die zweite Treiberschaltung (DVR-RD) noch­ mals verstärkt,
• - zu einem dritten Zeitpunkt (T3) wird das Lese-Schaltmittel (T-RD) elektrisch leitend geschaltet, wodurch an der mit dem Lese-Schaltmittel (T-RD) verbundenen zweiten Leitung das Datenausgangssignal (DO) entsteht,
• - zu weiteren Zeitpunkten (T4, T5, T6) werden dann das Lese­ Schaltmittel (T-RD) wieder gesperrt, der Leseverstärker (SA) deaktiviert sowie das Vorladetaktsignal 0VPC aktiviert.