DE4226429A1 - Halbleiteranordnung - Google Patents

Description

Stand der Technik

Die Erfindung betrifft eine Halbleiteranordnung nach der jeweiligen Gattung der einander nebengeordneten Ansprüche 1, 4, 5 und 6.

Eine wellenförmig strukturierte Metallisierung erlaubt erheblich größere thermische Stoßbelastungen von Halbleiterbauelementen als eine nicht strukturierte. Derartige Strukturen sind aus der EP-OS 0 202 254 für bipolare integrierte Schaltkreise bekanntgewor­ den.

Vorteile der Erfindung

Die erfindungsgemäße Halbleiteranordnung mit den Merkmalen nach einem der einander nebengeordneten Ansprüche 1, 4, 5 und 6 liefert demgegenüber eine wellenförmig strukturierte Metallisierung für in­ tegrierte Schaltkreise mit mindestens einer Doppelmetallisierung bzw. mehr als einer Oxidschicht, wie sie beispielsweise bei einem modernen BiCMOS-Prozeß verwendet wird.

Zeichnung

Die Erfindung wird anhand der Fig. 1 bis 7 näher erläutert.

Fig. 1 zeigt den Ausschnitt einer Draufsicht auf eine Halbleiteran­ ordnung, die Fig. 2 bis 7 mehrere Ausführungsformen ohne (a) oder mit (b) strukturierter Oberfläche im Bereich von Metallisierungen.

Beschreibung der Ausführungsbeispiele

Die in Fig. 1 dargestellte Halbleiteranordnung besitzt mehrere als Leiterbahnen ausgebildete Metallisierungen 1, 2, 3 und 4, bei denen im Bereich der Metallisierungen 1 und 4 zur Erhöhung der thermischen Stoßbelastbarkeit eine Strukturierung durch Erhebungen und/oder Ver­ tiefungen der Oberfläche unterhalb der Metallisierungen 1 und 4 vor­ gesehen ist. Die Umrisse der Erhebungen bzw. Vertiefungen sind hier mit unterbrochenen Linien dargestellt. Zur Strukturierung der Ober­ fläche können beispielsweise erhabene Stege 5, Waben 6 oder eine Gitterstruktur 7 unterhalb der Metallisierung angeordnet sein; die Metallisierung legt sich an diese Erhöhungen bzw. Vertiefungen an, so daß an ihrer Oberfläche wenigstens annähernd gleiche Erhöhungen und Vertiefungen auftreten.

Im Bereich der Metallisierung 3 befinden sich Vertiefungen in der Oberfläche der Halbleiteranordnung. Die Metallisierung legt sich auch an diese Vertiefungen an, so daß auch hier an der Oberfläche wenigstens annähernd gleiche Vertiefungen und Erhöhungen auftreten.

Im Bereich der Metallisierung 2 ist die Oberfläche nicht struktu­ riert. Bei hohen thermischen Stoßbelastungen würden deshalb Risse 9 auftreten.

Die in den Fig. 2a bis 7b dargestellten Ausführungsbeispiele zei­ gen Schnitte durch Halbleiteranordnungen. Es sind jeweils nur die zum Verständnis erforderlichen Schichten dargestellt. Dabei beziehen sich die Fig. 2a bis 5b bevorzugt auf MOS-Technologien bzw. auf sogenannte BiCMOS-Mischtechnologien, die Fig. 6a bis 7b dagegen auf beliebige Technologien mit mindestens zwei Metallisierungslagen, die gegeneinander mittels einer dielektrischen Schicht, etwa aus Siliziumnitrid bzw. auch organischen Dielektrika wie Polyimid, iso­ liert sind.

Es bedeuten: 10 den Halbleiterkörper, meist monokristallines Sili­ zium, in den die Halbleiteranordnung mittels bekannter Diffusions-, Implantations- oder Oxidationsverfahren eingebracht ist; 11 eine der Halbleiteroberfläche zugewandte dielektrische Schicht, meist ein mit Feldoxid bezeichnetes Oxid des Halbleitermaterials, beispielsweise Silizium; 12 eine dielektrische Zwischenschicht, meist ein LTO (low temperature oxide), PSG (phospho silicate glass) oder BPSG (boro phospho silicate glass); ferner ist 13 eine mehr oder weniger stark leitende Halbleiterschicht, wie etwa dotiertes Polysilizium; 14 eine erste Metallisierung, 16 eine zweite Metallisierung und dazwischen eine dielektrische Schicht 15, in der Regel aus Siliziumnitrid oder -Oxid. Das unter der leitenden Halbleiterschicht 13 liegende "Gateoxid" ist gegen die anderen dielektrischen Schichten vernach­ lässigbar dünn, so daß es nicht mit eingezeichnet wurde.

In Fig. 2 liegt die Metallisierung 14 in einem als Kontaktflächen­ bereich dienenden Oberflächenbereich des Halbleiterkörpers 10 un­ mittelbar auf dem Halbleiterkörper auf. Die unterlagerten Erhöhungen der Oberfläche unterhalb der Metallisierung sind mittels der mehr oder weniger stark leitenden Halbleiterschicht 13 dargestellt, die üblicherweise die Gateelektrode von MOS-Transistoren bildet; diese Erhöhungen (Stege, Waben, Gitter) werden gleichzeitig mit den Gate­ elektroden strukturiert, so daß kein zusätzlicher, die Herstellung verteuernder Aufwand erforderlich ist.

In Fig. 3 ist die Metallisierung 14 in einem als Leiterbahnbereich dienenden Oberflächenbereich des Halbleiterkörpers dargestellt. Die Metallisierung 14 liegt jetzt auf der oberhalb der dielektrischen Schicht 11 (Feldoxid) angeordneten dielektrischen Zwischenschicht 12 auf. Die Erhöhungen sind wieder mit der mehr oder weniger stark lei­ tenden Halbleiterschicht 13, die prozeßbedingt zwischen den dielek­ trischen Schichten 11 und 12 liegt, ausgeführt. Sie werden ebenfalls zusammen mit den Gateelektroden kostenneutral strukturiert.

Im Beispiel der Fig. 4 liegt die Metallisierung 14 in einem als Kontaktflächenbereich dienenden Oberflächenbereich des Halbleiter­ körpers wieder unmittelbar auf dem Halbleiterkörper 10 auf. Die un­ terlagerten Erhöhungen der Oberfläche unterhalb der Metallisierung sind jetzt mittels der mehr oder weniger stark leitenden Halbleiter­ schicht 13 und der darüberliegenden dielektrischen Zwischenschicht 12 dargestellt, so daß eine Stufe mit größerer Erhöhung entsteht. Die auf der Erhöhung 13 aufsitzende zusätzliche Erhöhung 12 ist bei in etwa symmetrischer Anordnung etwas schmäler bzw. auch überlappend ausgeführt.

In Fig. 5 ist die Metallisierung 14 wieder in einem als Leiterbahn­ bereich dienenden Oberflächenbereich des Halbleiterkörpers darge­ stellt, innerhalb dessen die Metallisierung 14 bekanntlich auf der oberhalb der dielektrischen Schicht 11 (Feldoxid) angeordneten di­ elektrischen Zwischenschicht 12 aufliegt. Die Strukturierung wird in diesem Fall nicht durch Erhöhungen, sondern durch Vertiefungen erzeugt. Hierzu ist die erste dielektrische Schicht 11 abschnitts­ weise durch Wegätzen ausgespart. Die Metallisierung 14 bleibt aber im gesamten Bereich gegen die Halbleiteroberfläche durch die di­ elektrische Zwischenschicht 12 isoliert. Die Vertiefungen werden ebenfalls kostenneutral zusammen mit der Strukturierung der dielek­ trischen Schicht 11 erzeugt.

Beliebige Herstellungsprozesse, die zwei und mehr gegeneinander iso­ lierte Leiterbahnebenen aufweisen, ermöglichen eine Strukturierung der Metallisierung allein in den Metallisierungsebenen in Bereichen, in denen beide Metallisierungsebenen leitend miteinander verbunden sind.

In Fig. 6 liegt die Leiterbahn 14 auf einer beliebigen Oberfläche des Halbleiterkörpers auf. Die Metallisierung 16 ist hier durch Ein­ bringen von Stufen, bestehend aus der isolierenden Zwischenschicht 15, struktuiert.

Fig. 7 zeigt ein anderes Ausführungsbeispiel: Zum Erzeugen einer Stufe im Kontaktbereich, bestehend aus einer Vertiefung mit nach­ folgender Erhöhung, ist die Metallisierung 14 ausgespart, so daß die Metallisierung 16 direkt auf der Oberfläche des Halbleiterkörpers aufliegt, anschließend ist ein Steg aus der dielektrischen Zwischen­ schicht 15 aufgebracht, anschließend liegt die Metallisierung 16 wieder direkt auf der Oberfläche des Halbleiterkörpers so weit auf, bis wieder die Metallisierung 14 unterlagert ist. Zwischen Halb­ leiterkörper 10 und der Metallisierung 14 bzw. 16 ist im Leiterbahn­ bereich mindestens eines der Oxide 11, 12 angeordnet (nicht ge­ zeichnet).

Die Strukturierung ist sich in Abständen wiederholend mehrfach aus­ geführt. Die Stege haben jeweils eine Breite im Bereich von 4 bis 50 Mikrometern. Die Abstände der Stege zueinander liegen im Bereich von 20 bis 100 Mikrometern.

Die Erfindung erlaubt Halbleiterbauelemente, insbesondere mono­ lithisch integrierte Schaltungen, die kurzzeitige Energiestöße ver­ arbeiten müssen, thermisch bis an die durch das Silizium gegebene physikalische Grenze auszunutzen.

Claims (6)

1. Halbleiteranordnung mit einem Halbleiterkörper (10), mit mehre­ ren, mindestens eine seiner Oberflächen teilweise auch unabhängig voneinander bedeckenden dielektrischen Schichten (11, 12), bei­ spielsweise aus Oxiden oder Nitriden des Halbleitermaterials, mit mindestens einer Schicht (13) aus aufgebrachtem, mehr oder weniger stark leitendem Halbleitermaterial (Polysilizium), und mit min­ destens einer Metallisierung (14), die auf dem mit dielektrischen Schichten (11, 12) versehenen Halbleiterkörper (10) derart aufge­ bracht ist, daß sie an den mit dielektrischen Schichten nicht be­ deckten, als Kontaktflächenbereiche dienenden Oberflächenbereichen des Halbleiterkörpers unmittelbar auf dem Halbleiterkörper (10) auf­ liegt bzw. auf den als Leiterbahnbereiche dienenden Oberflächenbe­ reichen des Halbleiterkörpers (10) auf mindestens einer der dielek­ trischen Schichten (11, 12) aufliegt, dadurch gekennzeichnet, daß innerhalb der genannten Leiterbahnbereiche jeweils mehrere Teile mindestens einer Leiterbahn (14), in Abständen sich wiederholend, durch unterlagerte Stege aus der Schicht (13) aus aufgebrachtem, mehr oder weniger stark leitendem Halbleitermaterial (Polysilizium) angehoben sind, so daß die Metallisierung (14) innerhalb der genannten Leiterbahnbereiche wellig ausgebildet ist (Fig. 2b, 3b).

2. Halbleiteranordnung mit einem Halbleiterkörper (10) nach Anspruch 1, dadurch gekennzeichnet, daß innerhalb der genannten Leiterbahnbe­ reiche jeweils mehrere Teile mindestens einer Leiterbahn (14), in Abständen sich wiederholend, durch unterlagerte Stege aus einer Schicht (13) aus aufgebrachtem, mehr oder weniger stark leitendem Halbleitermaterial (Polysilizium) und darüber angeordnet einer weiteren dielektrischen Schicht (12) angehoben sind und so die Welligkeit der Metallisierung innerhalb der genannten Leiterbahnbe­ reiche verstärkt ist (Fig. 4b).

3. Halbleiteranordnung mit einem Halbleiterkörper (10) nach Anspruch 2, dadurch gekennzeichnet, daß der unterlagerte Steg aus einer Schicht (13) aus aufgebrachtem, mehr oder weniger stark leitendem Halbleitermaterial (Polysilizium) breiter ausgeführt ist als der da­ rüberliegende, aus einer weiteren Schicht (12) dielektrischen Mate­ rials bestehende Steg (Fig. 4b).

4. Halbleiteranordnung mit einem Halbleiterkörper (10), einer auf mindestens einer seiner Oberflächen erzeugten dielektrischen, bei­ spielsweise aus dem Oxid des Halbleiterkörpers bestehenden Schicht (11), in die zum Erzeugen von Gateelektroden unipolarer Halbleiter­ bauelemente Fensterbereiche eingeätzt sind, mit mindestens einer im Zuge des Herstellungsverfahrens abgeschiedenen weiteren dielek­ trischen Schicht (12) und mit mindestens einer Metallisierung (14), die auf den als Leiterbahnbereiche dienenden Oberflächenbereichen des mit mindestens einer der dielektrischen Schichten (11, 12) ver­ sehenen Halbleiterkörpers (10) aufliegt, dadurch gekennzeichnet, daß innerhalb der genannten Leiterbahnbereiche jeweils mehrere Teile mindestens einer Leiterbahn (14), in Abständen sich wiederholend, abgesenkt sind durch Einätzen von Fenstern in die auf dem Halblei­ terkörper (10) aufliegende dielektrische Schicht (11 und/oder 12), so daß die Metallisierung (14) innerhalb der genannten Leiterbahnbe­ reiche wellig ausgebildet ist (Fig. 5b).

5. Halbleiteranordnung mit einem Halbleiterkörper (10) und Leiter­ bahnbereichen, bestehend aus mindestens einer zweilagigen Metalli­ sierung (14, 16), die mindestens teilweise durch eine dielektrische Schicht (15) beispielsweise aus dem Oxid oder Nitrid des Halbleiter­ materials, gegeneinander isoliert sind, dadurch gekennzeichnet, daß in Leiterbahnbereichen, in denen die beiden Metallisierungen (14, 16) gegeneinander nicht isoliert sind, in Abständen sich wieder­ holend, Stege aus der dielektrischen Schicht (15) zwischen die bei­ den Metallisierungen (14, 16) eingebracht sind, so daß die zweite Lage (16) der Metallisierung (14, 16) innerhalb der genannten Lei­ terbahnbereiche wellig ausgebildet ist (Fig. 6b).

6. Halbleiteranordnung mit einem Halbleiterkörper (10) und Leiter­ bahnbereichen, bestehend aus mindestens einer zweilagigen Metalli­ sierung (14, 16), die mindestens teilweise durch eine dielektrische Schicht (15) aus einem Oxid oder Nitrid des Halbleitermaterials ge­ geneinander isoliert sind, dadurch gekennzeichnet, daß in Kontakt- bzw. Leiterbahnbereichen, in denen die beiden Metallisierungen (14, 16) gegeneinander nicht isoliert sind, in Abständen sich wieder­ holend, die erste Metallisierung (14) ausgespart, anschließend in einem Abstand Stege aus der dielektrischen Schicht (15) auf die be­ stehende Unterlage im Kontaktbereich (10) bzw. im Leiterbahnbereich (11 und/oder 12) aufgebracht sind, und daran anschließend nach einem Abstand sich wieder die erste und zweite Metallisierung (14, 16) fortsetzt, wodurch die Metallisierung (14, 16) innerhalb der ge­ nannten Leiterbahnbereiche wellig ausgebildet ist (Fig. 7b).