DE4205015A1 - Demodulator fuer radio-daten-signale - Google Patents

Description

Die Erfindung geht aus von einem Demodulator für Radio-Daten-Signale nach der Gattung des Hauptanspruchs.

Mit dem bekannten Radio-Daten-System können zusätzlich zu den Audiosignalen Datensignale übertragen werden, die beispielsweise den Namen des ausgestrahlten Programms oder andere Information enthalten. Um beim UKW-Stero-Hörrundfunk die Kompatibilität mit den Audiosignalen sowie mit Verkehrsfunksignalen sicherzustellen, wird bei dem Radio-Daten-System der auch beim Verkehrsfunk verwendete Träger von 57 kHz mit den zu übertragenden Daten moduliert, wobei allerdings die Seitenbänder außerhalb der für verschiedene Signale des Verkehrsfunks benutzten Modulationsfrequenzen liegen. Es wird dabei eine Biphase-Codierung gewählt, die bewirkt, daß sich keine Spektralanteile bei 57 kHz ergeben und der Takt implizit mitübertragen wird. Das gesamte Spektrum des modulierten Radio-Daten-Signals, im folgenden auch RDS-Signal genannt, wird auf ±2,4 kHz begrenzt.

Aufgabe der vorliegenden Erfindung ist es, einen Demodulator für RDS-Signale anzugeben, bei dem keine Einschwingzeiten von Phasenregelschleifen auftreten.

Der erfindungsgemäße Demodulator mit den kennzeichnenden Merkmalen des Hauptanspruchs hat ferner den Vorteil, daß er im wesentlichen nur digitale Bauelemente enthält, wodurch eine preiswerte Realisierung als integrierter Schaltkreis möglich ist und bei der Herstellung keine teuren Abgleicharbeiten erforderlich sind.

Eine Realisierung des erfindungsgemäßen Demodulators ist ferner durch geeignete Programme für Signalprozessoren oder andere mikroelektronische Bauelemente möglich. Außerdem kann ein erfindungsgemäßer Demodulator in vorteilhafter Weise in einem Rundfunkempfänger gemäß der Patentanmeldung P 41 03 062.1 der Anmelderin angewendet werden, bei dem kurzzeitig eine Prüfung auf alternative Frequenzen erfolgt, ohne daß der Empfang des jeweils eingestellten Senders störend beeinträchtigt wird. Hierbei ist ein besonders schnelles Einschwingen des Demodulators erforderlich.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen Erfindung möglich.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt:

Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Demodulators,

Fig. 2 Zeitdiagramme von in dem Demodulator nach Fig. 1 auftretenden Signalen,

Fig. 3 ein Blockschaltbild einer Schaltung zur vektoriellen Addition und Signalbegrenzung,

Fig. 4 ein Blockschaltbild eines Trägerregenerators,

Fig. 5 ein Blockschaltbild einer Schaltung zur Synchronimpulserzeugung, die Teil des Trägerregenerators nach Fig. 4 ist,

Fig. 6 ein Blockschaltbild einer Schaltung zur Gewinnung einer doppelten Bittaktfrequenz und

Fig. 7 bis Fig. 9 Blockschaltbilder von Teilen der Schaltung nach Fig. 6.

Gleiche Teile sind in den Figuren mit gleichen Bezugszeichen versehen. Zähler sind durch ein Symbol "0, 1, 2...", Speicher durch "MEM" und Schieberegister mit "SR" gekennzeichnet. Dabei bedeutet "CL" Takteingang, "R" Rücksetzeingang, "D" Dateneingang und "LD" Load-Eingang. Bei Komparatoren sind die Eingangsgrößen mit X und Y bezeichnet und die Ausgänge mit der jeweiligen Bedingung. Decoder, welche eine vom Inhalt eines Zählers abhängige Information erzeugen, sind durch den jeweiligen Zählerstand in eckigen Klammern gekennzeichnet. Einige Ein- und Ausgänge sind in mehreren Figuren mit Pfeilen und Ziffern versehen, die darauf hinweisen, von und zu welchen Teilen in anderen Figuren die entsprechenden Signale geleitet werden.

Dem in Fig. 1 dargestellten Demodulator wird bei 1 das empfangene Multiplexsignal zugeführt. In einem Bandpaß 2 wird aus dem Multiplexsignal das RDS-Signal gewonnen, dessen Amplitude in einem anschließenden Begrenzer 3 begrenzt wird. In einem Impulsformer 4 wird aus dem begrenzten RDS-Signal ein Rechtecksignal mit einem Tastverhältnis von 50% erzeugt, das die Phasenmodulation des RDS-Signals enthält und im folgenden Signal A genannt wird.

Zur Erzeugung eines 57-kHz-Taktsignals dient ein Quarzoszillator 6 mit einer Frequenz von 4,332 MHz, welche mit einem ersten Zähler 7 und einem ersten Decoder 8 durch 76 geteilt wird. Sobald der erste Zähler 7, dem das Ausgangssignal des Quarzoszillators 6 als Takt zugeführt wird, bis 76 gezählt hat, wird dieses vom Decoder 8 erkannt und der Zähler zurückgesetzt.

Mit Hilfe der Schaltungen 9 bis 15 wird das Signal A um eine halbe Periode des RDS-Bittaktes verzögert. Dabei wird die Phasenlage des Signals A auch im verzögerten Signal genau eingehalten. Das verzögerte Signal wird im folgenden Signal B genannt. Mit jeder positiven Flanke des Signals A wird der Zählerstand des Zählers 7, der 7 Bit umfaßt, in einen Speicher 9 übernommen. Damit steht der Phasenunterschied zwischen dem mit Hilfe des Zählers 7 und des Decoders 8 erzeugten 57-kHz-Taktsignal und dem Signal A für die jeweilige Flanke des Signals A fest. Dieser Phasenunterschied wird mit Hilfe einer Verzögerungsschaltung 10 um eine halbe Bittaktperiode verzögert, was in vorteilhafter Weise mit sieben Schieberegistern mit jeweils einer Länge von 24 Bit erfolgt.

Die in den Speicher 9 geladenen Zählerstände werden mit Flanken des Signals A bis zum Ausgang der Schieberegister geschoben. Mit dem Komparator 11 wird das 7 Bit breite Ausgangssignal der Schieberegister mit dem Zählerstand des Zählers 7 verglichen. Das Ausgangssignal des Komparators wird freigegeben, wenn der Zähler 7 nicht inkrementiert wird, wozu das 4,332-MHz-Taktsignal über einen Invertierer 15 einem Enable-Eingang EN des Komparators zugeführt wird.

Sind das Ausgangssignal der Verzögerungsschaltung 10 und der Zählerstand gleich, wird ein Flip-Flop 12 gesetzt und der Zähler 13 freigegeben, womit ein Impuls des Signals B beginnt. Hat der Zähler 13 den Zählerstand 38 erreicht, setzt ein Decoder 14 das Flip-Flop 12 wieder zurück, wodurch der jeweilige "1-Pegel" des Signals B beendet und der Zähler 13 rückgesetzt wird.

Dem invertierenden Ausgang des Flip-Flops 12 wird das Signal entnommen und zusammen mit dem Signal A einer Schaltung 16 zur vektoriellen Addition und Begrenzung zugeführt. Durch die vektorielle Addition der Signale A und werden beim Radio-Datensystem mit Verkehrsfunksignalen Signalkomponenten gebildet, die sich, in halben Bittaktperioden betrachtet, in der Phase um 180° unterscheiden. Beim Radio-Datensystem ohne Verkehrsfunksignale weichen die Signalkomponenten entsprechend in positiver und negativer Richtung von der 57-kHz-Trägerfrequenz ab.

Aus dem Signal A + , das im folgenden mit Z bezeichnet wird, wird bei 17 mit Hilfe des 4,332-MHz-Taktsignals der 57-kHz-Hilfsträger regeneriert und um 90° gegenüber den RDS-Signalkomponenten bei RDS-Empfang mit Verkehrsfunk gedreht. Mit dem bei 18 phasenkorrigierten 57-kHz-Träger und dem Signal A kann mit Hilfe eines Flip-Flops 19 ein demoduliertes Signal gewonnen werden, aus welchem mit Hilfe des 4,332-MHz-Taktsignals in der Schaltung 20 die doppelte Bittaktfrequenz abgeleitet wird. Die Phasenkorrektur des 57-kHz-Trägers bei 18 wird wegen einer bei der vektoriellen Addition auftretenden Laufzeit notwendig.

Zur RDS-Demodulation wird ein vom Signal Z abgeleitetes Signal ZD ausgewertet, bei dem die Signalanteile mit kleinen Amplituden unwirksam bleiben und beim Radio-Datensystem mit Verkehrsfunksignalen die Signalkomponenten optimal unterschieden werden können. Das Signal ZD und die Ableitung des 57-kHz-Trägers werden später im Zusammenhang mit den Fig. 4 und 5 genauer beschrieben. Das Signal ZD und der 57-kHz-Träger werden einem Frequenz/Phasendemodulator 21 zugeführt, der zwei Ausgangssignale liefert, mit denen je ein Zähler 22, 23 getaktet wird.

Aus einem Signal 2BT mit doppelter Bittaktfrequenz werden mit Hilfe eines Flip-Flops 24 und einer Verzögerungsschaltung 25 Nadelimpulse N abgeleitet, mit denen die Zähler 22, 23 zurückgesetzt werden. Bei jedem Impuls N wird das mit einem Komparator 26 ermittelte Vergleichsergebnis der Zählerstände in ein weiteres Flip-Flop 27 übernommen. Dabei gelangt das zuvor erhaltene Ergebnis in ein daran anschließendes Flip-Flop 28. Wenn die Inhalte der Flip-Flops 27 und 28 gleich sind und der Impuls N "0" geworden ist, wird der Inhalt des Flip-Flops 31 verändert. Dazu sind Ausgänge der Flip-Flops 27, 28 über eine Exklusiv-Oder-Schaltung 29 und eine Und-Schaltung 30 mit invertierenden Eingängen mit dem Takteingang des Flip-Flops 31 verbunden. Am Ausgang des Flip-Flops 31 liegt somit bereits das RDS-Datenimpulssignal DT an.

Mit der negativen Flanke des doppelten Bittaktsignals 2BT wird ein weiteres Flip-Flop 32 getaktet, wozu der Ausgang der Schaltung 20 über einen Invertierer 33 mit dem Takteingang des Flip-Flops 32 verbunden ist. Das Flip-Flop 32 ist als Zweiteiler geschaltet und liefert den Bittakt BT für einen RDS-Differenzdecoder 34, der an sich bekannt ist und im vorliegenden Zusammenhang nicht näher beschrieben zu werden braucht.

Aus den Taktsignalen 2BT und BT wird mit Hilfe einer Nicht-Und-Schaltung 35 ein Taktsignal BF gebildet, welches ein Flip-Flop 36 taktet, das das RDS-Datentakt-Signal vom Ausgang des Flip-Flops 31 zum RDS-Differenzdecoder 34 leitet, von dessen Ausgang 37 das demodulierte RDS-Signal abgenommen werden kann.

Fig. 2 zeigt Zeitdiagramme verschiedener bei dem Demodulator nach Fig. 1 auftretender Signale. Die beiden mit FF27 und FF28 bezeichneten Zeilen stellen die Ausgangssignale der Flip-Flops 27 und 28 dar, die gegeneinander um eine Periodendauer des Taktes 2BT verschoben sind. Zu den Zeitpunkten der Nadelimpulse N wird das Flip-Flop 31 getriggert, wenn die Ausgangssignale der Flip-Flops 27 und 28 gleichen Pegel aufweisen. Dadurch entsteht das Signal DT.

Durch die Frequenzteilung mit Hilfe des Flip-Flops 32 können zwei verschiedene Phasenlagen des Signals BT entstehen. Beide Möglichkeiten sind in Fig. 2 dargestellt, wobei zur Kennzeichnung der zweiten Möglichkeit die Zeichnungen der Signale mit einem * versehen sind. Die dadurch entstehende Phasenverschiebung des RDS-Signals hat jedoch keine nachteiligen Auswirkungen.

Fig. 3 zeigt das Blockschaltbild der Schaltung 16 (Fig. 1). Bei dem dargestellten Ausführungsbeispiel wird zur vektoriellen Addition der Signale A und eine Analogschaltung verwendet. Die Anwendung einer digitalen Schaltung ist im Rahmen der Erfindung jedoch ebenfalls möglich. Die Signale A und werden den Eingängen 41, 42 zugeführt und über je einen Widerstand 43, 44 zu einem Kondensator 45 und zur Basis eines Transistors 46 geleitet. Da der Kondensator 45 zusammen mit den Widerständen 43, 44 als Tiefpaß wirkt, wird bei der Addition lediglich die Grundwelle der Signale A und berücksichtigt. Außerdem wird das resultierende Signal in der Phase gedreht. Nach einer Impedanzwandlung durch den Transistor 46 mit einem Arbeitswiderstand 47 und einem Koppelkondensator 47′ folgt ein begrenzender Verstärker, der von zwei Invertierern 48, 49 gebildet ist, von denen der Invertierer 48 über einen Widerstand 50 gegengekoppelt ist.

Bei der Signalverstärkung kommt es zu Einschwingvorgängen, die modulationsbedingt bei kleinen Signalamplituden auftreten. Diese Einschwingvorgänge führen zu einer Impulsreihe am Ausgang des Verstärkers, die mit Hilfe der folgenden Schaltung unterdrückt wird.

Das Flip-Flop 51 kann nur gesetzt werden, wenn zuvor das Flip-Flop 52 gesetzt wurde. Jeder Nullpegel am Ausgang des Verstärkers 48, 49 führt dazu, daß die Flip-Flops 52, 51 zurückgesetzt werden. Wenn der Ausgang des Flip-Flops 51 "1" wird, ist relativ sicher, daß dieser Pegel über längere Zeit beibehalten wird. In entsprechender Weise arbeiten die Flip-Flops 53, 54, die über einen Invertierer 55 des Ausgangssignals des Verstärkers 48, 49 angesteuert werden, bei dem Nullpegel am Ausgang des Verstärkers. Eine Exklusiv-Oder-Schaltung 56 liefert an ihrem Ausgang einen Nullpegel, wenn der Q-Ausgang des Flip-Flops 51 gleich "1" und der Q-Ausgang des Flip-Flops 54 gleich "0" ist.

Über einen Invertierer 57 ist der Ausgang der Exklusiv-Oder-Schaltung mit dem Dateneingang eines Flip-Flops 58 verbunden, an den sich ein Flip-Flop 59 anschließt, dessen Ausgang den Ausgang 60 der Schaltungsanordnung nach Fig. 3 bildet. Mit den Flip-Flops 58, 59 wird erreicht, daß gegebenenfalls im Signal noch vorhandene Nadelimpulse eliminiert werden, weil der Inhalt der Flip-Flops 58, 59 nur mit den positiven Flanken des 4,332-MHz-Taktsignals verändert wird, das bei 61 zugeführt wird.

Fig. 4 zeigt ein Ausführungsbeispiel für einen Trägergenerator, der einen 57-kHz-Träger aus dem Signal Z gewinnt. Dazu wird das Signal Z über einen Eingang 71 einer Schaltung 72 zur Synchronimpulserzeugung zugeführt. Die Schaltung 72 erhält über einen weiteren Eingang 73 das 4,332-MHz-Taktsignal direkt und ein Signal halber Frequenz über einen Frequenzteiler 74. Einzelheiten der Schaltung 72 werden später im Zusammenhang mit Fig. 5 näher erläutert.

Von der Schaltung 72 erzeugte Synchronimpulse SI treten dann auf, wenn das Signal Z relativ genau einer 57-kHz-Taktperiode entspricht und mit der Phase eines in der Schaltung 72 vorhandenen synchronisierbaren Teilers übereinstimmt. Die Synchronimpulse SI werden von einer Und-Schaltung 78 erst dann zur Synchronisation eines Zählers 75 freigegeben, wenn ein weiterer Zähler 76 einen an einem Komparator 77 anliegenden Sollwert W1 überschritten hat. Außerdem wird mit Hilfe eines Zählers 79, eines Decoders 80 und eines Flip-Flops 81 überwacht, ob die Synchronimpulsfolge SI, mit welcher der Zähler 76 inkrementiert wird, kontinuierlich ist. Bei Impulslücken erreicht der Zähler 79 den durch den Decoder 80 gegebenen Wert von beispielsweise (128). Dann wird das Flip-Flop 81 gesetzt und der Zähler 76 zurückgesetzt. Der Zähler 76 kann dann mit dem nächsten Impuls des Signals SI neu gestartet werden. Der Zähler 75 wird mit doppelter Frequenz getaktet, die aus dem 4,332-MHz-Taktsignal mit Hilfe einer Frequenzverdoppelungsschaltung 82 erzeugt wird, und wird mit Hilfe eines Decoders 83 beim Zählerstand (76) zurückgesetzt.

Weiterhin kann der Zähler 75 nur synchronisiert werden, wenn er entweder den Zählerstand "64" erreicht hat oder das Flip-Flop 90 gesetzt ist. Die entsprechende Verknüpfung erfolgt mit der Oder-Schaltung 89. Diese Maßnahme dient dazu, Synchronimpulse im Zählbereich 0 bis 63 des Zählers 75 unwirksam zu machen, denn diese sind als Störgröße anzusehen. Um jedoch ein schnelles Einschwingen des Demodulators zu gewährleisten, ist es erforderlich, die Bedingung solange aufzuheben, bis ein Synchronimpuls in den Zählbereich "64" fällt. Dazu wird zu Beginn des Einschwingens mit einem extern generierten Impuls "RS" das Flip-Flop 90 gesetzt.

Die genannten vier Bedingungen zur Synchronisation des Zählers 75 haben den Zweck, ein Jittern des 57-kHz-Trägers zu vermindern. Weil der Zähler 75 mit der doppelten Frequenz des Quarztaktsignals betrieben und bei dem Zählerstand (76) zurückgesetzt wird, entspricht eine Zählperiode einer Frequenz von 114 kHz. Mit einem Komparator 84, dem ein Sollwert W2 = 38 zugeführt wird, wird der Zählerstand (38) selektiert. Mit dem Ausgangsimpuls des Komparators 84 wird ein Flip-Flop 85 getriggert, das an seinem Ausgang 86 den gewünschten 57-kHz-Träger liefert, der bei einem RDS-System mit Verkehrsfunksignalen gegenüber dem Signal ZD um 90° phasengedreht ist.

Fig. 5 zeigt ein Blockschaltbild der Schaltung 72 (Fig. 4) zur Erzeugung des Synchronimpulses SI. Der Schaltung werden über Eingänge 91, 92, 93, 94 das Signal Z, das 4,332-MHz-Taktsignal und Taktsignale mit der halben und der doppelten Frequenz des 4,332-MHz-Taktsignals zugeführt. Ein Zähler 95 wird mit jeder positiven Flanke des Signals Z neu gestartet, wozu das Signal Z vom Eingang 91 dem Rücksetzeingang des Zählers 95 über einen Impulsformer 96 zugeführt wird, der einen der positiven Flanke entsprechenden Impuls erzeugt.

Während das Signal Z den logischen Pegel "1" einnimmt, wird der Zähler 95 mit der halben Frequenz des 4,332-MHz-Taktsignals inkrementiert. Dabei sind die Gatter 97, 98, 99 für das Taktsignal mit halber Frequenz durchlässig. Auf diese Weise wird bei der Zählung nur die halbe Dauer des positiven Z-Impulses erfaßt. Er wird scheinbar, mit der Impulsmitte beginnend, mit der 4,332-MHz-Taktfrequenz ausgezählt. Wenn das Signal Z den logischen Pegel "0" aufweist, wird mit der 4,332-MHz-Taktfrequenz gezählt, da dann die Und-Schaltung 100 durchlässig ist.

Beim Zählerstand (38), welcher der halben 57-kHz-Taktperiode entspricht, stoppt das Ausgangssignal des Decoders 101 über einen invertierenden Eingang der Und-Schaltung 44 den Zählvorgang. Die positive Flanke des Ausgangssignals des Decoders 101 taktet dann ein Flip-Flop 102, das nach einer kurzen, durch ein Verzögerungsglied 103 bedingten Zeit, wieder zurückgesetzt wird. Dieser Nadelimpuls wird jedoch nur dann erzeugt, wenn ein Zähler 105 den in einem Decoder 106 abgelegten Wert erreicht hat. Hiermit wird bewirkt, daß nur Z-Impulse ab einer vorgegebenen Impulsbreite ausgewertet werden.

Mit den Ausgangsimpulsen des Flip-Flops 102 wird ein synchronisierbarer Frequenzteiler gestartet, der aus einem Zähler 107, einem Decoder 108 und einer Oder-Schaltung 109 besteht. Die Periodendauer des vom Zähler 107 erzeugten Signals entspricht einer halben 57-kHz-Taktperiode.

Basis zur Erzeugung der Synchronimpulse SI ist der mit der doppelten Quarztaktfrequenz betriebene Zähler 107. Wenn die positive Flanke des Ausgangsimpulses des Flip-Flops 102 während des durch den Decoder 108 eingeleiteten Rücksetzvorgangs auftritt, wird mit einem Flip-Flop 110 ein Nadelimpuls erzeugt, der dem Ausgang 111 als Signal SI entnehmbar ist. In diesem Fall kann davon ausgegangen werden, daß beim Empfang von RDS-Signalen mit Verkehrsfunksignalen die Phase des Signals Z zur Synchronisation auswertbar ist und daß bei RDS-Signalen sich das momentane Signal Z im Bereich von 57 kHz befindet.

Weil der Zähler 95 nur mit jeder positiven Flanke des Signals Z gestartet wird, erscheinen auch die Synchronimpulse SI nur in Zeitabständen von 57-kHz-Taktperioden. Die Impulse SI sind gegenüber dem Signal Z um 90° phasengedreht, weil ab der Mitte des positiven Z-Impulses gezählt wurde. Die Zählperiode des Zählers 107 entspricht 114 kHz, weil es gleichgültig ist, ob der Bittakt bei seiner positiven oder negativen Taktflanke synchronisiert wird.

Vom Ausgangssignal des Flip-Flops 102 wird das zu demodulierende Signal ZD abgeleitet. Dazu wird von dem Ausgangssignal des Flip-Flops 102 ein Flip-Flop 112 gesetzt, wodurch über eine Und-Schaltung 113 Zählimpulse für einen Zähler 114 freigegeben werden. Beim Zählerstand (38) werden mit Hilfe eines Decoders 115 der Zähler 114 und das Flip-Flop 112 zurückgesetzt. Das Ausgangssignal des Flip-Flops 112 wird als Signal ZD einem Ausgang 116 zugeführt. Es wird zur Demodulation im Falle von Radio-Daten-Signalen und im Falle von Radio-Daten-Signalen mit Verkehrfunksignalen verwendet.

Die Schaltung 20 (Fig. 1) zur Gewinnung der doppelten Bittaktfrequenz wird im folgenden anhand von Fig. 6 näher erläutert. Ein Zähler 121 dient als Vorteiler und wird mit dem bei 122 zugeführten 57-kHz-Träger getaktet. Mit Hilfe dreier Decoder 123 bis 125 werden bei drei benachbarten Zählerständen Impulse abgeleitet, von denen jeweils ein Impuls mit Hilfe eines Umschalters 126 ausgewählt wird, um einen weiteren Zähler 127 zu takten. Dessen Ausgang ist mit einem Achtfach-Decoder 128 verbunden, an dessen Ausgängen A bis H jeweils ein Impuls bei einem von acht benachbarten Zählerständen ausgegeben wird.

Mit den Zählern 121 und 127 wird an sich schon ein Takt mit der doppelten Bittaktfrequenz abgeleitet. Die beschriebenen Decoder sowie die im folgenden beschriebenen Schaltungen dienen jedoch dazu, die Phase des Bittaktes nach möglichst kurzer Zeit richtig einzustellen. Zu diesem Zweck wird zunächst über einen Eingang 129 ein Signal zugeführt, das durch Demodulation des Signals A mit Hilfe des Flip-Flops 19 und des 57-kHz-Trägers (Fig. 1) erzeugt wird. Aus den Taktflanken dieses Signals werden in einem Impulsformer 130 Nadelimpulse abgeleitet, die einer Impulsfreigabeschaltung 131 zugeführt werden, welche später im Zusammenhang mit Fig. 8 näher erläutert wird.

Die Ausgangsimpulse I der Impulsfreigabeschaltung werden einer Phasenauswahlschaltung 132 zugeführt, welche von den an den Ausgängen A bis H des Decoders 128 anstehenden Impulsen denjenigen mit der richtigen Phasenlage auswählt und als Signal 2BT mit doppelter Bittaktfrequenz zum Ausgang 133 führt. Mit Hilfe einer Schaltung 134 zur Phasenfeinregelung wird eines der Ausgangssignale der Decoder 123, 124, 125 über den Umschalter 126 ausgewählt.

Im folgenden wird anhand von Fig. 7 die Phasenauswahlschaltung 132 (Fig. 6) näher erläutert. Von jeweils acht gleichen Teilen sind stellvertretend nur zwei Teile dargestellt. Eingängen 141 bis 148 werden die Impulse A bis H vom Decoder 128 (Fig. 6) zugeführt. Über einen weiteren Eingang 149 erhält die Phasenauswahlschaltung die Impulse I der Freigabeschaltung 131 (Fig. 6). Diese werden mit jedem der Impulse A bis H in den Und-Schaltungen 151 bis 158 verknüpft, deren Ausgänge mit Takteingängen von Zählern 161 bis 168 verbunden sind. Daran schließen sich Decoder 171 bis 178 an, deren Ausgänge mit einem Speicher 179 und einer Oder-Schaltung 180 verbunden sind. Der Ausgang der Oder-Schaltung 180 ist mit Rücksetzeingängen der Zähler 161 bis 168 und mit einem Eingang einer Und-Schaltung 181 verbunden, deren anderer Eingang mit einem Freigabesignal F beaufschlagt ist, das von der Phasenfeinregelschaltung 134 (Fig. 6) zugeführt wird.

Ausgänge des Speichers 179 sind über je eine Und-Schaltung 191 bis 198 mit einer Oder-Schaltung 199 verbunden, an deren Ausgang 200 das Taktsignal 2BT abnehmbar ist.

Die Werte der Decoder 171 bis 178 sind untereinander gleich. Einer der Zähler erreicht zuerst den Decoderwert, worauf über die Oder-Schaltung 180 alle Zähler zurückgesetzt werden und der Vorgang wiederholt wird. Bei jedem Rücksetzen der Zähler werden die decodierten Zählerstände in den Speicher 179 übernommen, wobei nur derjenige Zähler, der zuerst den Decoderwert ereicht hat, einen 1-Pegel am Ausgang seines Decoders aufweist. Mit Hilfe der Und-Schaltungen 191 bis 198 und den Ausgängen des Speichers 179 wird dann derjenige Impuls A bis H ausgewählt, der die richtige Phase aufweist.

Fig. 8 stellt ein Blockschaltbild der Impulsfreigabeschaltung 131 (Fig. 6) dar. Einem ersten Eingang 201 wird das Ausgangssignal des Impulsformers 130 (Fig. 6) zugeführt, während ein zweiter Eingang 202 das 4,332-MHz-Taktsignal erhält, welches anschließend bei 203 durch acht geteilt wird. Damit wird ein Zähler 204 getaktet, der von den bei 201 zugeführten Impulsen über eine Oder-Schaltung 205 zurückgesetzt wird. Der Zähler wird ferner bei Erreichen des Wertes (228) mit Hilfe eines Decoders 206 zurückgesetzt, der an den Ausgang des Zählers 204 angeschlossen ist.

An den Ausgang des Zählers 204 ist ferner ein Decoder 207 angeschlossen, der bei dem Zählerstand (216) einen Impuls abgibt, mit welchem ein Flip-Flop 208 gesetzt wird.

Die Taktfrequenz für den Zähler beträgt durch die Frequenzteilung 541,5 kHz, so daß 228 Perioden einer halben RDS-Bittaktperiode von 421,1 µs entsprechen. Im Zeitbereich von 216 Perioden (Decoder 207) bis 240 Perioden werden Nadelimpulse I für die Phasenauswahlschaltung 132 (Fig. 6) freigegeben, wozu der Ausgang des Flip-Flops 208 über eine Und-Schaltung 209 mit dem Ausgang 210 der Impulsfreigabeschaltung verbunden ist.

Die Rückflanken der Impulse I bei 240 Perioden werden mit Hilfe eines weiteren Zählers 211, eines weiteren Decoders 212 und eines weiteren Flip-Flops 213 festgelegt. Sobald der Zähler 204 den Wert (228) erreicht hat, wird das Flip-Flop 213 gesetzt und der Zähler 211 gestartet, der bis (12) zählt, worauf der Decoder 212 beide Flip-Flops über die Oder-Schaltung 214 zurücksetzt. Beide Flip-Flops werden aber auch zurückgesetzt, nachdem ein Impuls I in das Zeitfenster gefallen ist. Nur diejenigen vom Impulsformer 130 (Fig. 6) zugeführten Nadelimpulse, welche in das durch die Impulsfreigabeschaltung erzeugte Zeitfenster fallen, werden als Impulse I über den Ausgang 210 der Phasenauswahlschaltung 132 (Fig. 6) zugeführt, da sie für die Gewinnung des RDS-Bittaktsignals als richtig und auswertbar anzusehen sind.

Fig. 9 zeigt ein Blockschaltbild der Phasenfeinregelschaltung 134 (Fig. 6). In den durch die Decoder 123 bis 125 des Zählers 121 (Fig. 6) gegebenen Zeitbereich fällt eine bestimmte Anzahl von I-Impulsen. Mit der Regelschaltung wird diejenige Stellung des Umschalters 126 gefunden, bei der gleich viele I-Impulse in die beiden äußeren Teilbereiche fallen, die mit n+0 und n+2 gekennzeichnet sind. Während dieser Teilbereiche liegt abwechselnd an den Eingängen 221, 222 jeweils eine "1" an. Weiteren Eingängen 223, 224 werden die I-Impulse und das Taktsignal 2BT mit doppelter Bitfrequenz zugeführt. Die Eingangssignale werden mit Und-Schaltungen 225, 226 derart verknüpft, daß die während des Teilbereichs n+0 auftretenden I-Impulse einen Aufwärts/Abwärts-Zähler 227 inkrementieren, während die I-Impulse während des Teilbereichs n+2 den Aufwärts/Abwärts-Zähler 227 dekrementieren. Dieses erfolgt jedoch nur während der Impulse des Signals 2BT.

Die Ausgänge der Und-Schaltung 225 und 226 sind mit je einem Eingang einer Oder-Schaltung 228 verbunden, deren Ausgang an den Takteingang eines Zählers 229 angeschlossen ist. Ein Decoder 230 erzeugt ein Signal, wenn der Zählerstand des Zählers 229 (16) erreicht hat und setzt damit ein Flip-Flop 231. Dem Aufwärts/Abwärts-Zähler 227 sind zwei Decoder 232, 233 zugeordnet mit den Werten (0) und (15). Sobald einer der Zählerstände erreicht ist, wird über eine Oder-Schaltung 234 der Zähler 229 zurückgesetzt und ein vorgegebener Wert in den Aufwärts/Abwärts-Zähler 227 geladen. Außerdem werden die Ausgangsimpulse der Decoder 232, 233 dazu benutzt, einen weiteren Aufwärts/Abwärts-Zähler 235 zu inkrementieren bzw. zu dekrementieren. An den Ausgang des weiteren Aufwärts/Abwärts-Zähler 235 sind drei Decoder 236, 237, 238 angeschlossen, welche an ihren Ausgängen 239, 240, 241 jeweils ein Signal abgeben, das eine entsprechende Stellung des Schalters 126 (Fig. 6) bewirkt.

Wenn etwa gleich viele I-Impulse in den Teilbereich n+0 und in den Teilbereich n+2 fallen, kann der Zähler 229 bis zum Wert (16) hochzählen, worauf der Decoder 230 das Flip-Flop 231 setzt. Wenn jedoch der Aufwärts/Abwärts-Zähler 227 in kürzerer Zeit den Wert (0) oder (15) erreicht, wird er wieder auf den mittleren Wert (8) geladen und der Zähler 229 wird erneut gestartet, bevor er den Wert (16) erreicht. Außerdem wird der Wert des Aufwärts/Abwärts-Zähler 235 um (1) in diejenige Richtung verändert, bei der durch die neue Stellung des Schalters 126 (Fig. 6) die gewünschte Verteilung der I-Impulse erreicht werden kann.

Nachdem das Flip-Flop 231 gesetzt wurde, ist die Phasenfeinregelung unterbrochen. Sie kann erst wieder aktiviert werden, wenn ein anderer der Zähler 161 bis 168 (Fig. 7) als der im Speicher 179 zuvor abgelegte zuerst den entsprechenden Decoderwert erreicht. In diesem Fall liegt an einem der Ausgänge der Gatter 242 bis 249 "1-Pegel" an, womit über die Oder-Schaltung 250 das Flip-Flop 231 zurückgesetzt wird.

Es wird mit der beschriebenen Schaltung erreicht, daß sich nach kurzer Zeit die Phasenfeinregelung automatisch abschaltet und damit der RDS-Bittakt praktisch jitterfrei ist. Erst bei großen Phasenfehlern wird die Regelung wieder eingeschaltet, womit eine relative große Störfestigkeit der RDS-Bittakterzeugung gegeben ist.

Claims (12)

1. Demodulator für Radio-Daten-Signale, deren Übertragung durch Phasenumtastung eines unterdrückten Hilfsträgers erfolgt, dadurch gekennzeichnet,

• - daß das empfangene hilfsträgerfrequente Signal um eine halbe Periode des Bittaktes des Radio-Daten-Signals verzögert wird,
• - daß das empfangene und das verzögerte hilfsträgerfrequente Signal vektoriell addiert werden,
• - daß aus dem Ergebnis der vektoriellen Addition ein Rechtecksignal (ZD) abgeleitet wird, dessen Phase von dem empfangenen und dem verzögerten hilfsträgerfrequenten Signal abhängt,
• - daß das Rechtecksignal nur zur Demodulation ausgewertet wird, wenn die Amplitude des vektoriell addierten Signals ausreichend groß ist,
• - daß aus dem vektoriell addierten Signal der 57-kHz-Hilfsträger wiedergewonnen wird,
• - daß von dem Rechtecksignal ein Datenimpulssignal abgeleitet wird, das in Abhängigkeit vom Vorzeichen der gemessenen Phasendifferenz zwischen dem Rechtecksignal und dem wiedergewonnen 57-kHz-Hilfsträger einen ersten und einen zweiten Pegel einnimmt und
• - daß ein Signal mit der doppelten Bittaktfrequenz aus dem wiedergewonnen 57-kHz-Hilfsträger und dem unverzögerten Signal (A) oder dem verzögerten Signal (B) abgeleitet wird und zur Demodulation verwendet wird.

2. Demodulator nach Anspruch 1, dadurch gekennzeichnet, daß das empfangene hilfsträgerfrequente Signal vor der Verzögerung in ein Rechtecksignal umgewandelt wird.

3. Demodulator nach Anspruch 2, dadurch gekennzeichnet, daß zur Erzeugung des verzögerten hilfsträgerfrequenten Signals ein Oszillator, der ein Vielfaches der Frequenz des Hilfsträgers erzeugt, und ein Zähler vorgesehen sind, der bei einem Zählerstand zurückgesetzt wird, der dem Vielfachen entspricht, daß der Zählerstand, der bei jeweils einer Flanke des Rechtecksignals vorhanden ist, um eine halbe Bittaktperiode verzögert wird und daß eine Flanke des verzögerten hilfsträgerfrequenten Signals (B) abgeleitet wird, wenn der Zählerstand dem verzögerten Zählerstand entspricht.

4. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß die Verzögerung mittels Schieberegister erfolgt.

5. Demodulator nach Anspruch 3, dadurch gekennzeichnet, daß ein weiterer Zähler vorgesehen ist, der mit dem Vielfachen der Frequenz des Hilfsträgers getaktet wird und der mit einer Flanke des verzögerten hilfsträgerfrequenten Signals (B) gestartet und bei Erreichen des halben Vielfachens gestoppt wird, womit eine weitere Flanke des verzögerten hilfsträgerfrequenten Signals (B) abgeleitet wird.

6. Demodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß aus dem Rechtecksignal (ZD) mit Hilfe eines Frequenzphasendemodulators (21) in Abhängigkeit vom Vorzeichen der Phasendifferenz Zählimpulse abgeleitet werden, die einem ersten Zähler (22) und einem zweiten Zähler (23) zugeführt werden, daß die Zähler mit einer Frequenz, welche der doppelten Bittaktfrequenz entspricht, zurückgesetzt werden und daß die jeweils vor dem Zurücksetzen vorhandenen Zählerstände verglichen werden, worauf aus dem Vergleichsergebnis ein Datenimpulssignal abgeleitet wird.

7. Demodulator nach Anspruch 6, dadurch gekennzeichnet, daß ein Sprung im Datenimpulssignal nur erzeugt wird, wenn das Ausgangssignal des Komparators (26) innerhalb von zwei Perioden des Taktsignals mit doppelter Bittaktfrequenz den gleichen Wert aufweist.

8. Demodulator nach Anspruch 6, dadurch gekennzeichnet, daß für den Frequenzphasendemodulator (21) ein Träger mit Hilfe eines Synchronsignals (SI) abgeleitet wird, dessen Flanken im wesentlichen in der Mitte der Impulse des Rechtecksignals beginnen, wobei Zählimpulse bis zu einem vorgegebenen Zählerstand gezählt werden, deren Frequenz während der Impulse des Rechtecksignals halb so groß wie während der Intervalle des Rechtecksignals ist.

9. Demodulator nach Anspruch 6, dadurch gekennzeichnet, daß zur Erzeugung eines Taktsignals (BT) mit doppelter Bittaktfrequenz ein wiedergewonnener 57-kHz-Hilfsträger, der rechteckformig ist, zur Demodulation des empfangenen oder des verzögerten hilfsträgerfrequenten Signals dient, wobei die Impulsflanken des demodulierten Signals zur Phasenbestimmung des Taktsignals (BT) benutzt werden.

10. Demodulator nach Anspruch 9, dadurch gekennzeichnet, daß phasenbestimmende Impulse nur in einem vorgegebenen Zeitbereich wirksam sind.

11. Demodulator nach Anspruch 10, dadurch gekennzeichnet, daß mit einem Zähler und mehreren Decodern von dem wiedergewonnenen Träger benachbarte Impulse abgeleitet werden und derjenige Impuls zur Erzeugung des doppelten Bittaktes (2BT) ausgewählt wird, zu dessen Zeit auch die phasenbestimmenden Impulse auftreten.

12. Demodulator nach Anspruch 11, dadurch gekennzeichnet, daß innerhalb der mit Decodern abgeleiteten Impulse mit einer Phasenfeinregelschaltung eine Mittelung der phasenbestimmenden Impulse zur feineren Phasenbestimmung des Taktsignals (BT) vorgenommen wird.