DE4142595C2 - Elektronisches Bauelement und Verfahren zum Herstellen - Google Patents
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Description
Die Erfindung betrifft ein elektronisches Bauelement,
insbesondere ein p-Kanal- oder n-Kanal-Permeable Base
Transistor, mit mehreren, im Verbund hergestellten
Schichten und mit wenigstens einer lateral strukturier
ten, zur Steuerung einer Raumladungszone vorgesehenen
Schicht, insbesondere einer Basis, wobei als Raumla
dungszone ein pn-Übergang mit einer p- und einer n-lei
tenden Schicht und als eine der beiden den pn-Übergang
bildenden Schicht die lateral strukturierte Basis vor
gesehen ist. Des weiteren betrifft die Erfindung ein
Verfahren zur Herstellung eines solchen Bauelementes.
Für die Verwendung in Supercomputern und schnellen Da
tennetzen im Rahmen der Informationstechnik sind inte
grierte Schaltungen als schnelle Mikrowellenbauelemente
in der Entwicklung. Von hoher Bedeutung sind dabei in
tegrierte Schaltungen auf GaAs-Chips. Bauelemente, die
in diesem Rahmen bisher benutzt werden, sind der MESFET
und der HEMT. Sie gehören beide zu den sogenannten
Feldeffekttransistoren (FET), bei denen der Strom
transport parallel zur Oberfläche des Chips stattfin
det. Eine wesentlich geschwindigkeitsbestimmende Größe,
die sogenannte "Laufzeit unter dem Gate", ist hierbei
durch die kleinste, lithographisch erreichbare laterale
Strukturierung des Gates begrenzt.
Auch bei dem schon 1979 vorgeschlagenen Permeable Base
Transistor (PBT) handelt es sich im Prinzip um einen
Feldeffekttransistor, jedoch mit Stromrichtung senk
recht zur Chip-Oberfläche, bei dem die
"Laufzeit unter dem Gate" erheblich reduziert wird.
Dies hat seinen Grund darin, daß die Gate-Länge bei
der vertikalen Strukturierung durch die Dicke der
epitaktisch abzuscheidenden Basis-Schicht vorgegeben
wird. Mit den modernen Epitaxiemethoden wie Molekular
strahl-Epitaxie (MBE), metallorganische Gasphasen-
Epitaxie (MOCVD) oder metallorganische Molekular
strahl-Epitaxie (MOMBE, CBE, GSMBE) zur Herstellung
der metallischen, strukturierten Basis herangezogen
werden, können Schichtdicken im Bereich von einigen
Atomlagen kontrolliert hergestellt werden.
Aus der deutschen Patentanmeldung DE 40 25 269.8
ist ein Permeable Base Transistor, insbesondere
aus GaAs bekannt. Dabei sind mehrere, die aktiven
Bauelementkomponenten, Emitter, Basis und Kollektor
bildenden Schichten miteinander verbunden. Die la
teral fingerartig strukturierte Basis bildet an ihrer
Grenzfläche mit dem ihr umgebenden Material einen
pn-Übergang. Dieses Bauelement wird deswegen gele
gentlich auch als Permeable Junction Base Transistor
(PJBT) bezeichnet. Die so ausgestaltete Raumladungs
zone ist über die hochdotierte, leitende Basis steuer
bar. Als Grundmaterial für die die Basis umgebenden
Bereiche, wozu auch die sich zwischen den "Fingern"
der Basis befindlichen Stromkanäle gehören, wurde
dabei GaAs mit einer n-Dotierung im Bereich von 1017
bis 1018 cm⁻3 vorgeschlagen. Die p-Dotierung der
Basis im Bereich von 1020 bis 1021 cm⁻3 wurde mit
Hilfe einer Kohlenstoffdotierung erreicht.
Die sich an der Grenzfläche der Basis ausbildende
Raumladungszone wird mit Hilfe einer geeigneten Vor
spannung an der Basis zur Steuerung des elektrischen
Stroms im Bereich der Stromkanäle genutzt. Dabei
ist von Nachteil, daß die sich im übrigen - im Bereich
der lateralen Grenzfläche der Basisschicht - ausbrei
tende Raumladungszone eine parasitäre Raumla
dungskapazität darstellt, die die Schaltgeschwindigkeit
des Bauelementes nachteilig begrenzt.
Aus Electronic Design, July 11, 1991, Seiten 33-34
sind Maßnahmen bekannt zur Verringerung parasitärer
Raumladungskapazitäten im Bereich der lateral angeord
neten Basis.
Aufgabe der Erfindung ist ein elektronisches Bauelement
der eingangs bezeichneten Art, bei dem dieser Effekt
verringert wird und eine erhöhte Schaltgeschwindigkeit
ermöglicht. Aufgabe ist ferner ein entsprechendes Ver
fahren zur Herstellung eines solchen Bauelementes.
Diese Aufgabe wird durch ein elektronisches Bauelement
mit den kennzeichnenden Merkmalen des Anspruchs 1 ge
löst.
Dabei stellt die lateral strukturierte Basis eine der
beiden den pn-Übergang als steuerbare Raumladungszone
bildende Schicht dar. Die Basis enthält an wenigstens
einer ihrer beiden lateralen Grenzflächen eine mit ihr
gleich lateral strukturierte zusätzliche Schicht, die
zur Verringerung parasitärer Raumladungskapazitäten im
Bereich der lateralen Grenzfläche der Basis führt.
Eine vorteilhaft weitere Verringerung dieser parasitä
ren Raumladungskapazitäten wird dann erreicht, wenn an
beiden lateralen Grenzflächen der Basis eine solche
Schicht vorgesehen ist.
Es ist dabei zweckmäßig, halbleitendes Material mit
einer gegenüber der Ladungsträgerdotierung der Basis um
wenigstens den Faktor 10 geringeren Dotierung als Mate
rial für diese zusätzliche Schicht vorzusehen.
Zweckmäßig kann es zudem sein, daß innerhalb der
Schicht eine Variation der Dotierung gegeben ist,
was beispielsweise während eines epitaktischen Auf
wachsens durch gezielte Änderung der Dotierungsstoffe
erreicht werden kann.
Eine besonders vorteilhafte Ausführungsform des er
findungsgemäßen Bauelementes liegt darin, daß als
Material zur Ausfüllung der jeweiligen Bereiche in
den Öffnungen der lateral strukturierten Basis, die
als einzelne Stromkanäle vorgesehen sind, halblei
tendes Material vorzusehen, das hinsichtlich der
Ladungsträgerdotierung, aber auch durch die teilwei
se Ersetzung eines Elements des Halbleiters (z. B.
Al in GaAs zu AlxGa1-xAs) und somit der Abscheidung
halbleitender Heterostrukturen, eine zusätzliche
Möglichkeit bietet, die Stromtransportmechanismen
zu verbessern.
Eine weitere, besonders vorteilhafte Ausführungsform
des elektronischen Bauelementes liegt darin, die
Basis lateral siebförmig zu strukturieren.
Vorteilhaft ist es, daß dabei die Basis lateral kreis
förmige und/oder ovale und/oder quadratische Öffnun
gen aufweist. Dies ist möglich, weil der PJBT homo
gen, also nur aus Halbleitermaterial (z. B. GaAs)
aufgebaut ist. In diesem Falle reicht die Raumladungs
zone im wesentlichen von allen Seiten gleichmäßig
in den Stromkanal. Dadurch kann dieser bei Verbrei
terung der Raumladungszone somit in zwei lateralen
Richtungen, also zweidimensional abgeschnürt werden.
Zugleich wird gegenüber einer fingerartigen Struktur
der Basis bei dieser Siebstruktur bei gleicher Span
nungsänderung eine größere Stromänderung im Kanal
und damit eine höhere Steilheit des Bauelementes
erreicht. Darüber hinaus wird eine gegenüber der
Ausdehnung der Raumladungszone an der lateralen
Grenzfläche stärkere Ausdehnung der Raumladungszone
zur Lochmitte des jeweiligen Kanals erzielt. Hier
durch vereinfachen sich die Anforderungen an die
Lithografie, weil bereits für, insbesondere im Ver
gleich 1,4fach größere Abmessungen gleiche Strom
steuerung gegeben ist. Wegen der Verringerung der
RC-Zeitkonstanten führt dies zur Erhöhung der Schalt
geschwindigkeit des Bauelementes. Im übrigen kann
es vorteilhaft sein, die lateralen Abmessungen der
in der Siebform enthaltenden Öffnungen oder ihren
lateralen Querschnitt von Öffnung zu Öffnung geeignet
und ggf. unterschiedlich zu wählen. Damit erhält man
Stromkanäle mit individuell einstellbarer lateraler
Abmessung.
Weitere vorteilhafte Ausführungsformen des erfindungs
gemäßen Bauelementes finden sich in den übrigen An
sprüchen, bezüglich des erfindungsgemäßen Verfahrens
in den darauffolgenden Ansprüchen.
In vorteilhafter Weise wird das erfindungsgemäße
Verfahren ausgebildet, wenn als Material für die
Basis AlGaAs gewählt wird. Im Falle der Wahl des
GaAs als Grundmaterial für die übrigen aktiven Bau
elementschichten innerhalb der Schichtenfolge stellt
eine Basis aus AlGaAs einen Ätzstopp bei geeigneter
Wahl des Ätzstoffes dar. Folglich kann auch bei re
lativ geringer Schichtdicke der Basis z. B. der Kon
taktierung der Basisschicht ein gezieltes Stoppen
der Ätzung der über der Basis gelegenen Schichten
bis auf die Oberfläche der aus dem von GaAs chemisch
unterschiedlichen Basisoberfläche in der richtigen
Tiefe erreicht werden. Selbstverständlich beschränkt
sich die Wahl dieses Materials nicht nur auf die
Basis. Vielmehr ergibt sich eine mögliche Lage sol
cher Ätzstopps einmal dort, wo der überwachsene Kanal
beginnen soll und zum anderen direkt über den hoch
dotierten Schichten, die kontaktiert werden müssen.
In der Fig. 1 ist ein erfindungsgemäßes Bauelement,
bestehend aus einem p-Kanal- und einem n-Kanal-PJBT,
auf einem einzigen Chip, gezeigt und wird im folgend
en erläutert:
Verfahrensgemäß wurde das Bauelement in Fig. 1
wie folgt hergestellt:
In einem ersten Epitaxieverfahren wurde eine Schich
tenfolge hergestellt, bei dem auf einem Substrat
aus n-dotiertem GaAs eine n⁺-i-p⁺-i-n⁺-i-Schichten
folge in GaAs epitaktisch aufgewachsen ist. (n⁺/p⁺ be
deuten dabei n- bzw. p-dotiertes GaAs, i bedeutet
dabei intrinsisches GaAs). In einem nächsten Schritt
wurde auf dieser Schichtenfolge eine SiO2-Schicht
aufgedampft. Im Anschluß daran wurde mit Hilfe einer
geeigneten Maske die SiO2-Deckschicht zur Bildung
einer Ätzmaske für die Herstellung der Stromkanäle
des p-PJBTs geöffnet. Als nächstes wurde mit Hilfe
eines reaktiven Ionenätzverfahrens und der als de
finiert strukturierten Ätzmaske ausgebildeten
SiO2-Deckschicht die zum Wachsen der Stromkanäle
vorgesehenen Bereiche bis auf die p⁺-Schicht frei
geätzt. In einem zweiten Epitaxieschritt wurden diese
geätzten Bereiche mit p-dotiertem GaAs aufgefüllt.
Schließlich wurden auch diese gefüllten Kanäle mit
einer SiO2-Schicht abgedeckt.
Zur Bildung des in der Figur im rechten Bereich dar
gestellten n-Permeable Base Transistors wurde die
dort zunächst vorhandene SiO2-Deckschicht sowie die
oberen i- und n⁺-Schichten mit Hilfe eines geeigne
ten Ätzverfahrens entfernt. Auf der nunmehr höchst
gelegenen Ebene/Schicht wurde erneut SiO2 aufgedampft
und in bekannter Weise zur Bildung der für die Strom
kanäle des n-PJBTs vorgesehenen Bereiche in bekann
ter Weise mit Hilfe einer geeigneten Ätzmaske geöff
net. Anschließend wurden diese bis auf die n⁺-Schicht
geätzten Bereiche in einem dritten Epitaxieschritt
mit n-dotiertem GaAs aufgefüllt und mit einer SiO2-
Deckschicht verschlossen. Zur Kontaktierung wurden
die hochdotierten n⁺- bzw. p⁺-Schichten durch Ätzung
freigelegt und gleichzeitig zur Trennung der als
p-Kanal-PJBT bzw. n-Kanal-PJBT vorgesehenen Bereiche
ein Isolierungsgraben auf das n-dotierte Substrat
geätzt und die Kontakte hergestellt.
Das in der Fig. 1 dargestellte Bauelement zeigt
ein Beispiel für Integration mehrerer Bauelemente
auf dem gleichen Chip. Selbstverständlich können
weitere Bauelemente, wie z. B. aus PJBTs aufgebaute
Laser, Photodetektoren auf dem Chip zusätzlich
untergebracht werden.
Durch entsprechende Verdrahtung, die vorteilhaft
auch durch die vorhandenen p⁺-, n⁺-Schichten erfol
gen kann, oder durch zusätzliche, tieferliegende
Schichten, können beliebige Schaltungen, z. B. ein
dem C-MOS-Inverter vergleichbarer Inverter oder eine
Darlington-Schaltung hergestellt werden.
Hierzu ist von besonderer Bedeutung, daß die einzel
nen Transistoren nach Fertigstellung der - insbesondere -
epitaktischen Schichtenfolge mit einer SiO2-Schicht
versehen werden. Vorteilhafterweise sind diese Schich
tenfolgen damit konserviert, so daß an anderer Stelle
auf dem gleichen Chip weitere Einzelbauelemente her
gestellt werden können.
Eine solche Deckschicht kann zwar aus SiO2, aber
auch aus Si3N4 oder einem anderen geeigneten Material
hergestellt werden. Das Material soll dabei als
Ätzmaske, insbesondere bei reaktivem Ionen-Ätzen (REI)
geeignet sein. Zudem soll es im Halbleitermaterial
der Schichtenfolge (z. B. GaAs) möglichst keine Dif
fusion zeigen, und schließlich soll selektive Epi
taxie - mit genügend guter Eigenschaft - ermöglicht
werden.
Durch die an sich schon relativ kleinen, platzsparen
den PJBTs und eine solche vorteilhafte, effektive
Integrationsmethode, können sehr hohe Integrations
dichten erreicht werden. Die oben erwähnten Deck
schichten können dabei als "Substrat" für weitere
darauf epitaktisch aufwachsende Schichtenfolgen ein
gesetzt werden, so daß damit eine dreidimensionale
Vernetzung auf einem einzigen Chip realisiert werden
kann.
In der Fig. 2 ist das schematische Schnittbild eines
erfindungsgemäßen PJBTs mit p-dotierter, lateral
rechteckig, siebförmiger Basis dargestellt.
Auf einem mit Silicium dotierten GaAs-Wafer
(n 3·1018 cm⁻3) wird mittels MOMBE eine Schich
tenfolge: nip⁺⁺i abgeschieden, die 900 nm dick ist.
Nach der Epitaxie wird eine 60 nm dünne SiO2-Schicht
aufgedampft und zur Verbesserung des Oxides einige
Minuten bei 550°C getempert. Anschließend werden
photolithographisch (UV) mit einem Umkehrlack (AZ
5206 IR) bis zu 0,5 µm feine Strukturen erzeugt.
Mit CHF3 wird dann das Oxid durch reaktives Ionen-
Ätzen (RIE) geöffnet, mit O2-Plasma der Lack entfernt
und schließlich werden durch die so in das Oxid über
tragene Maske Gräben durch alle Schichten bis in
das n-GaAs geätzt. Das SiO2 ist für H2/CH4-RIE eine
hervorragende Maske, die es ermöglicht, im wesentli
chen senkrechte Flanken zu erzeugen. Bei diesem Pro
zeß bildet sich ein Polymid, das wieder mit O2-Plasma
entfernt werden kann.
Vor dem erneuten Einbau in die Epitaxieanlage muß
der strukturierte Wafer mit einer naßchemischen Ätze
gereinigt werden, wodurch im Vergleich zu den Struk
turen nur dünne Oberflächenschichten entfernt werden
und die SiO2-Schicht nicht angegriffen wird. Die
Parameter für die zweite Epitaxie werden so gewählt,
daß die Kanäle mit GaAs der gewünschten Dotierung
gefüllt werden und gleichzeitig die SiO2-Oberfläche
frei bleibt. Durch diese selektiv einfüllende Epi
taxie werden nur die zuvor geätzten Gräben aufgefüllt
und der Abstand zwischen Source und Gate kann bereits
in der ersten Epitaxie durch die dort gewählte Schicht
dicke der intrinsischen Deckschicht vorgegeben werden.
Abschließend werden mit einigen Maskenschritten im
lift-off-Verfahren die Metallisierungen für die Kon
takte aufgedampft. Für den Source-Kontakt wird
Au-Ge/SiO2 oder Ni/Au-Ge/Ni benutzt, das beim Ein
legieren bei ca. 400°C einen Ohm′schen Kontakt bildet.
Danach wird das SiO2 und mit H3PO4 : H2O2 : H2O das
i-GaAs über dem Gate entfernt. Ti/Au wird aufgedampft,
das einen Ohm′schen Kontakt zu dem p⁺⁺-GaAs ergibt
und auch als Kontaktverstärkung für den Source-Kontakt
dient. Der Drain-Kontakt wird über die Waferrückseite
oder gleichzeitig mit dem Source-Kontakt ausgeführt.
(Im übrigen entsprechen Drain, Source und Gate den
Begriffen Kollektor, Emitter und Basis).
Claims (18)
1. Elektronisches Bauelement mit mehreren, im Ver
bund hergestellten Schichten und wenigstens einer
lateral strukturierten, zur Steuerung einer Raum
ladungszone vorgesehenen Basis, wobei als Raumla
dungszone ein pn-Übergang mit einer p- und einer
n-leitenden Schicht und als eine der beiden den
pn-Übergang bildenden Schicht die lateral struk
turierte Basis vorgesehen ist,
dadurch gekennzeichnet,
daß wenigstens an einer der beiden, insbesondere
an beiden, lateralen Grenzflächen der Basis eine
zusätzliche, die gleiche laterale Struktur
aufweisende Schicht zwecks Verringerung
parasitärer Raumladungskapazitäten im Bereich der
lateral, insbesondere nicht zur Steuerung der
Raumladungszone an der Basis vorgesehenen
Grenzflächen vorgesehen ist.
2. Elektronisches Bauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß als Material für die zusätzliche an einer der
beiden Grenzflächen der Basis mit der Basis ver
bundene Schicht ein mit einer gegenüber der Ba
sisdotierung um wenigstens den Faktor 10 geringe
ren Dotierung versehenes, insbesondere intrinsi
sches halbleitendes Material vorgesehen ist.
3. Elektronisches Bauelement nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Dotierung einer solchen weiteren, mit der
ersten lateral gleichstrukturierten Schicht innerhalb
der Schicht ein Dotierungsprofil aufweist.
4. Elektronisches Bauelement nach Anspruch 1, 2 oder 3,
dadurch gekennzeichnet,
daß als Material für die jeweiligen, in den Öffnun
gen der lateral strukturierten Basis zwecks Bildung
einzelner Stromkanäle vorgesehenen Bereiche halblei
tendes Material mit im jeweiligen Kanal individuell
abgestuftem Dotierungs- und/oder Materialprofil,
insbesondere durch Zugabe von Aluminium in GaAs,
vorgesehen ist.
5. Elektronisches Bauelement nach einem der vorhergehen
den Ansprüche,
dadurch gekennzeichnet,
daß die Basis lateral siebförmig strukturiert ist.
6. Elektronisches Bauelement nach einem der vorhergehen
den Ansprüche,
dadurch gekennzeichnet,
daß die lateral siebförmig strukturierte Basis
lateral kreisförmige und/oder ovale und/oder quadra
tische Öffnungen aufweist.
7. Elektronisches Bauelement nach einem der vorhergehen
den Ansprüche,
dadurch gekennzeichnet,
daß als Bauelement ein p-Kanal- oder n-Kanal-Permeable
Base Transistor oder eine Kombination
einer oder mehrerer dieser Transistoren vorgesehen
ist.
8. Elektronisches Bauelement nach einem der vorher
gehenden Ansprüche,
dadurch gekennzeichnet,
daß als Material für wenigstens eine der aktiven
Bauelementschichten, insbesondere für die Basis
AlGaAs, insbesondere mit innerhalb der Schicht
variierendem Aluminium-Anteil, vorgesehen ist.
9. Verfahren zur Herstellung eines elektronischen
Bauelementes mit mehreren, im Verbund hergestell
ten Schichten und wenigstens einer lateral struk
turierten, eine Raumladungszone steuernden Basis,
wobei zur Bildung der Raumladungszone eine p-lei
tende Schicht mit einer n-leitenden Schicht zu
einem pn-Übergang miteinander verbunden werden
und bei diesem pn-Übergang die lateral struktu
rierte Basis eine der beiden Schichten bildet,
dadurch gekennzeichnet,
daß wenigstens an einer der beiden, insbesondere
an beiden, lateralen Grenzflächen der Basis eine
zusätzliche, die mit der Basis gleiche, laterale
Strukturierung aufweisende Schicht zwecks Verrin
gerung parasitärer Raumladungskapazitäten im Be
reich der lateralen, insbesondere der nicht zur
Steuerung der Raumladungszone an der Basis vorge
sehenen Grenzfläche mit der Basis verbunden wird.
10. Verfahren nach Anspruch 9,
dadurch gekennzeichnet,
daß als Material für die zusätzliche, an einer der
beiden Grenzflächen der Basis mit der Basis verbun
denen Schicht ein mit einer gegenüber der Basisdo
tierung um wenigstens den Faktor 10 geringeren Do
tierung versehenes, insbesondere intrinsisches,
halbleitendes Material gewählt wird.
11. Verfahren nach Anspruch 10,
dadurch gekennzeichnet,
daß eine solche mit der ersten lateral gleichstruk
turierten Schicht so hergestellt wird, daß sie ein
graduell abfallendes Dotierungsprofil aufweist.
12. Verfahren nach einem der Ansprüche 9 bis 11,
dadurch gekennzeichnet,
daß als Material für die jeweiligen, in den Öffnun
gen der lateral strukturierten Basis zwecks Bildung
einzelner Stromkanäle vorgesehenen Bereiche halblei
tendes Material mit im jeweiligen Kanal individuell
abgestuftem Dotierungs- und/oder Materialprofil ge
wählt wird.
13. Verfahren nach einem der Ansprüche 9 bis 12,
dadurch gekennzeichnet,
daß die Basis lateral siebförmig strukturiert wird.
14. Verfahren nach Anspruch 13,
dadurch gekennzeichnet,
daß die lateral siebförmige Strukturierung der Basis
durch lateral kreisförmige und/oder ovale und/oder
quadratische Öffnungen in der Basis gebildet wird.
15. Verfahren nach einem der Ansprüche 9 bis 14,
dadurch gekennzeichnet,
daß die
- - aus lateral strukturierter Basis,
- - wenigstens einer zusätzlichen Schicht und
- - diesen beiden, über den Stromkanälen miteinan der verbundenen, benachbarten Schichten beste hende
Schichtenfolge unter Verwendung von Epitaxie-Verfahren
hergestellt wird.
16. Verfahren nach einem der Ansprüche 9 bis 15,
dadurch gekennzeichnet,
daß als Material für wenigstens eine der aktiven
Bauelementschichten, insbesondere für die Basis
AlGaAs, insbesondere mit innerhalb der Schicht
variierendem Aluminium-Anteil, gewählt wird.
17. Verfahren nach einem der Ansprüche 9 bis 16,
dadurch gekennzeichnet,
daß nach Fertigstellung einer epitaktischen Schich
tenfolge eines einzelnen Transistors diese Schich
tenfolge mit einer SiO2- oder Si3N4-Schicht versehen
wird.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4142595A DE4142595C2 (de) | 1991-12-23 | 1991-12-23 | Elektronisches Bauelement und Verfahren zum Herstellen |
JP5511352A JPH07502379A (ja) | 1991-12-23 | 1992-12-19 | 電子部品およびその製造方法 |
US08/256,600 US5541424A (en) | 1991-12-23 | 1992-12-19 | Permeable base transistor having laminated layers |
CA002117341A CA2117341A1 (en) | 1991-12-23 | 1992-12-19 | Electronic component and process for making it |
PCT/DE1992/001080 WO1993013560A1 (de) | 1991-12-23 | 1992-12-19 | Elektronisches bauelement und verfahren zu dessen herstellung |
EP93901646A EP0619921A1 (de) | 1991-12-23 | 1992-12-19 | Elektronisches bauelement und verfahren zu dessen herstellung |
US08/914,496 US5814548A (en) | 1991-12-23 | 1997-08-19 | Process for making n-channel or p-channel permeable base transistor with a plurality layers |
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DE4142595A DE4142595C2 (de) | 1991-12-23 | 1991-12-23 | Elektronisches Bauelement und Verfahren zum Herstellen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4142595A1 DE4142595A1 (de) | 1993-06-24 |
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Family
ID=6447902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE4142595A Expired - Fee Related DE4142595C2 (de) | 1991-12-23 | 1991-12-23 | Elektronisches Bauelement und Verfahren zum Herstellen |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19519942A1 (de) * | 1995-06-02 | 1996-12-12 | Forschungszentrum Juelich Gmbh | Monolithische Integration einer pin-Photodiode und eines PJBT |
-
1991
- 1991-12-23 DE DE4142595A patent/DE4142595C2/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19519942A1 (de) * | 1995-06-02 | 1996-12-12 | Forschungszentrum Juelich Gmbh | Monolithische Integration einer pin-Photodiode und eines PJBT |
Also Published As
Publication number | Publication date |
---|---|
DE4142595A1 (de) | 1993-06-24 |
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