DE4117042A1 - Universelle synchron-asynchrone kommunikationsschaltung - Google Patents

Description

Die Erfindung betrifft eine Kommunikationsschaltung, insbe­ sondere eine universelle synchrone/asynchrone Empfänger/Sender- Schaltung (USART).

Computer oder andere Verarbeitungseinheiten werden oftmals mit peripheren Geräten, wie beispielsweise Druckern, Kommunika­ tionsgeräten, usw. gekoppelt. Ein auf dem Leitrechner (Host- Computer) ausgeführtes Kommunikationsprogramm steuert die Da­ tenübertragung vom Leitrechner zum Kommunikationsgerät. Die CPU oder der Prozessor des Leitrechners realisiert die Datenüber­ tragung vom Speicher zum Kommunikationsgerät. Im allgemeinen sendet und empfängt ein Prozessor die Daten parallel. Die peri­ pheren Geräte jedoch verlangen im allgemeinen serielle Daten­ ströme. Wenn ein Kommunikationsgerät mit einem Computerprozes­ sor gekoppelt ist, so wird das parallele Ausgangssignal des Computerprozessors zuerst in ein serielles Ausgangssignal kon­ vertiert und über einen seriellen Anschluß (Port) an das peri­ phere Gerät geliefert. Das periphere Gerät wirkt dann auf den seriellen Datenstrom ein. Wenn beispielsweise das periphere Ge­ rät ein Modem ist, so wird der serielle Datenstrom moduliert und auf eine Übertragungsleitung gesendet.

Viele Kommunikationsgeräte, wie beispielsweise Modems oder Protokollkonverter sind "intelligent", d. h., sie haben einge­ baute eigene Verarbeitungsmittel. Wenn ein solches intelligen­ tes Gerät einen seriellen Datenstrom empfängt, so konvertiert es für die Verarbeitung den seriellen Datenstrom in einen par­ allelen Datenstrom. Wenn ein Computer mit einem peripheren Ge­ rät über einen seriellen Port kommuniziert, wird folglich der Datenstrom einer parallel-zu-seriell-zu-parallelen Konversion unterzogen. Bekannte Konversionen dieser Art erfordern eine be­ sondere Hard- und Software. Zusätzlich sind spezielle Maßnahmen erforderlich, um die Formatkennung durchzuführen (Datenrate, Parität, usw.). Bekannte Muster sind erforderlich, und die For­ mate sind oftmals begrenzt. Auch begrenzt diese Konversion die maximale Datenrate.

Außerdem kann die Kommunikation entweder asynchron oder synchron sein. Viele Computer benutzen einen Konvertierungsbau­ stein, um die parallel-zu-serielle Konversion bei synchronen Daten auszuführen, und einen separaten Konvertierungsbaustein für asynchrone Daten. Der Grund sind Standard-Interfaces, die es für jeden Typ der Kommunikation gibt. Dies führt zu komple­ xen Schaltungserfordernissen.

Die Übertragung der Daten vom Inneren des Computers zum se­ riellen Ausgang erfordert auch ein spezielles Formatieren. Die­ ser Formatierzwang kann in der kundenspezifischen Software im Computer begründet sein oder in dem Umstand, daß ein Software- Treiber oder ein separater Prozessor mit einem standardisierten Software-Interface kommuniziert. Aus dem Stand der Technik sind nur Lösungen für jeweils eine der o. g. Techniken bekannt. Dies erfordert separate und unterschiedliche Lösungen, welche nicht leicht ausgetauscht werden können.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltung mit einer universellen und konfigurierbaren Architektur für die serielle Kommunikation zur Verfügung zu stellen, die den Regi­ stersatz einer Vielzahl von Kommunikationsgeräten in einem ein­ zigen Gerät emulieren kann.

Erfindungsgemäß wird diese Aufgabe durch eine Kommunikati­ onsschaltung mit den Merkmalen des Anspruchs 1 gelöst.

Die vorliegende Erfindung stellt eine konfigurierbare Ar­ chitektur für die serielle Kommunikation zur Verfügung. Die Ar­ chitektur kann Geräte für die parallel-zu-serielle Konversion für sowohl die synchrone als auch die asynchrone Datenübertra­ gung emulieren. Die Erfindung nutzt eine Vielzahl von Register­ sätzen, um Standard-Interfaces zu emulieren. Ein Registerblock führt die Daten- und Steuerbefehlsspeicherung aus, um zwischen einem Leitcomputer und einem lokalen Prozessor zu kommunizie­ ren. Ein zweiter Registerblock emuliert eine serielle Kommuni­ kationssteuerung (SCC) mit ihrer eigenen Daten- und Steuerbe­ fehlsspeicherung und dient zur Realisierung einer Anzahl von Kommunikationsprotokollen. Die serielle Kommunikationssteuerung (SCC) liefert ein serielles Datenausgangssignal. Die Erfindung liefert eine flexible Architektur, die eine dieselben Basisbau­ gruppen nutzende Konfiguration für synchrone und asynchrone An­ forderungen optimiert, während sie noch ein Interface aufrech­ terhält, das mit den Standardanforderungen kompatibel ist.

Die erfindungsgemäße Schaltung kann entweder so konfigu­ riert werden, daß sie eine universelle asynchrone Empfän­ ger/Sender-Schaltung (UART) vom 550er Typ parallel mit einem Baustein für synchrone/asynchrone Kommunikation vom 8530er Typ bildet, oder so konfiguriert werden, daß sie einen Baustein vom 550er Typ in Reihe mit einem 8530er Baustein bildet. In jeder Konfiguration bildet die vorliegende Erfindung ein Standard-In­ terface während sie den Schaltungsaufwand gegenüber bekannten Schaltungen reduziert.

Die Erfindung ist auf ein serielles Datenpaket-Steuergerät gerichtet, das einen multifunktionellen synchronen/asynchronen Kommunikationsbaustein mit einem optimierten Interface für An­ wendungen bildet, die ein 16450/16550-Interface bedingen. Bei einem Ausführungsbeispiel der Erfindung ist die Schaltung so ausgebildet, daß sie einer CPU und einer lokalen Protokoll- Steuereinrichtung eine Schnittstelle zu bilden erlaubt, während sie mit einem Standard-UART-Interface zu kommunizieren schei­ nen. Die Steuereinrichtung kann dann einen seriellen Kommunika­ tions-Steuerungs(SCC)-Block für jedes synchrone oder asynchrone Protokoll nutzen. In einem anderen Ausführungsbeispiel kann die vorliegende Erfindung so konfiguriert werden, daß sie die Pro­ grammierung eines einzelnen Bausteins entweder als asynchroner UART oder als synchroner USART ermöglicht.

Die Erfindung stellt vorteilhafterweise eine Schaltung zur Konvertierung paralleler Daten und zur Realisierung protokoll­ gemäßer Konversionen dieser Daten zur Verfügung.

Im folgenden wird die Erfindung anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein Blockdiagramm einer bekannten Prozes­ sor/Kommunikationsgerät-Schnittstelle;

Fig. 2 ein Blockdiagramm eines bekannten Systems für eine synchrone und asynchrone Kommunikation;

Fig. 3a ein Blockdiagramm einer Konfiguration der vorlie­ genden Erfindung;

Fig. 3b ein Blockdiagramm einer zweiten Konfiguration der vorliegenden Erfindung;

Fig. 3c ein Blockdiagramm einer dritten Konfiguration der vorliegenden Erfindung;

Fig. 4 ein Blockdiagramm einer bekannten Systemkonfigura­ tion zur Kommunikation mit einem lokalen Prozessor;

Fig. 5a die Belegung (mapping) des 550er-Registersatzes ei­ nes Ausführungsbeispiels der Erfindung;

Fig. 5b die Belegung der Kanal-B-Register eines Ausfüh­ rungsbeispiels der Erfindung;

Fig. 5c die Belegung der Kanal-A-Schreibregister eines Aus­ führungsbeispiels der Erfindung;

Fig. 5d die Belegung der Kanal-A-Leseregister eines Ausfüh­ rungsbeispiels der Erfindung;

Fig. 6 ein Blockdiagramm des bevorzugten Ausführungsbei­ spiels der vorliegenden Erfindung.

In der folgenden Beschreibung werden zahlreiche spezielle Details, wie beispielsweise die Anzahl der Bits, die Anzahl der Register usw. beschrieben, um ein besseres Verständnis der Er­ findung zu ermöglichen. Es ist jedoch für den Fachmann offen­ sichtlich, daß die vorliegende Erfindung auch ohne diese De­ tails realisiert werden kann. Andererseits werden bekannte Ein­ zelheiten nicht im Detail beschrieben, um die Beschreibung des Erfindungsgegenstandes nicht unnötig zu komplizieren.

Fig. 1 zeigt ein bekanntes System mit einem Leitrechner und einem Kommunikationsgerät. Der Leitrechner oder Host-Computer 10 (gestrichelte Linie) enthält teilweise einen CPU-Bus 12. Der CPU-Bus 12 stellt einen parallelen Ausgang 13 einem UART 14 zur Verfügung. Der UART konvertiert den parallelen Datenstrom in einen seriellen Datenstrom 15 zur Ausgabe über einen seriellen Anschluß. Der serielle Strom 15 ist über den seriellen Anschluß mit einem externen Kommunikationsgerät, wie beispielsweise ei­ nem Modem 11, verbunden.

Der UART 14 kann beispielsweise realisiert werden mit einem Bauelement wie dem SSi 73M550 UART, hergestellt von Silicon Sy­ stems, Inc., Tustin, Kalifornien. Dieses und ähnliche Bauele­ mente werden im folgenden als Bauelemente vom 550er Typ oder 550er UARTs bezeichnet.

Oftmals ist ein Kommunikationsgerät, beispielsweise ein Mo­ dem, "intelligent", d. h., das Modem enthält Verarbeitungsmit­ tel, wie beispielsweise einen Mikroprozessor, um die Leistungs­ fähigkeit des Geräts zu verbessern. Ein Mikroprozessor erfor­ dert im allgemeinen Daten in einem parallelen Format. Deshalb weisen heutige Kommunikationsgeräte ein zweites Konvertierungs­ mittel auf, das zum Konvertieren des seriellen Ausgangssignals eines 550er UART in parallele Daten für den Prozessor dient. Der Prozessor liefert ein paralleles Ausgangssignal, welches dann für eine eventuelle Übertragung durch den Modem in seri­ elle Daten rekonvertiert werden muß.

Zusätzlich kann die Kommunikation zwischen einem Leitrech­ ner und einem Kommunikationsgerät, wie beispielsweise einem Mo­ dem synchron, oder asynchron erfolgen. Eine bekannte Anordnung, wie sie in Fig. 2 dargestellt ist, sah ein geeignetes Gerät für die asynchrone Kommunikation und ein besonders angepaßtes Gerät für die synchrone Kommunikation vor. Der synchrone Kommunikati­ onsblock 50 kann eine serielle Kommunikationssteuereinheit (SCC), wie beispielsweise der Z8530 SCC von Zilog sein. Andere Hersteller produzieren SCC-Bauelemente, die identisch oder kom­ patibel mit dem Z8530 SCC sind. In der vorliegenden Anwendung werden diese Bauelemente als SCC-Bauelemente vom 8530er Typ oder 8530er Steuereinheiten bezeichnet. Eine 8530er SCC bein­ haltet typischerweise zwei vollständige Duplex-Kanäle. D. h., jeder Kanal kann serielle Daten empfangen und sie in parallele konvertieren oder parallele Daten empfangen und sie in serielle konvertieren. Diese Kanäle werden im folgenden als Kanal A und Kanal B bezeichnet.

Der Block 51 repräsentiert ein asynchrones Kommunikations­ bauelement, wie beispielsweise der SSi 73M550 UART oder der SSi 73M450 UART, von Silicon Systems. Dieses und andere ähnliche Bauelemente sollen im folgenden als Bauelemente vom 450er Typ oder 450er UARTs bezeichnet werden. Ein Bauelement, das sowohl einen 550er UART als auch einen 450er UART implementiert, soll ein sog. "450/550er-Interface" haben. Das synchrone Kommunika­ tionsgerät 50 liefert ein Ausgangssignal 52 zum Multiplexer 54. Das asynchrone Bauelement 51 liefert ein Ausgangssignal 53 zum Multiplexer 54. Je nachdem, ob eine asynchrone oder eine syn­ chrone Kommunikation gewünscht wird, wird der Ausgang 55 ge­ wählt.

Oftmals ist es wünschenswert, ein System zur Verfügung zu stellen, in dem ein 550er UART in Reihe mit einem 8530er UART geschaltet ist. Dies ist oftmals der Fall, wenn ein Kommunika­ tionsgerät einen zugeordneten Prozessor hat. Ein Beispiel einer bekannten Schaltung, die einen 550er UART und einen 8530er SCC in Verbindung mit einem Mikroprozessor implementiert, ist in Fig. 4 dargestellt. Ein CPU-Bus 12 ist mit einem 550er UART ge­ koppelt. Der 550er UART besteht aus zwei Komponenten, einem 550er Registersatz 16 und einem 550er Serialisierer 17. Der 550er Registersatz 16 empfängt die parallelen Daten vom CPU-Bus 12 und legt sie an den Serialisierer 17 zur Konversion in ein serielles Ausgangssignal. Das serielle Ausgangssignal 15 des 550er UART wird einem Kanal eines 8530er SCC, wie beispiels­ weise dem Kanal-A-Block 18, zur Verfügung gestellt.

Der 550er Registersatz besteht aus einer Anzahl von Regi­ stern zum Empfang der Daten vom Leitrechner-CPU-Bus. Typischer­ weise weisen diese Register ein Empfänger-Puffer-Register, ein Leitungssteuerregister, Teiler-Latch-Register, Leitungsstatus­ register, ein Sender-Halte-Register, ein Modem-Steuerregister auf, ein Modem-Statusregister, ein Interrupt-Freigabe-Register, ein Interrupt-ID-Register und FIFO-Steuerregister. Nachdem die Daten an diese Register angelegt wurden, werden sie dem Seria­ lisierer zum Umsetzen in einen seriellen Datenstrom zugeführt.

Der 8530er A-Block 18 (Kanal A des SCC) konvertiert die se­ riellen Daten und liefert ein paralleles Ausgangssignal auf den Bus 19. Ein Mikroprozessor 22 mit dem Bus 19 gekoppelt, um die parallelen Daten zu empfangen und irgendwelche erforderlichen Verarbeitungen auszuführen. Der Mikroprozessor 22 hat einen zu­ geordneten Speicher 23, welcher ein Plattenspeicher, RAM oder irgendein anderer geeigneter Speicher sein kann. Die verarbei­ teten parallelen Daten vom Mikroprozessor 22 werden dann an den 8530er B-Block 20 (Kanal B des SCC) zur Konversion in ein seri­ elles Ausgangssignal 21 angelegt. Das serielle Ausgangssignal 21 wird einem Kommunikationsgerät, wie beispielsweise einem Mo­ dem-Treiber, angelegt.

Viele für Personalcomputer oder andere Typen von Computern geschriebene Anwendungsprogramme sind für eine Kommunikation mit einem 450/550-Interface oder einem 8530er Interface entwic­ kelt. Insbesondere sind die für eine Kommunikation oder eine Übertragung von Daten über ein Modem entwickelten Kommunikati­ onsprogramme geschrieben, um mit einem einer 450er UART oder einem Bauelement vom 8530er Typ zugeordneten Registersatz zu kommunizieren. Deshalb emuliert die vorliegende Erfindung den Registersatz der UART′s vom 450er und 8530er Typ; aber sie er­ fordert nicht die gesamte Schaltungsanordnung eines bekannten 450er oder 550er UART. Die Erfindung stellt auch die Funktiona­ lität eines 8530er SCC zur Verfügung, ohne den gesamten Schal­ tungsaufwand, der mit einer SCC vom Stande der Technik verbun­ den ist, zu erfordern.

Ein Blockdiagramm der Erfindung ist in Fig. 6 dargestellt. Ein PC-Bus 12 ist am Knoten 70 mit einem ersten Registersatz 76 gekoppelt. Der Knoten 70 ist auch mit einem Anschluß des Schal­ ters A gekoppelt. Der Ausgang des Registers 76 ist am Knoten mit dem Eingang eines zweiten Registers 75 gekoppelt. Das Aus­ gangssignal des zweiten Registersatzes 75 steht am Knoten 72 zur Verfügung.

Der Schalter A kann mit dem Knoten 74 (offen) oder mit dem Knoten 71 verbunden sein. Ein zweiter Schalter, Schalter B, ist zwischen einem SCC-Block 77 am Knoten 73 und wahlweise dem Kno­ ten 72 oder 71 gekoppelt. Der SCC-Block 77 liefert ein seriel­ les Ausgangssignal auf Leitung 21.

Bei dem beschriebenen Ausführungsbeispiel emuliert der er­ ste Registersatz 76 einen 550er Registersatz und der zweite Re­ gistersatz 75 einen 8530er Registersatz. Der SCC-Block 77 emu­ liert die Konvertierungsschaltung eines Bauelements vom 8530er Typ. Das Gerät gemäß Fig. 6 ist durch selektives Öffnen und Schließen der Schalter A und B unterschiedlich konfigurierbar.

In der folgenden Beschreibung werden Ausführungsbeispiele der Erfindung als Emulation eines 550er Registersatzes und ei­ nes 8530er Registersatzes beschrieben. Die Erfindung ist nicht auf solche Bauelemente beschränkt, sondern stellt ein Verfahren und eine Anordnung zur Emulation einer Vielzahl von Kommunika­ tionsbauelementen mit drei funktionellen Blöcken und zwei Schaltern zur Verfügung. Der erste und der zweite Block emulie­ ren die Registersätze serieller Kommunikationsbauelemente. Der dritte Block emuliert parallel-zu-serielle Konvertierungsbau­ elemente und bewirkt deren Funktionalität. Das Konvertierungs­ mittel wird außerdem genutzt, um eine Vielzahl von Protokollen für die serielle Kommunikation zu implementieren, wie bei­ spielsweise monosync, bisync, HDLC und SDLC.

Wenn der Schalter A mit dem Knoten 71 und der Schalter B mit dem Knoten 72 verbunden ist, so ist das Gerät als eine Rei­ henschaltung eines Bauelements vom 550er Typ und eines Bauele­ ments vom 8530er Typ konfiguriert. Dies wird in der vorliegen­ den Beschreibung als "Dual-Prozessor-Paralleldaten-Modus" be­ zeichnet. Wenn der Schalter A und der Schalter B mit dem Knoten 71 verbunden sind, so wird das Gerät entweder als ein Bauele­ ment vom 550er Typ oder ein Bauelement vom 8530er Typ konfigu­ riert. Dies wird in der vorliegenden Beschreibung als "Einzelprozessor-Modus" bezeichnet. Wenn der Schalter A mit dem Knoten 74 verbunden ist (offen) und der Schalter B mit dem Kno­ ten 72, so ist das Gerät gemäß Fig. 6 im sog. "Einzelprozessor- Paralleldaten-Modus" konfiguriert.

Dual-Prozessor-Paralleldaten-Modus

Fig. 3a stellt detailliert das als Reihenschaltung aus 550er und 8530er Registersätzen konfigurierte Gerät gemäß Fig. 6 dar. Der 550er Registersatz ist in dem gestrichelten Block 76 gezeigt, die 8530er Register sind als Block 75 dargestellt, und der SCC-Block ist durch den durch die gestrichelten Block 77 identifiziert.

Die Daten auf dem Bus 25 werden an den 550er Registersatz 76 angelegt. Ein Bus-Gateway 60 ist in diesem Ausführungsbei­ spiel offen. Folglich werden die Daten nicht direkt zum 8530er Registerblock 75 übertragen. Der SCC-Block 77 emuliert den 8530er Kanal-B-Block 20 (s. Fig. 4). Der 550er Registerblock 76 und der SCC-Block 77 werden im folgenden detailliert beschrie­ ben.

550er Registersatz 76

Der 550er Registersatz 76 ist über den Bus 25 und die Bus- Interface-Logik 41 direkt mit einer Leitcomputer-CPU gekoppelt. Der Bus 25 empfängt die Datenbits D0 bis D7 parallel und lie­ fert ein paralleles Ausgangssignal zum Bus 26. Die Bus-Inter­ face-Logik 41 empfängt Steuersignale vom PC-Bus und liefert sie zum Bus 26.

Der 550er Registerblock 76 nutzt eine Anzahl von Registern, um den Registersatz eines 550er UART zu emulieren. Bei dem be­ schriebenen Ausführungsbeispiel werden Register mit zwei Aus­ gangsanschlüssen (Dual-Port-Register) verwendet, so daß die Da­ ten, die in ein Register geschrieben wurden, von einem zweiten Bus 33 gelesen werden können. Die Register des 550er Register­ blocks 76 sind ein Notizregister 27 (Scratch-Register), ein Steuerregister 28, ein Baud-Generator-Register 29, ein Sendere­ gister 30, ein Empfangsregister 31 und ein Interrupt-Logik-Re­ gister 32.

Das Notizregister 27 liefert einen Kommunikationspfad au­ ßerhalb des Datenpfades. Im Stande der Technik basiert das Mo­ dem-Protokoll auf der Tatsache, daß es keinen Steuerpfad außer­ halb des Datenpfades gibt. Der AT-Befehlssatz (auto sync und auto stream) ist implementiert, weil es keinen Steuerpfad au­ ßerhalb des Datenpfades gibt. Das Notizregister 27 kann für einen solchen Steuerpfad genutzt werden.

Der Steuerregister-Block 28 ist symbolisch durch zwei sepa­ rate Register dargestellt; ein 550er Steuerregister und ein Ka­ nal-A-Steuerregister. Im bevorzugten Ausführungsbeispiel der Erfindung ist der Registerblock 28 ein einziges Dual-Port-Regi­ ster. Jedoch kann das Dual-Port-Register so genutzt werden, als enthielte es zwei separate Register. Die Steuerinformationen vom Leitrechner können in den Steuerregister-Block 28 einge­ schrieben werden. Die in den Registerblock 28 eingeschriebenen Daten können dann sogleich vom SCC-Block 77 über den Bus 33 ge­ lesen werden. Der Steuerregister-Block 28 fungiert als ein Steuerregister für den 550er Registersatz 76 und als ein "Kanal-A"-Steuerregister-Block für den SCC-Block 77.

Wie bereits bemerkt, hat ein bekannter SCC-Block zwei Kanäle, Kanal A und Kanal B. Bei dem beschriebenen Ausführungs­ beispiel der Erfindung implementiert der SCC-Block 77 einen Ka­ nal, den Kanal B der bekannten SCC. Die durch den SCC-Block 77 auslesbaren 550er Register werden hier als "Kanal-A"-Register bezeichnet.

Im folgenden wird wieder auf den 550er Registersatz-Block 76 Bezug genommen. Ein Baud-Generator-Register 29 ist mit dem Bus 26 und mit dem Bus 33 gekoppelt. Das Baud-Generator-Regi­ ster 29 empfängt die Baudraten-Signale vom PC-Bus. Ein durch die Daten des Kommunikationsgerätes kommunizierendes Anwender­ programm identifiziert eine ausgewählte Baudrate zur Datenüber­ tragung, d. h. 300 Baud, 1200 Baud, 2400 Baud, etc. Die vor­ liegende Erfindung ist nicht auf solche Baudraten begrenzt, sondern sie ist nur begrenzt durch die Busgeschwindigkeit des Leitrechners. Im Stande der Technik wurden die Kommunikationen begrenzt durch die Kanalgeschwindigkeit, und zwar des die seri­ ellen Daten in parallele Daten konvertierenden Kanals. Bei­ spielsweise kann das mit der vorliegenden Erfindung kommunizie­ rende Applikationsprogramm eine maximale Kommunikationsge­ schwindigkeit von 2 400 Baud haben. Die Busgeschwindigkeit des Leitrechners kann jedoch viel größer als 2 400 Baud sein. Ge­ rade hier muß das Applikationsprogramm eine Bestätigung empfan­ gen, daß die Kommunikation bei der gewünschten Rate stattfin­ det. Durch Auffangen der Baudrate in dem Baud-Generator-Regi­ ster 29 kann ein Bestätigungssignal erzeugt und dem Anwender­ programm zur Verfügung gestellt werden, selbst wenn die Kommu­ nikation bei einer höheren Rate stattfindet.

Das Senderegister 30 ist durch ein FIFO-Register reali­ siert. Das Register 30 empfängt Sende-Daten-Informationen vom Bus 26 und emuliert somit ein 550er UART-Übertragungsregister. Diese Daten sind sofort über den Bus 33 lesbar, und somit emu­ liert das Register 30 ein Kanal-A-Empfangsregister eines Bau­ elements vom 8530er Typ. Das Ausgangssignal des Registers 30 wird zum Bus 33 geliefert.

In ähnlicher Weise emuliert das Register 31 ein Empfangs- FIFO-Register eines 550er UART und ein Sende-FIFO-Register des Kanals A eines 8530er Bauelements. Das Interrupt-Logik-Register 32 liefert Interrupts zum Leitrechner und zum lokalen Mikropro­ zessor, stets wenn Daten zu einem der Register übertragen wer­ den.

Das Steuerregister 28 des beschriebenen Ausführungsbei­ spiels emuliert eine Anzahl von Registern eines typischen 550er UART, wie beispielsweise dem SSi 73M550. Das Register 28 emu­ liert Leitungssteuerregister, Teiler-Latch-Register, Leitungs­ statusregister, Modem-Steuerregister, Modem-Statusregister und FIFO-Steuerregister einer 550er UART. Jedoch gestattet die Re­ alisierung der vorliegenden Erfindung, eine Anzahl von Elemen­ ten einer bekannten 550er UART zu eliminieren. Insbesondere entfällt im 550er Registerblock des Ausführungsbeispiels der Erfindung die Hardware der Empfänger-Schieberegister, der Emp­ fänger-Zeitgabe und -Steuerung, des Baudraten-Generators, der Sender-Taktsteuerung, der Sender-Schieberegister und der Modem- Steuerlogik. Die Funktionalität dieser Elemente ist in dem 8530er Block 77 realisiert.

Der 8530er SCC-Block 77

Der 8530er Block (oder SCC-Block 77) enthält einen Mikro­ prozessor-Bus-Interface-Logik-Block 42 zur Kommunikation mit einem lokalen Mikroprozessor. Ein Bus 34 kann die parallelen Datenbits D0 bis D7 direkt zum lokalen Mikroprozessor liefern. Die SCC-Steuerregister 35 sind mit dem Bus 33 gekoppelt und empfangen Daten und Steuersignale. Der Bau-Generator/Digitale- PLL-Block 36 ist ein Taktgenerator. Er enthält einen Baudraten- Generator, der in das Baudraten-Register 29 einschreiben kann. Eine digitale PLL ist zur Rückgewinnung des in den Daten ent­ haltenen Taktsignals implementiert. Die Sende- und Empfangs- Kanäle 37 und 38 sind die Baueinheiten, die die einzelnen Pro­ tokolle realisieren, die aus dem Steuerregister kommenden Bits empfangen und ein geeignetes Ausgangssignal zur Verfügung stel­ len. Die Blöcke steuern das Kommunikationsformat, beispiels­ weise synchrone, asynchrone, bisync, monosync, HDLC- und SDLC- Formate, die alle bei der vorliegenden Erfindung realisiert werden können. Der Block 39 ist der Kanal-B-Interrupt-Logik- Block. Ein Quarzoszillator- und Vorteiler-Block 40 implemen­ tiert einen programmierbaren Frequenzgenerator.

Einzelprozessor-Modus

Fig. 3b stellt detailliert das Gerät gemäß Fig. 6 so konfi­ guriert dar, daß es entweder ein Bauelement vom 550er Typ oder ein Bauelement vom 8530er Typ bildet. Das Bus-Gateway 60 ist in diesem Ausführungsbeispiel geschlossen, und der Bus 33 ist nur mit den Kanal-B-Registern des SCC-Blocks 77 gekoppelt. Somit werden die Daten vom Bus 25 sowohl zum 550er Registerblock 76 als auch direkt zum 8530er Registerblock 77 über den Bus 33 ge­ liefert. Der Baud-Generator-Block 36, der Sendeblock 37, der Empfängerblock 38 und der Interrupt-Logik-Block 39 sind direkt mit dem Bus 33 gekoppelt. Der Kanal A der Blöcke 28 bis 32 ist nicht dargestellt, weil er in diesem Ausführungsbeispiel nicht benutzt wird.

Um das Gerät als ein Bauelement vom 550er Typ zu betreiben, werden die Steuersignale vom Block 28 an den SCC-Block 77 ange­ legt. Im 8530er Modus ist das Notizregister 27 als das Steuer­ register des SCC-Blocks 77 definiert.

Einzelprozessor-Paralleldaten-Modus Der Einzelprozessor-Paralleldaten-Modus ist in Fig. 3c dar­ gestellt. Der Bus 33 ist sowohl mit den Kanal-B-Registern des SCC-Blocks 77 als auch mit den Registern 27 bis 32 gekoppelt. Außerdem ist das Bus-Gateway 60 geschlossen. Der Einzelprozes­ sor-Paralleldaten-Modus wird benutzt, um den Mikrocontroller überflüssig zu machen, und erlaubt Software-Treibern, virtuell jedes Protokoll auszuführen, während das asynchrone Standard- Interface aufrechterhalten wird. Die in den 550er Registersatz eingeschriebenen Zeichen werden sichergestellt und ein Inter­ rupt wird erzeugt. Ein Software-Treiber kann dann die Zeichen vom Kanal A lesen (zugegriffen über die Register) und den SCC- Block 77 nutzen, um die protokollgerecht formatierten Daten zu senden.

Die vorliegende Erfindung liefert ein Standard-Interface, aber sie enthält keine normalerweise zum Serialisieren der Da­ ten erforderlichen Schaltungen, weil die Daten parallel blei­ ben. Dies führt zu Hardware-Einsparungen. Da die Daten parallel bleiben, können Operationen bei Bus-Geschwindigkeit ausgeführt werden, was die Leistungsfähigkeit bedeutend erhöht.

Geräte, die mit Computer-Bussen verbunden sind und proto­ kollgerechte Konversionen ausführen, müssen viele Funktionen ausführen. Solche protokollgemäßen Konversionen können bestehen aus einfachen Kommando-Interpretationen, Datenformatierungen, Datenmodifikationen oder Konvertierungen des physikalischen Formats, wie sie in einem Modem vorzufinden sind. Oftmals wird ein Prozessor zur Überwachung der Konversionsfunktionen ge­ nutzt. Ein paralleler Anschluß wird üblicherweise zur Kommuni­ kation mit dem Computer benutzt. Ein typisches Verfahren zur Implementierung der Protokollfunktion ist es, ein ein Standard- Interfac zu einer CPU bildendes Gerät zu schaffen und die Daten in ein serielles Format umzusetzen. Diese Daten werden dann in ein für den Geräteprozessor geeignetes Format (beispielsweise ein paralleles Format) konvertiert. Ein weiteres Gerät wird be­ nutzt, um die protokollgemäße Konversion zu implementieren. Dieses Verfahren erfordert drei Konversionsblöcke in mehreren Bauelementen.

Die vorliegende Erfindung stellt eine geeignete Hardware für die Implementierung verschiedener protokollgemäßer Konver­ sionen zur Verfügung. Die protokollgemäßen Konversionen werden über eine Software in einem mit dem erfindungsgemäßen Gerät ge­ koppelten lokalen Mikroprozessor realisiert. Protokolle, wie beispielsweise bisync, monosync, HDLC und SCLC sind hinreichend bekannt und softwaremäßig in dem lokalen Mikroprozessor leicht zu implementieren.

Die Übersetzung der in einem Computer gespeicherten Daten in ein formatiertes serielles Ausgangssignal des Computers kann mit Hilfe einer von mehreren Techniken ausgeführt werden. Die Formatiersteuerung kann zur Verfügung gestellt werden durch kundenspezifische Software in dem Computer oder in einem sepa­ raten Treiber oder dem mit einem Standard-Interface kommunizie­ renden Prozessor. Die vorliegende Erfindung liefert eine konfi­ gurierbare Architektur, um jedes der o. g. Verfahren ausführen zu können.

Das Gerät kann so konfiguriert werden, daß es durch Soft­ ware entweder als ein den Registerblock oder eine SCC mit zuge­ ordneten Merkmalen darstellendes Gerät ausgewählt werden kann. Der Vorteil dieser Architektur ist ihre Flexibilität, eine Kon­ figuration für jede Anwendung unter Nutzung derselben Basisbau­ gruppen zu optimieren, während stets eine Interface-Kompatibi­ lität mit Standardanforderungen aufrechterhalten wird. Diese Rekonfigurierbarkeit ist nicht ohne die Integration dieses Ge­ räts möglich.

Die Fig. 5a bis 5d stellen die Registerbelegung des be­ schriebenen Ausführungsbeispiels dar. Jedes Register und eine zugeordnete Abkürzung sind in den ersten beiden Spalten der Fig. 5a bis 5d dargestellt. Die dritte Spalte nennt die Adres­ sen der Register und die verbleibenden acht Spalten bezeichnen die Werte der Datenbits jedes Registers. Diese Belegung liefert ein Standard-Interface für Anwendersoftware, die zur Kommunika­ tion mit einem 550er UART geschrieben wurde. Beispielsweise wurden bekannte Anwenderprogramme so geschrieben, daß sie in acht Adressen in einem besonderen Speicherort einschreiben. Die vorliegende Erfindung sorgt dafür, daß alle drei Registersätze zu den acht Adressen passen.

Fig. 5a stellt die Registerbelegung des 550er Registers dar. Fig. 5b stellt die Registerbelegung des Kanal-A-Registers dar. In der vorliegenden Erfindung sind die 550er Register und die Kanal-A-Register mit einem einzelnen Dual-Port-Register re­ alisiert. Bestimmte Register und bestimmte Adressorte sind ge­ teilt, d. h. gemeinsam genutzt, so daß die Erfindung die Regi­ ster belegt, um den Vorteil dieser Überlappung zu nutzen. Be­ zugnehmend auf die Fig. 5a wird ein "Schleifen"-Modus freigege­ ben durch Setzen des geeigneten Bits (D4) des Modem-Steuerregi­ sters. Bezieht man sich jetzt auf Fig. 5b, so ist das gleiche Bit (D4) des Modem-Steuerregisters ein Schleifen-Freigabe-Ort. Bemerkt sei, daß das Modem-Steuerregister des Kanals A ein Nur- Lese-Register ist, weil der 550er Registersatz und die Kanal-A- Register als einzelne Dual-Port-Register realisiert sind. In die 550er Register wird über den Leitrechner-CPU-Bus geschrie­ ben. Die Daten sind dann auslesbar über den Bus 33, so als ob sie aus dem Kanal-A-Register eines 8530er Bauelements gelesen würden. Das Konfigurations-Steuerregister von Fig. 5b ist in dem Vorteiler-Block 40 von Fig. 3a angeordnet.

Die Fig. 5c und 5d stellen die Belegung der Kanal-B-Lese­ bzw. Schreib-Register des SCC-Blocks dar.

Somit wurde ein Verfahren und eine Anordnung zur Emulation einer Vielzahl serieller Kommunikationsgeräte beschrieben.

Claims (15)

1. Kommunikationsschaltung, dadurch gekennzeichnet, daß ein erster Registersatz (76) zum Empfang paralleler Da­ ten- und Steuersignale an einem ersten Port mit einem ersten Bus (12) eines Leitrechners gekoppelt ist und die parallelen Daten- und Steuersignale als Ausgangssignale an einem ersten Knoten (71) zur Verfügung stellt;
daß ein zweiter Registersatz (75) zum Empfang der paral­ lelen Daten- und Steuersignale mit dem ersten Knoten gekoppelt ist und die parallelen Daten- und Steuersignale als Ausgangssi­ gnale an einem zweiten Knoten (72) zur Verfügung stellt; daß ein erstes Schaltmittel (A) zwischen den ersten Bus (12) und den ersten Knoten (71) zum selektiven Koppeln und Ent­ koppeln des ersten Busses (12) mit dem ersten Knoten (71) ein­ gebunden ist; und
daß Steuermittel (77) mit einem zweiten Schaltmittel (B) gekoppelt sind, wobei das zweite Schaltmittel(B) selektiv mit dem ersten (71) und dem zweiten Knoten (72) koppelbar ist, und wobei die Steuermittel die parallelen Daten- und Steuersignale empfangen, die parallelen Daten in serielle Daten konvertieren und die seriellen Daten an einem zweiten Port (21) zur Verfü­ gung stellen.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Registersatz (76) Dual-Port-Register enthält.

3. Schaltung nach einem der Ansprüche 1 oder 2, dadurch ge­ kennzeichnet, daß der erste Registersatz (76) einen Register­ satz vom 450/550er Typ emuliert.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß der zweite Registersatz (75) einen Register­ satz vom 8530er Typ emuliert.

5. Schaltung nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß der erste Registersatz (76) kompatibel mit asynchronen Kommunikationsprotokollen ist.

6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß der zweite Registersatz (75) kompatibel mit synchronen Kommunikationsprotokollen ist.

7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch ge­ kennzeichnet, daß die Steuermittel (77) die Konversionsschal­ tung eines Kommunikationsgeräts vom 8530er Typ emulieren.

8. Schaltung nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, daß die Schaltung ein mit einem Kommunikationsge­ rät vom 8530er Typ in Reihe geschaltetes Kommunikationsgerät vom 550er Typ emuliert, wenn der erste Bus (12) mit dem ersten Knoten (71) verbunden ist und das zweite Schaltmittel (B) mit dem zweiten Knoten (72) verbunden ist.

9. Schaltung nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, daß die Schaltung ein asynchrones Interface emu­ liert und parallele Ausgangsdaten am ersten Knoten zur Verfü­ gung stellt, wenn der erste Bus (12) von dem ersten Knoten (71) getrennt und das zweite Schaltmittel (B) mit dem ersten Knoten (71) verbunden ist.

10. Schaltung nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, daß die Schaltung entweder wie ein Kommunikati­ onsgerät vom 550er Typ oder wie ein Kommunikationsgerät vom 8530er Typ arbeitet, wenn der erste Bus (12) und das zweite Schaltmittel (B) mit dem ersten Knoten (71) verbunden sind.

11. Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das erste und das zweite Schaltmittel (A, B) in Abhängigkeit von einem Befehl vom Leitrechner schaltbar sind.

12. Schaltung zur Emulation einer Vielzahl von Kommunikati­ ons-Schnittstellen, dadurch gekennzeichnet, daß ein erster Registersatz (76) mit einem Leitrechner (Host-Computer) über einen ersten Bus (12) gekoppelt ist, daß der erste Registersatz (76) mit einem zweiten Register­ satz (75) gekoppelt ist,
daß ein erstes Schaltmittel (A) mit dem zweiten Register­ satz (75) gekoppelt ist und zur Kopplung und Entkopplung des zweiten Registersatzes (75) mit und von dem ersten Bus (12) vorgesehen ist,
daß ein zweites Schaltmittel (B) mit einem Steuermittel (77) gekoppelt und zum alternativen Koppeln des Steuermittels (77) mit dem zweiten Registersatz (75) oder mit dem ersten Re­ gistersatz (76) und dem zweiten Registersatz vorgesehen ist,
daß das Steuermittel (77) mit einem zweiten Bus (33) ver­ bunden ist,
daß der erste Registersatz (76) zur Emulation einer Viel­ zahl von Registern eines Bauelements vom 550er Typ, der zweite Registersatz zur Emulation einer Vielzahl von Registern eines Bauelements vom 8530er Typ und das Steuermittel (77) zur Emula­ tion der Konversionsschaltung eines Bauelements vom 8530er Typ dient, und
daß die Schaltung durch selektive Bestätigung des ersten und des zweiten Schaltmittels (A, B) konfigurierbar ist.

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Schaltung als Parallelschaltung eines Bauelements vom 550er Typ mit einem Bauelement vom 8530er Typ konfiguriert ist.

14. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Schaltung als Reihenschaltung eines Bauelements vom 550er Typ und eines Bauelements vom 8530er Typ konfiguriert ist.

15. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Schaltung so konfigurierbar ist, daß sie entweder als ein Bauelement vom 550er Typ oder als ein Bauelement vom 8530er Typ arbeitet.