DE4002270A1

DE4002270A1 - Schaltungsanordnung mit dividierendem analogdigitalwandler

Info

Publication number: DE4002270A1
Application number: DE4002270A
Authority: DE
Inventors: Stefan Widdau; Rainer Kurz; Jakob Schelten; Andreas Scholz
Original assignee: Forschungszentrum Juelich GmbH
Current assignee: Forschungszentrum Juelich GmbH
Priority date: 1989-01-28
Filing date: 1990-01-26
Publication date: 1990-08-09
Also published as: DE4002270C2; GB2227586A; FR2642589B1; JPH02261219A; FR2642589A1; DE8900990U1; GB9001033D0; US5034905A; GB2227586B

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung mit dividierendem Analogwandler, der zur Division von Eingangssignal A durch das dem jeweiligen Eingangssignal zugeordneten Referenzsignal B vorgesehen ist.

Eine Division von Signalen ist beispielsweise bei der Ortsbestimmung von Strahlenfeldern vorzunehmen, wenn Detektoren eingesetzt werden, die das gesamte Strahlen feld gleichzeitig erfassen (ortbestimmende Detektor systeme). Der Einsatz derartiger Detektoren führt zu einer erheblichen Verkürzung der Meßzeit gegenüber dem Arbeiten mit einem Einzeldetektor, der zeilen- und spaltenweise, wie beispielsweise beim Schilddrüsen-Scan in der Medizin, abgefahren wird.

Ein Beispiel für ein ortsbestimmendes Detektorsystem ist die Anger-Kamera für -Strahlenfelder, die für die medi zinische Diagnostik eingesetzt wird.

Ein Anwendungsgebiet für ortsbestimmende Detektoren ist ferner das Gebiet der wissenschaftlich-technischen Unter suchung für fast jede direkt- oder indirektionisierende Strahlung, z. B. bei der Rekonstruktion dreidimensionaler Bilder aus einer Schar von zweidimensionalen tomographi schen Aufnahmen bei der Materialuntersuchung.

Die Signalverarbeitung führt bei allen ortsbestimmenden Detektorsystemen zu einer Impulsdivision. Diese kann se parat mit analogen Dividierern und nachgeschaltetem ADC oder mit numerischer Division nach Digitalisierung des Zähler- und Nennerimpulses durchgeführt werden. Beide Verfahren sind jedoch relativ langsam und aufwendig, denn das analoge Verfahren erfordert Impuls-Stretcher und das numerische Verfahren festverdrahtete Rechenwerke.

Eine andere Signalverarbeitung, bei der die Division und Digitalisierung in einem Verfahrensschritt durchgeführt wird, ist prinzipiell mit einem dividierenden ADC mög licht, bei dem seine Referenzspannung proportional zur Signalhöhe des Nenners geändert wird.

Wenn mit einem dividierenden ADC nach dem Wilkinson-Ver fahren dividiert wird, erreicht man zwar eine exzellente differentielle Linearität. Das Verfahren ist jedoch lang sam, da das Nennersignal mit einem Stretcher gedehnt wer den muß.

Wird mit einem ADC dividiert, der nach dem "successive approximation"-Verfahren arbeitet, so ist wieder die Deh nung des Nennersignals erforderlich. Damit wird das Ver fahren wieder langsam. Außerdem ist die differentielle Linearität mit ±½ LSB (least significant bit) schlecht.

Der von seinem Prinzip her schnellste ADC ist der paral lele ADC (FLASH), d. h. gleichzeitig wird mit 2ⁿ-1 Kompa ratoren die n-Bit-Digitalinformation generiert. Wird die ser ADC dividierend betrieben, ist kein Stretcher erfor derlich und damit wird das Divisions-Digitalisierungsver fahren extrem schnell. Jedoch ist die differentielle Li nearität mit ±½ LSB unakzeptabel.

Ein Verfahren der Mittelung für ADC ist aus dem italieni schen Patent 36 694 bekannt. Es wird vorwiegend für ADCs nach dem successive approximation-Prinzip angewen det, womit man für Vielkanalanalysatoren eine relativ kurze und von der Impulshöhe unabhängige Totzeit bei gu ter differentieller Linearität erzielt. Die relativ kur ze, impulsunabhängige Totzeit garantiert das "successive approximation"-Verfahren des ADC, und die gute Linearität wird mit der Mitteilung erreicht. Für dividierende ADCs ist das bekannte Verfahren jedoch nicht einsetzbar.

Es ist daher Aufgabe der Erfindung, eine Schaltungsanord nung der eingangs bezeichneten Art zu schaffen, mit der die Division und Digitalisierung schnell und mit guter differentieller Linearität durchführbar ist.

Diese Aufgabe wird durch eine Schaltungsanordnung mit den Merkmalen des Anspruchs 1 gelöst.

Die Schaltungsanordnung gemäß der Erfindung ermöglicht eine extrem schnelle Division und Digitalisierung mit guter differentieller Linearität der Ergebniswerte. Da bei bedarf es keiner Stretcher außer für ADC extrem ho her Auflösung.

Die Mitteilung wird dadurch erreicht, daß anstelle des Quotienten A/B der Qotient (A + q × B)/B im dividieren den ADC gebildet und von dem Ergebnis die dem Wert q ent sprechende Zahl r subtrahiert wird.

Bei der Impulsverarbeitung wird mit dem multiplizieren den DAC, dessen Referenzspannung das Signal B ist, das Produktsignal (q × B) erzeugt. Dabei wird die Mitteilung über einen Teil der Kanäle des ADC durchgeführt, wobei bei einer vorgegebenen Auflösung (R = 2ⁿ-1) des ADC für r eine Zahl gewählt wird, die zwischen 0 und 2^m ^-1 liegt, wobei m < n und wobei q = r/R ist. Ist beispiels weise m = 4 und n = 8, dann wird die Mittelung über 16 Kanäle mit einem DAC von 256 Kanälen durchgeführt. Das analoge Summensignal A + q × B wird sodann in den divi dierenden ADC eingespeist, dessen Referenzsignal gleich dem Signal B ist. Die digitale Ausgangsinformation des ADC ist dann der Quotient (A + q × B)/B, von dem die di gitale Zahl r subtrahiert wird. Die digitale Ausgangsin formation der erfindungsgemäßen Schaltungsanordnung ent spricht dann A/B.

Durch die beliebigen Zahlen r werden bei der Impulsverar beitung jeweils andere Komparatoren im ADC angesprochen. Aufgrund dieser Mittelung wird die differentielle Lineari tät verbessert. Zum Beispiel wird bei einem 8 bit-ADC mit Zufallszahlen r zwischen 0 und 16 (4 bit) eine dif ferentielle Linearität von 2% erzielt, die ohne Mitte lung 30% war. Die differentielle Linearität verbessert sich damit um den Faktor r.

Als Schaltelemente für die Erzeugung der beliebigen Zahl r, zur Addition des analogen Signals für q × B zum Ein gangssignal A und zur Subtraktion der digitalen Zahl r werden zweckmäßigerweise die in den Ansprüchen 3 bis 5 genannten Schaltbausteine verwendet.

Um eine besonders schnelle Impulsverarbeitung zu erzie len, wird als dividierender ADC ein FLASH-ADC eingesetzt.

In der Zeichnung sind eine Ausführungsart der Schaltungs anordnung sowie Ergebnisdiagramme dargestellt. Sie werden im folgenden näher erläutert. Es zeigt

Fig. 1 das Blockschaltbild der Schaltungsanordnung;

Fig. 2 den Vergleich zwischen nichtgemittelter (Fig. 2a) und gemittelter (Fig. 2b) Ausgangs information des dividierenden ADC;

Fig. 3 ein Schaltungsbeispiel für die Differentiation Verzögerung der Impulse.

Wie aus Fig. 1 hervorgeht, wird das Signal B dem divi dierenden ADC sowie dem multiplizierenden DAC als Refe renzsignal zugeführt. Von dem inkrementierenden Register 1, das vorzugsweise nach Abschluß der Pulsverarbeitung in krementiert wird, erhält der DAC eine digitale Zahl r, die mit dem Signal B multipliziert wird. Anschließend wird das Produkt q × B über den analogen Summierer 2 zum Signal A addiert und an den ADC angelegt. Die bei der Division erhaltene digitale Information (A + q × B)/B sowie die digitale Zahl r wird dem Subtrahierer 3 zuge führt. Die Differenz [(A + q × B)/B] -r = A/B wird zur weiteren Verarbeitung in einem Speicherregister 4 zwischen gespeichert.

Die den zeitlichen Ablauf steuernden Signale, wie Konver tierungspuls für den ADC, Triggerpuls für Inkrementregi ster 1 und Speicherregister 4 sowie das Schreib-Signal für den multiplizierenden DAC gehen von der Steuerung 5 aus. Diese Steuersignale sind vom Nennersignal B abge leitet.

Mit einer Schaltungsanordung gemäß Fig. 1, bei der als dividierender ADC ein 8-Bit-FLASH-ADC verwendet wurde, wurden Impulse mit einer Halbwertsbreite von 100 ns ohne Verwendung von Stretcher dividiert. Bei einer Mittelung über 16 Kanäle ergab sich eine differentielle Linearität von 2% (Fig. 2b), während ohne Mittelung die differen tielle Linearität etwa 30% war (Fig. 2a). Die Konver sionszeit von Division und Digitalisierung dieses mitteln den, dividierenden ADCs ist kürzer als die Dauer der zugeführten Eingangssignale.

Durch die mathematische Differentiation des Impulses, vorzugsweise des Nenner-Signales, koinzidiert der Null durchgang des so differentierten Signals mit dem Maximum der Eingangssignale. Für die Impulsverarbeitung wurden daher die Eingangssignale A und B um die Durchlaufzeit des Differenzierers verzögert. Fig. 3 zeigt das verwen dete Schaltungsbeispiel für die Differentiation.

Claims

1. Schaltungsanordnung mit dividierendem Analogdigital wandler (ADC), der zur Division von Eingangssigna len A durch das dem jeweiligen Eingangssignal zuge ordneten Referenzsignal B vorgesehen ist, dadurch gekennzeichnet, daß zur Mittelung der Ausgangswerte des ADC nach der Beziehung (A + q × B)/B -r

a) dem ADC ein multiplizierender Digitalanalogwandler (DAC) zur Erzeugung des analogen Produktsignales q × B aus der digitalen Zahl r und dem Referenzsi gnal B vorgeschaltet ist,

weitere, dem ADC vorgeschaltete, gemäß der vorge nannten Beziehung mit dem DAC und miteinander in Verbindung stehende Schaltungselemente,

b) zur Erzeugung der beliebigen digitalen Zahl r (1),
c) zur Addition des analogen Produktsignals q × B zum Eingangssignal A (2) und
d) zur Einspeisung des analogen Signals (A + q × B) in den ADC (2)

vorgesehen sind und ein weiteres Schaltungselement

e) zur Subtraktion der digitalen Zahl r vom Ergeb niswert des ADC (3)

dem ADC nachgeschaltet ist,
wobei q eine pro Eingangssignal A beliebige Zahl ist, die in einem dem Dynamikbereich des ADC berück sichtigenden Bereich liegt und r eine dem Analog wert q entsprechende ganze Zahl ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Mittelung über einen Teil der Kanäle des ADC durchgeführt wird, wobei bei einer vorgegebenen Auflösung (R = 2ⁿ-1) des ADC für r eine Zahl ge wählt wird, die zwischen 0 und 2^m-1 liegt, wobei m < n und wobei q = r/R ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Erzeugung der beliebigen Zahl r ein inkre mentierendes Register (1) verwendet wird.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zur Addition des analogen Produktsignals q × B zum Eingangssignal A ein analoger Summierer (2) ver wendet wird.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zur Subtraktion der digitalen Zahl r vom Ergeb niswert des ADC ein digitaler Subtrahierer (3) ver wendet wird.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als dividierender ADC ein Flash-ADC eingesetzt wird.