DE3916707A1 - Halbleiteranordnung fuer eine integrierte schaltung und verfahren fuer deren herstellung - Google Patents

Description

Die Erfindung wird zur Herstellung integrierter Schaltkreise benutzt, ins­ besondere zur Herstellung einer Hochvoltschaltung für die digitale Ver­ mittlungstechnik mittels einer Mischtechnologie.

Es ist bekannt, daß durch den Einzug der Mikroelektronik in die Nach­ richtentechnik die digitale Vermittlungstechnik die auf elektromechanischen Lösungen basierende analoge Technik ablöst. Die Schnittstelle zwischen ana­ logem Teilnehmer und digitaler Vermittlung wird dabei durch die Teilnehmer­ anschlußschaltung (SLIC) realisiert, deren Kern eine Speiseschaltung dar­ stellt, die den Teilnehmer über eine Zweidrahtleitung sendeseitig speist und empfangsseitig abtastet. Die Notwendigkeit der Bereitstellung einer Speise­ schaltung für jeden Teilnehmer belastet die Entwickler natürlich mit öko­ nomischen Zwängen und stellt gleichzeitig eine Herausforderung für die Halb­ leitertechnologie dar, weil einander widersprechende Schaltungsfunktionen wie hohe Spannungsfestigkeit, hohe Verlustleistung, Präzision für die über­ tragungstechnischen Parameter, geringes Rauschen, digitale Steuerung sowie hohe Zuverlässigkeit auf einem Chip schwierig realisierbar sind.

Bekanntlich können die einzelnen Funktionen für sich durchaus realisiert werden. So werden Analogschaltungen überwiegend mit bipolaren Technologien realisiert, da bipolare Transistoren gegenüber MOS-Transistoren einen höheren Übertragungsleitwert und bessere Rauscheigenschaften aufweisen, die Basis-Emitter-Spannung gegenüber der Schwellspannung genauer reproduzierbar ist und die Zuverlässigkeitswerte bipolarer Strukturen günstiger bei vergleich­ barer Oberflächengestaltung liegen, solange die aktiven Gebiete im geschützten Halbleiterkörper angeordnet sind. Folglich wurden integrierte Speiseschaltungen bekannt, die auf Basis bipolarer Halbleitertechnologien bis zu Spannungen von 100-150 V realisiert werden B. Daunixeau:
"Developpement d'un SLIC assurant les fonctions BORSHT"; L'Onde Electrique, Mai-Juin 1985, SGS advanced dats, A. Hinnigan:
"Two chip SLIC with integrated ringing function", Electronic Engineering, April 1985.

Andererseits sind für die digitalen Funktionen z. B. CMOS-Transistoren sehr gut geeignet, da sie verlustarm arbeiten, im Gegensatz zu bipolaren Digitaltechnologien wie IIL kompatibel zu Hochvolttechnologien sind und in diesem Zusammenhang einen relativ geringen Bedarf an Chipfläche haben. Da die bekannte gute Treiberfähigkeit bipolarer Transistoren beim Übergang zu höheren Betriebsspannungen durch das Phänomen des "Zweiten Durchbruch" stark beschränkt wird, wurde vorgeschlagen, stattdessen vertikale DMOS- Transistoren einzusetzen, die auf Grund ihrer kurzen Kanallänge eine ent­ sprechende Stromtreiberfähigkeit und kurze Schaltzeiten aufweisen. Auf dem Gebiet der Operationsverstärker wurden daher Mischtechnologien bekannt, die unipolare und bipolare Komponenten gemeinsam auf einem Chip realisieren. Diese BIMOS-Technologien erobern auch zunehmend die große Gruppe der Kunden­ wunschschaltungen, so daß auch integrierte Speiseschaltungen mit diesen Technologien hergestellt wurden L. Bienstamm: "Bimos - benefits greater than the sum of the parts"; Electronic Engineering, Sept. 1985, J. Munday: "Three chip set offers universal cost-effective SLIC"; Electronics, Jan. 26, 1984, (DE-OS 37 810). Allerdings sind diese Technologien nur bis zu Spannungen von 60-80 V einsetzbar und für die eingangs erwähnte Spannungsforderung (200 V für integrierten Ruf) nicht benutzbar, weil sich dafür schwerwie­ gende Probleme beim Isolationsverfahren eröffnen, die durch zusätzliche Teilschritte wie Mehrschrittepitaxie, mehrfache Bottom-Implantation sowie zusätzliche Maßnahmen zur Verhinderung der Oberflächenkanalausbildung be­ gründet sind. Das führt dazu, daß die eigentlich lange bekannte Technik der vollständigen dielektrischen Isolation, die für Standardtechnologien meist zu kostspielig ist, für Hochvoltchips angewendet wird. Dabei wird diese Techno­ logie, wie in Terukazu Ohno et al.: "A single-chip high-voltage shallow- juction BORSHT-LSI"; IEEE J. of SSC, vol. sc.-19, No. 6, Dez. 1984, Yoshitaka Sugawara et al.: "350 V Analog-digital compatiblr power IC's using dielectri­ cally isolated substrates"; IEEE Trans. on ED, vol. ED-33, No. 12, Dez. 1986 publiziert, gemeinsam mit bipolaren Technologien benutzt. Die Größe der Hoch­ voltstrukturen ist jedoch trotz der VDI-Technik erheblich und damit chip­ flächenbestimmend, weil der Halbleiterkörper die entstehende Raumladungs­ zone vollständig aufnehmen muß, um die Spannungsfestigkeit zu sichern. Auf Grund des vorgegebenen hohen Platzbedarfs wird es also bei Hochvoltschalt­ kreisen notwendig, die Zahl der Schaltungselemente auf ein Minimum zu redu­ zieren, um das Chip klein zu behalten, was nur dann gelingt, wenn für jede Schaltungsaufgabe ein entsprechendes Schaltungselement zur Verfügung steht.

Die Erfindung stellt sich das Ziel, eine komplexe Hochvoltschaltung zur Speisung und Abtastung einer Zweidrahtleitung mit hinreichenden elektrischen Eigenschaften und vertretbarem ökonomischen Aufwand zu integrieren.

Aufgabe der Erfindung ist es, eine Halbleiteranordnung anzugeben mit einer Mehrzahl von unipolaren und bipolaren Schaltungselementen sowie passiven Komponenten, die alle in isolierten Inseln auf einem Hochvoltchip angeordnet sind, welche eine über den bekannten Umfang hinausgehende Vielfalt unter­ schiedlich funktionierender Schaltungselemente aufweist, sowie ein Verfahren zur Herstellung dieser Halbleiteranordnung anzugeben, das mit einer minimalen Anzahl von Prozeßschritten auskommt.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Halbleiteranordnung in vollständig isolierten Inseln auf einem Halbleitersubstrat wenigstens einen bipolaren npn-Transistor, einen bipolaren pnp-Transistor und einen Thy­ ristor zusammen mit wenigstens einer unipolaren Komponente aufweist, die als vertikaler DMOS-Transistor, lateraler NMOS-Transistor, lateraler PMOS- Transistor oder als Sperrschichtfeldeffekttransistor aufgebildet sein kann. Die Vielfalt unterschiedlicher Schaltungselemente mit jeweils besonderen individuellen Eigenschaften vereinfacht die Integration verschiedener und komplexer Schaltungsfunktionen bei gleichzeitiger Verbesserung der elek­ trischen Eigenschaften, so daß konstruktiv eine Chipflächeneinsparung erzielt wird. Zur gleichzeitigen Herstellung der genannten Schaltungskomponenten werden folgende Verfahrensschritte durchgeführt:

• - Präparation von Substraten mit vollständig dielektrisch isolierten, ein­ kristallinen, 100-orientierten und n-leitenden Siliziuminseln, deren Inseltiefen 30 µm nicht unterschreiten und die eine Dotierungskonzentration von maximal 6 × 10¹⁴ cm^-3 und eine am Wannenrand befindliche niederohmige Schicht aufweisen.
• - Aufwachsen eines mindestens 1,0 µm dicken Feldoxides durch selektive Oxydation unter Zuhilfenahme einer aus thermischen Oxid und CVD-Nitrid bestehenden strukturierten Doppelschicht.
• - Erzeugung eines Gateoxides mit einer Dicke von ca. 100 µm.
• - Abscheidung und Strukturierung von 400 nm dickem Poly-Silizium.
• - Einbringen der aktiven Bereiche der einzelnen Schaltungskomponenten p^--Wannen, p⁺-Gebiete, n⁺-Gebiete durch Implantation von Bor bzw. Phosphor jeweils durch unterschiedliche Lackmasken mit anschließenden Tiefendiffusionen in nicht- oxidierender Atmosphäre.
• - Abscheidung einer auf Oxid bestehenden Isolatorschicht und deren Struktu­ rierung Öffnen der Kontakfenster.
• - Aufbringen und Strukturieren der Metallisierungsschicht.
• - Abscheidung der Chippassivierung sowie Bondfensteröffnen.

Charakteristisch für diese Technologie ist, daß die Herstellung der Kanäle der MOS-Transistoren selbstpositionierend zum Gate erfolgt. Dabei wird nach der Poly-Silizium-Strukturierung einschließlich einer Poly-Silizium-Oxydation geringer Dicke durch eine Lackmaskenöffnung Dotierstoff (vorzugsweise Bor), in den Halbleiterkörper mittels Implantation und anschließender Tiefendiffu­ sion in nichtoxidierender Atmosphäre (vorzugsweise Stickstoff) eingebracht, wobei neben der Lackmaske auch die Poly-Siliziumkante z. B. eines Transistor­ gates als Maske verwendet wird. Bei der Tiefendiffusion gelangt das Dotierma­ terial durch Unterdiffusion auch seitlich über die Grenzen der Maskenöffnungen hinaus. In einem weiteren Dotierschritt wird Dotiermaterial eines zweiten Lei­ tungstyps (vorzugsweise Phosphor) in gleicher Art und Weise eingebracht. Durch die Wahl der Diffusionstemperatur und der Diffusionszeit wird die Unterdiffu­ sion so vorausbestimmt, daß zum Beispiel bei einen DMOS-Transistor die p^-- Wanne um etwa 1,0 . . . 1,5 µm weiter unter das Poly-Silizium-Gate diffundiert als das n⁺-Gebiet. Dieser Doppeldiffusionsschritt kommt nicht nur bei den DMOS- Transistoren an der sourceseitigen Poly-Silizium-Gate-Kante zur Anwendung son­ dern auch bei den NMOS-Transistoren, die ihn als DMOS-Transistoren auch an der drainseitigen Gatekante erhalten, und bei bipolaren npn-Transistoren, die eine Poly-Silizium-Feldplatte aufweisen und ihn an der emitterseitigen Feldplatten­ kante erhalten. Simultan damit entstehen auch PMOS-Transistoren und pnp-Tran­ sistoren mit Feldplatte mit dieser selbstpositionierenden Technologie. Dabei erhalten die Source-, Drain-, Emitter- und Kollektorgebiete eine selbstposi­ tionierte p⁺-Implantation, wobei die Drain- bzw. Kollektorgebiete von Hochvolt­ transistoren in selbstpositionierte p^--Wannen eingebettet sind. Gategesteuerte Thyristoren werden als Kombination von DMOS-, npn- und pnp-Transistoren reali­ siert. Auf Grund der geringen Dotierung der isolierten Siliziumwannen ist auch die Realisierung von vertikalen n-Kanal-Sperrschichtfeldeffekt-Transistoren re­ produzierbar, die den Aufbau eines statischen Induktionstransistors aufweisen.

Zudem besteht die Möglichkeit der Herstellung von passiven Schaltungselementen mit dieser Technologie. Neben Mono-Silizium- und Poly-Silizium-Widerständen werden MOS- und Sperrschichtkapazitäten integriert, wobei für die MOS-Kapazi­ täten als Dielektrikum vorzugsweise die zwischen Poly-Silizium und Metallisie­ rung befindliche CVD-Oxid-Isolierschicht genutzt wird. Insgesamt werden für die Technologie nur neun Fotolithografieschritte, davon drei Lackmasken für nachfolgende Implantationen benötigt, so daß die obenbeschriebene Halbleiter­ anordnung mit dieser Technologie kostengünstig herstellbar ist.

Am Beispiel einer integrierten Speiseschaltung für den Spannungsbereich bis 200 V wird das Wesen der Erfindung erläutert. Diese Hochvoltschaltung enthält zwei Leistungs-OPV's zur Speisung der Teilnehmerleitungen, weitere OPV's zur Signalaufbereitung, eine Meßeinrichtung mit zwei Transimpedanzverstärkern und digitaler Schnittstelle, Schutzschaltungen, eine Betriebsspannungsumschaltung sowie Stromquellen, Stromsenken und weitere Schaltungsfunktionen.

Gemäß der vorliegenden Erfindung kann kompromißlos für jede Schaltungsfunktion die geeignetste Schaltungskomponente mit individuellen Transistoreigenschaf­ ten gewählt werden. Dabei wird nach der vorliegenden Erfindung für analoge Hoch­ voltschaltungen eine bipolar basierte Schaltungstechnik verwendet, wobei an ausgewählten "Schwachstellen" alternativ unipolare Komponenten substituiert werden. So erhalten als Spannungsfolger eingesetzte OPV's einen Differenzein­ gang bestehend aus Sperrschichtfeldeffekttransistoren, um einen hohen Eingangs­ widerstand zu erreichen. Die Endstufentransistoren der Leistungs-OPV's be­ stehen aus vertikalen DMOS-Transistoren, die thermisch stabil sind und gute Treibereigenschaften ohne Effekte wie des "zweiten Durchbruch" arbeiten, auf­ weisen. Stromquellen und Stromsenken mit besonders hohem Innenwiderstand wer­ den mit PMOS- und NMOS-Transistoren im Ausgang realisiert. Ein weiteres Ein­ satzgebiet dieser CMOS-Transistoren ist die digitale Schnittstelle. In der Be­ triebsspannungsumschaltungseinrichtung finden als Umschalter rückwärtssperrende Thyristoren Verwendung, die sich durch hohe Durchbruchspannung und geringen Durchlaßwiderstand auszeichnen. In den Fig. 1 bis Fig. 5 sind die we­ sentlichsten Verfahrensschritte für die Herstellung dieser Speiseschaltung skizziert.

Grundlage der Technologie sind vollständig dielektrisch isolierte Substrate mit einer Wannentiefe von minimal 30 µm um, wobei die für (100)-orientierten, phosphordotierten Silizium-Einkristall-Inseln eine Dotierkonzentration nicht überschritten wird. Diese in Fig. 1 skizzierte Ausgangsbasis beinhaltet als Besonderheit eine niederohmige wannenförmige Schicht entlang der Inselwand­ flächen zwecks Verringerung der Drain- und Kollektorbahnwiderstände integrier­ ter Leistungstransistoren. Nach der Herstellung dieser Substrate mit Standard­ teilschritten wird der Zyklus-I-Prozeß mit der Erzeugung einer oberflächlichen Doppelschicht fortgesetzt, die beispielsweise aus 100 nm thermischem Silizium­ oxid und 150 nm CVD-Nitrid besteht. Diese Doppelschicht wird fotolithografisch so strukturiert, daß über den späteren aktiven Gebieten der zu realisierenden Strukturen keine Feldoxidschicht aufwachsen kann, die nachfolgend mittels Hochdruckoxidation in einer Dicke von ca. 1,3 µm durch selektive Oxidation er­ zeugt wird. Das entstehende Rückseitenoxid wird anschließend zu einem Abdünnen der Feldoxidschicht auf ca. 1,0 bis 1,1 µm führt. Anschließend wird eine 100 nm dicke Gateoxidschicht erzeugt, so daß nach diesem Prozeßschritt zwei ther­ mische Oxidschichten unterschiedlicher Dicke auf den Substraten verbleiben.

Als nächstes erfolgt die Abscheidung einer 400 nm dicken und nicht dotierten Poly-Silizium-Schicht und deren Strukturierung mit hoher Selektivität zum Siliziumoxid (Fig. 2). Diese Poly-Silizium-Strukturen sind sehr multivalent einsetzbar. Sie dienen später als Gate, Feldplatte, Widerstandsschicht, Kon­ densatorelektrode sowie als zweite Verdrahtungsebene. Die nach der Poly-Sili­ zium-Strukturierung freigelegte Gateoxidschicht dient bei den nachfolgenden Implantationen gleichzeitig als Schutzoxid. Das Poly-Silizium wird nun ober­ flächlich (z. B. bis in eine Tiefe von 50 nm) oxydiert, wodurch das Schutzoxid geringfügig erhöht wird. Mittels Implantation werden die aktiven Gebiete ein­ gebracht. Es werden drei unterschiedlich dotierte Gebiete benötigt, die nach­ folgend als p-Wanne, p-Gebiet und n-Gebiet bezeichnet werden und mittels foto­ lithografischer Teilschritte unter Zuhilfenahme einer Lackmaske ausgewählt werden. Danach wird für die p^--Wanne Bor mit einer Dosis von 1 × 10¹³ bis 5 × 10¹³ cm^-2 und einer Tiefendiffusion bei 1180°C und 3 bis 6 Stunden einge­ trieben. Dieses Gebiet dient später als Bulk der DMOS- und NMOS-Transistoren, Basis der npn-Transistoren, Drain bzw. Kollektor der Hochvolt PMOS- bzw. pnp- Transistoren, Gate des n-Kanal-SFET, Anode von Hochvoltdiode und -thyristor sowie als Widerstandsschicht. Nach der Tiefendiffusion werden Eindringtiefen von 4 bis 5 µm sowie Oberflächenkonzentrationen von 1 × 10¹⁶ bis 3 × 10¹⁶ erreicht. Die sich daran anschließende Borimplantation für die p⁺-Gebiete erfolgt bei einer Dosis von 5 × 10¹⁴ bis 5 × 10¹⁵ cm^-2 und die Phosphorimplan­ tation für die n⁺-Gebiete mit einer Dosis von 1 × 10¹⁵ bis 1 × 10¹⁶ cm^-2. Die­ se Gebiete werden anschließend bei 1050°C und ca. 90 bis 180 Minuten einer ge­ meinsamen Tiefendiffusion unterzogen. Das p⁺-Gebiet findet später als Source- bzw. Emittergebiet für PMOS- bzw. pnp-Transistoren, als Kontaktdiffusion für die p^--Wanne oder als Widerstandsschicht Verwendung, während das n⁺-Gebiet als Source- bzw. Emittergebiet für DMOS-, NMOS-, SFET- und npn-Transistoren, als niederohmige Widerstandsschicht sowie als Kontaktdiffusion für die Siliziuminseln besonders an der oberflächlichen Austrittsstelle der niederohmigen, vergrabenen Schicht verwendet wird. Mit diesen Implantationen werden simultan die Poly-Silizium- Strukturen dotiert, wobei je nach Verwendungszweck jede der drei Implantationen zur Anwendung gelangen können. Dabei werden mit der p^--Implantation hochohmige Widerstandsschichten, mit der p⁺-Implantation die Gates der PMOS-Transistoren und die Feldplatten der Hochvolttransistoren und mit der n⁺-Implantation die Gates der NMOS- und DMOS-Transistoren, eine niederohmige Widerstandsschicht, Kon­ densatorelektroden sowie die zweite Verdrahtungsebene hergestellt. Dieser Zu­ stand ist in Fig. 3 aufgezeichnet.

Mit dem Eintreiben der aktiven Gebiete entstehen die Kanäle der MOS-Transistoren selbstpositionierend zum Poly-Silizium, wobei für die DMOS-Transistoren unter Ausnutzung eines Doppeldiffusionsschrittes (p^--Wanne und n⁺-Gebiet) an der source- seitigen Gatekante Kanallängen von 1,0 bis 2,5 µm einstellbar sind. Danach wird eine Isolierschicht auf die gesamte Oberfläche durch eine CVD-Oxidabscheidung mit einer Dicke von ca. 600 bis 900 nm, beispielsweise bestehend aus Plasmaoxid, aufgebracht. Mittels fotolithografischer Technik wird diese Schicht strukturiert, wodurch die Kontaktfenster entstehen (Fig. 4).

Nach der Metallisierung mit einer Dicke von 1,0 bis 1,5 µm und deren Struktu­ rierung (Fig. 5) versiegelt eine Passivierungsschicht die Chipoberfläche. Diese Schicht besteht vorzugsweise aus Plasmanitrid und weist Bondfenster für die Chip­ kontaktierung auf.

Claims (5)

1. Halbleiteranordnung für eine integrierte Schaltung zur Spei­ sung und Abtastung einer Zweidrahtleitung mit einer Mehrzahl voneinander isolierten bipolaren und unipolaren Schaltungsele­ menten, dadurch gekennzeichnet, daß die Halbleiteranordnung in voll­ ständig dielektrisch isolierten Siliziuminseln gleichzeitig mindestens einen bipolaren npn-Transistor, einen bipolaren pnp-Transistor, einen Thyristor zusammen mit mindestens einer unipolaren Komponente auf­ weist, die als vertikaler DMOS-Transistor, NMOS-Transistor, PMOS-Tran­ sistor oder als Sperrschichtfeldeffekttransistor ausgeführt sein darf.

2. Halbleiteranordnung nach Anspruch 1, gekennzeichnet dadurch, daß mindestens ein bipolarer npn-Transistor, ein bipolarer pnp-Transistor, ein Thyristor zusammen mit mindestens einer unipolaren Komponente, die als vertikaler n-Kanal-DMOS-Transistor oder PMOS-Transistor realisiert ist, als Hochvoltstruktur ausgeführt wird.

3. Halbleiteranordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß sie eine Gruppe von passiven Schaltungselementen aufweist der Mono-Silizium- und Poly-Siliziumwiderstände sowie MOS- und Sperrschichtkapazitäten ange­ hören.

4. Verfahren zur Herstellung einer Halbleiteranordnung für eine inte­ grierte Schaltung, gekennzeichnet dadurch, daß folgende Verfahrens­ schritte durchgeführt werden

• a) Herstellung vollständig dielektrisch isolierte Substrate mit Insel­ tiefen von minimal 30 µm und einer niederohmigen Schicht am Wannenrand, wobei die einkristallinen, leicht phosphordotierten (100)-orientierten Inseln eine Dotierungskonzentration von maximal 6 × 10¹⁴ cm^-3 aufweisen.
• b) Erzeugung eines 1,0 µm dicken Feldoxides mittels selektiver Oxidation unter Nutzung einer aus thermischem Oxid und CVD-Nitrid bestehenden Doppel­ schicht.
• c) Herstellung eines 100 nm dicken Gateoxides.
• d) Abscheidung und Strukturierung von undotiertem, 400 nm dickem Poly-Silizium.
• e) Einbringen der aktiven Gebiete (p^--Wanne, p⁺-Gebiete, n⁺-Gebiete) durch Implantation von Bor bzw. Phosphor jeweils durch unterschiedliche Lackmasken und Tiefendiffusion in nichtoxydierender Atmosphäre, wobei neben der Maskierung durch die Lackmasken die Selbstpositionierung an den Poly-Si­ lizium-Gate-Kanten ausgenutzt und gleichzeitig das Poly-Silizium dotiert wird.
• f) Abscheidung einer Isolierschicht aus CVD-Oxid und Öffnen der Kontakt­ fenster.
• g) Aufbringen der Metallisierung nebst deren Strukturierung.
• h) Abscheiden einer Passivierungsschicht und Bondfensteröffnung.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß neun Foto­ lithografieebenen verwendet werden, wobei davon drei Lackmasken für die Implantation der aktiven Gebiete verwendet werden.