DE3909335C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Ober­ begriff des Patentanspruchs 1.

Eine Schaltungsanordnung zum hystereseförmigen Vergleich einer zeitab­ hängigen Größe wird üblicherweise als Schmitt-Trigger bezeichnet. Schmitt- Trigger für eine sich in analoger Form ändernde Größe (z. B. eine elektri­ sche Spannung) sind bekannt (Tietze/Schenk "Halbleiter-Schaltungstechnik", Springer-Verlag, Berlin, Heidelberg, New York, zweite Auflage, 1971, Seiten 304 bis 305).

Im Zuge des Vordringens der Digitaltechnik bei elektrischen Steuerungen besteht häufig die Notwendigkeit, auch in binärer Form vorliegende, zeit­ veränderliche Zahlenwerte hystereseförmig mit vorgegebenen Konstanten zu vergleichen. Oft liegen dann auch mehrere Konstanten vor, mit denen ein Vergleich vorgenommen werden soll (z. B. niedrigstmögliche Unter­ spannung, Nennspannung, höchstmögliche Überspannung).

Der Erfindung liegt die Aufgabe zugrunde, einen in einfacher Form zu realisierenden Schmitt-Trigger für eine zeitveränderliche, als binärer Zahlenwert vorliegende Eingangsgröße zum Vergleich mit mehreren Kon­ stanten anzugeben.

Diese Aufgabe wird gemäß der Erfindung für eine Schaltungsanordnung der eingangs genannten Art durch die im Patentanspruch 1 gekennzeichneten Merkmale gelöst.

Als digitaler Speicher kann dabei ein gängiger PROM, EPROM, RAM, o. ä. verwendet werden, wobei vorteilhafterweise ein Vergleich in vielen Ebenen (d. h. mit einer großen Anzahl von Konstanten) möglich ist. Zum Beispiel kann ein binärer Zahlenwert bei einem EPROM mit der üblichen Datenbreite von 8 Bits in maximal 255 Ebenen verglichen werden.

Die Erfindung soll im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen erläutert werden. Es zeigt

Fig. 1a einen mit nur einer Erfassungsebene versehenen Schmitt- Trigger als Prinzipschaltbild und

Fig. 1b den Status des Ausgangssignals des Schmitt-Triggers bei den verschiedenen binären Zahlenwerten,

Fig. 2a einen Schmitt-Trigger mit drei Erfassungsebenen und

Fig. 2b die jeweils durch hystereseförmigen Vergleich mit binären Zahlenwerten an den Ausgängen des Schmitt-Triggers nach Fig. 2 auftretenden binären Signale.

Für die Erfassung eines zeitlich variablen binären Zahlenwerts von 0 bis (2^k - 1), wobei k = 2, 3, 4 . . . sein kann, ist gemäß Fig. 1a als Schmitt-Trigger ein Speicher Sp, z. B. ein PROM, EPROM, RAM usw. vorgesehen, der die Datenbreite 1 und die Datenlänge 2^{(k + 1)} Bits hat, wobei jedes Bit durch eine Adreßleitung A₀ . . . A_k adressierbar ist. Die Adresse a kann also Werte zwischen und (2^k+1-1) annehmen.

Der Binärausgang Q des Speichers Sp ist an die höchstwertige Adreßleitung A_k angeschlossen.

Gemäß dem Diagramm in Fig. 1b über die Belegung der einzelnen Speicher­ plätze mit der Adresse a des Speichers Sp sind sämtliche Speicherbits von der Adresse a = 0 bis zu einer Adresse S (Set-point), die einer vorgegebe­ nen ersten Konstanten als oberem Hysteresewert entspricht, mit "0" fest belegt. Von der Adresse S aufwärts bis zur Adresse 2^k - 1 sind die Bits des Speichers Sp auf "1" programmiert. Von dort aufwärts bis zu einer Adresse R + 2^k sind die Speicherbits wieder stets "0". Dabei entspricht der Wert R einer zweiten Konstanten, die den unteren Hysteresewert (Reset-point) des Schmitt-Triggers darstellt. Von der Adresse R + 2^k aufwärts bis zum Speicherende (2^{k + 1} - 1) sind die Speicherplätze wieder mit "1" programmiert.

Die Binärzahl Z mit ihren jeweils durch "0" oder "1" repräsentierten Stellen B_{k - 1}, B_{k - 2} . . ., B₁, B₀ wird den Adreßleitungen A₀ bis A_{k -1} zu­ geführt. Wenn in der ersten Speicherhälfte H 1 bei wachsender Binärzahl Z von 0 aus die Adresse S erreicht wird, springt der Binärausgang Q des Speichers Sp auf "1". Dadurch wird die zweite Hälfte H 2 des Speichers Sp an der Adresse S + 2^k adressiert.

Wenn dann die Binärzahl Z in ihrem zeitlichen Ablauf wieder kleiner wird, bleibt der Binärausgang Q des Speichers Sp bei "1", bis die Adresse R + 2^k unterschritten wird. Dann springt das Ausgangssignal Q auf "0", und es wird wiederum die erste Speicherhälfte H 1 an der Stelle R adressiert. Die Hyste­ resistiefe ist durch den Wert S - R bestimmt.

In Fig. 2a ist ein Speicher Sp mit seinen Adreßleitungen A₀ bis A_{k + 1} ge­ zeigt, der eine Datenbreite von 2 aufweist. Der Speicher Sp ist, wie aus Fig. 2b ersichtlich, in vier gleichgroße Speicherbereiche Sb 1 bis Sb 4 auf­ geteilt. Die binären Datenausgänge Q₀ und Q₁ sind gemäß der Erfindung auf die beiden höchstwertigen Adreßleitungen A_k und A_{k + 1} rückgekoppelt. Mit diesem Schmitt-Trigger ist es möglich, eine Zahl Z in bis zu drei Erfassungsebenen mit Hysteresis zu erfassen.

Dieses zeigt Fig. 2b. Die ersten beiden Konstanten sind mit R₁ und S₁ bezeichnet. Die nächste Erfassungsebene ist durch die Hysterese zwischen den Konstanten R₂ und S₂ gekennzeichnet, während die dritte Erfassungs­ ebene durch die Werte R₃ und S₃ gebildet wird.

Der Speicher Sp ist hier in vier gleiche Speicherbereiche aufgeteilt. Die binären Datenausgänge Q₁ und Q₀ schalten, wie schon anhand von Fig. 1b erläutert, dann die einzelnen Speicherbereiche um.

Claims (2)

1. Schaltungsanordnung zum hystereseförmigen Vergleich eines zeitab­ hängigen binären Zahlenwerts mit mehreren Konstanten, gekennzeichnet durch einen digitalen Speicher (Sp), bei dem im Falle von bis zu drei Er­ fassungsebenen der Speicher in vier gleichgroße Speicherbereiche (Sb 1 . . . Sb 4) aufgeteilt wird,

• - dessen Adreßleitungen (A_{k + 1}, A_k . . . A₁, A₀) nacheinander mit dem binären Zahlenwert (B_{k -1}, B_{k -2} . . . B₁, B₀) von A₀ angefangen be­ aufschlagt sind,
• - dessen Datenausgänge (Q, Q₀, Q₁) einzeln jeweils zu den höchst­ wertigen Adreßleitungen (A_k, A_{k + 1}) zurückgekoppelt sind,
• - bei dem die dem ersten Datenausgang (Q₀) zugeordneten Spei­ cherbits in Richtung aufsteigender Wertigkeiten der Adreßleitun­ gen (A₀, A₁ . . . A_k, A_{k + 1}) in dem ersten Speicherbereich (Sb 1) von der niedrigstwertigen Adresse (a = 0) bis zu einem Setzpunkt S₁ entsprechend einer vorgegebenen Konstante mit "0" und dann bis zum Ende des ersten Speicherbereichs mit "1" belegt sind, wobei in dem zweiten Speicherbereich (Sb 2) die Speicherbits bis zu einem Rücksetzpunkt R₁ + 2^k "0" und danach bis zu einer Adresse S₂ + 2^k "1" und danach bis zum Ende des zweiten Spei­ cherbereiches "0" sind, wobei in dem dritten Speicherbereich (Sb 3) bis zur Adresse R₂ + 2^{(k + 1)} die Speicherbits "1" und da­ nach bis zur Adresse S₃ + 2^{(2 k + 1)} "0" und dann bis zum Ende des dritten Speicherbereichs "1" sind, wobei in dem vierten Speicher­ bereich (Sb 4) die Speicherbits bis zur Adresse R₃ + 2^{(k + 2)} "0" und danach bis zum Ende des vierten Speicherbereichs "1" sind und
• - die dem zweiten Datenausgang (Q₁) zugeordneten Speicherbits in dem gesamten ersten und auch im zweiten Speicherbereich bis zu der Adresse S₂ + 2^k "0" und danach bis zum Ende des zweiten Speicherbereichs "1" sind und in dem dritten Speicher­ bereich bis zur Adresse R₂ + 2^{(k + 1)} die Speicherbits 0 und dann bis zum Speicherende "1" sind.

2. Schaltungsanordnung zum hystereseförmigen Vergleich eines zeitab­ hängigen binären Zahlenwerts mit mehreren Konstanten nach Anspruch 1, gekennzeichnet durch die Anwendung bei einem digitalen Speicher (Sp) mit einer Vielzahl von Erfassungsebenen.