DE3731018C2 - - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur Laufzeitanpassung von Bus- oder Ein-/Ausgabeleitungen an Digitalrechnern.

Digitalrechner untereinander oder auch Rechner mit ihren Ein-Ausgabe-Einheiten tauschen Daten über Leitungen aus, die oft über längere Strecken, z. B. über mehrere Baugruppenträger-Ebenen geführt werden müssen. In diesen Fällen wird neben dem Übergang auf z. B. Differenzsignal-Übertragung eine Berücksichtigung der Laufzeiten der Signale notwendig.

Bekannte Verfahren arbeiten zur Verbesserung der Störsicherheit bei paralleler Datenübertragung mit reinen Hardware-Protokollen oder Mischungen von Hard- und Software-Protokollen, den sogenannten "Handshake"-Verfahren.

Diese Verfahren sind verhältnismäßig aufwendig oder selbst empfindlich.

Aufgabe der Erfindung ist es, ein einfaches, software-freies Verfahren zur Laufzeitanpassung zu erstellen, mit dem die Störsicherheit bei paralleler Datenübertragung über größere Leitungslängen bzw. mehrere Baugruppenträger- Ebenen hinweg verbessert werden kann.

Diese Aufgabe wird nach der Erfindung gemäß den kennzeichnenden Merkmalen des Anspruches 1 gelöst. Vorteilhafte Ausgestaltungen sind den Unteransprüchen entnehmbar.

Als beiläufiger Stand der Technik soll noch die US-PS 44 29 362 genannt werden. Diese Schrift behandelt ein Verfahren zur Synchronisierung des Datenaustausches zwischen mehreren Rechnern unter Verwendung eines Handshake- Verfahrens. Die Erfindung wird davon nicht berührt.

Ergänzend soll auch noch auf das US-Buch Triebel, W. Singh, A. "16-Bit Microprocessors", Prentice-Hall, Inc. Englewood Cliffs, New Yersey, 1985 hingewiesen werden, aus dem die Funktion des sogenannten Ready-Einganges beim Mikrorechner Intel 80 86 und dessen Verwendung bei Speichern mit langsamerer Zugriffszeit als dem Lese-Schreib-Zyklus des Mikrorechners entnehmbar ist. Der in diesem Zusammenhang auftretende Begriff der Zugriffszeitanpassung darf nicht mit der Laufzeitanpassung nach der Erfindung verwechselt oder gleichgesetzt werden.

Das erfindungsgemäße Verfahren arbeitet vollautomatisch und erfordert bei einem Minimum an einfacher Zusatz-Hardware, die leicht in die ohnehin notwendige Treiberhardware integriert werden kann, keinerlei Software zur vollautomatischen Anpassung und ist für alle technisch möglichen Leitungslängen brauchbar.

Anhand schematischer Darstellungen wird die Erfindung im nachstehenden näher erläutert.

Es zeigt:

Fig. 1 ein Schaltschema,

Fig. 2 Signalbilder.

In Fig. 1 ist eine Leitungsanpassungsschaltung 1 eines nicht näher dargestellten Rechners über ein Leitungskabel 3 der Länge L mit einer weiteren Leitungsanpassungsschaltung 2 eines weiteren Rechners oder Peripheriegerätes (nicht dargestellt) verbunden. Das Leitungskabel 3 enthält den Datenbus 4 und den Adreß- und Steuersignalbus 5 sowie Hin- und Rückleitungen 6 und 7 für ein Meßsignal bzw. ein reflektiertes Meßsignal .

In der rechnerseitigen Anpassungsschaltung 1 sind neben dem vom Rechner kommenden Datenbus 4′ und dem Adreß- und Steuersignalbus 5′, die Treiberschaltungen 11 und 12 zur Kopplung mit den entsprechenden Bussen 4, 5 des Leitungskabels 3, ferner eine Verknüpfungseinheit 8, ein Adreßdecoder 9, sowie eine Treiberstufe 10 enthalten. In der leitungsendeseitigen Anpassungsschaltung 2 sind entsprechend Treiberschaltungen bzw. -stufen 20, 21, 22 angedeutet.

In Fig. 2 sind die prinzipiellen Verläufe der wesentlichen Signale einander zugeordnet. Außer dem schon genannten Meßsignal und dem reflektierten Meßsignal sind ein Adreßselectsignal und ein Wartesignal sowie die Zustände des Signals auf den Leitungen des Busses 5′ dargestellt.

Zur Funktion

Digitale Rechner steuern die Busleitungen (5′, 5) zeitlich gestaffelt so, daß zuerst die Adreßleitungen gültig werden. Danach wird das Schreibe- oder Lesesignal (in 5) aktiviert, um nach Ablauf einer taktabhängigen Zeit mit der Datenübernahmeflanke wieder in den inaktiven Zustand zurückzufallen. Gleichzeitig oder kurz danach werden die Adressen ungültig und der nächste Zugriff wird intern vorbereitet. Während der Zeit gültiger Adressen werden die Adreßleitungen im Bus 5′ ausgewertet. Ein Adreßdecoder 9 erzeugt ein Adreßselectsignal , das in einer Verknüpfungseinheit 8 ein Wartesignal hervorruft. Hierzu wird auf Fig. 2 verwiesen. Das Wartesignal , das auch von Datengeräten mit längerer Zugriffszeit, z. B. Analog-/ Digital-Wandlern, aktiviert wird, führt zum Einfügen von Wartezyklen.

Zugleich mit dem Erkennen eines Wartesignals und dem Weiterleiten einer Adresse, der Aktivierung der zugehörigen Steuersignale (über Bus 5) und des Datenbusses 4 für die am anderen Ende der Datenleitung 3 befindlichen Datengeräte erzeugt die rechnerseitige Leitungsanpassungsschaltung 1 über die Verknüpfungseinheit 8 aus dem Adreßselectsignal des Adreßdecoders 9 ein Signal, das über die Treiberstufe 10 als Meßsignal sofort an die leitungsendeseitige Anpassungsschaltung 2 mitübertragen wird. Das Meßsignal unterliegt auf dem Leitungskabel 3 der gleichen Laufzeit- Verzögerung, wie die Bus- und Steuersignale. Andererseits wird sofort mit der ersten Flanke des Meßsignals das Wartesignal für den digitalen Rechner eingeschaltet. Wenn Daten über das Leitungskabel 3 übertragen werden (sollen), wird immer wenigstens 1 Wartezyklus erzwungen, sofern das Meßsignal mindestens solange wie die prozessorabhängige Zeit zwischen "Beginn gültige Adresse" und "Abtasten Wartesignal" (t _Abtast ) andauert und wenn ein Ausschalten des Wartesignals mit der zweiten Flanke des über die Meßsignaltreiberstufe (20) reflektierten Meßsignals erfolgt.

Die leitungsendeseitige Anpassungsschaltung 2 benötigt lediglich eine Treiberstufe 20, die das ankommende Meßsignal ohne zusätzliche logische Verknüpfung als reflektiertes Meßsignal zum rechnerseitigen Leitungsende zurücksendet.

Das erfindungsgemäße Verfahren ergibt für alle parallelen Datenübertragungsverfahren eine einfache, völlig softwareunabhängige Leitungslängen- Anpassung bei Nutzung der üblichen Digitalrechnerfunktion "Wartesignal- Auswertung" ("Wait-states").

Claims (3)

1. Verfahren zur Laufzeitanpassung von Bus- oder Ein-/Ausgabeleitungen an Digitalrechnern, dadurch gekennzeichnet, daß gleichzeitig mit der Aktivierung der Treiberschaltungen (11, 12) für Adreß-, Daten- und Steuersignale ein Meßsignal () von einer rechnerseitigen Leitungsanpassungsschaltung (1) erzeugt wird, das einerseits zu einer Leitungsanpassungsschaltung (2) am Leitungsende der Bus- oder Ein-/Ausgabeleitungen (4, 5) gesendet wird und andererseits ein Wartesignal () für den Digitalrechner einschaltet, und daß das zum Leitungsende gesendete Meßsignal () von der dortigen Leitungsanpassungsschaltung (2) zum rechnerseitigen Leitungsende als reflektiertes Meßsignal () unmittelbar zurückgesendet wird, wo es beim Eintreffen das zuvor eingeschaltete Wartesignal () für den Digitalrechner wieder ausschaltet.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das zum Leitungsende gesendete Meßsignal () mindestens so lange andauert, wie die rechnerspezifische Zeit vom Absenden der das Meßsignal () erzeugenden Steuersignale (aus 5′) bis zu einem rechnerinternen, taktsynchronisierten Abtastzeitpunkt (t _Abtast ) des Wartesignals () durch den Digitalrechner.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Wartesignal () für den Digitalrechner von der ersten Flanke des Meßsignals () eingeschaltet und von der zweiten Flanke des von der Leitungsanpassungsschaltung (2) am Leitungsende zurückgesendeten reflektierenden Meßsignals () wieder ausgeschaltet wird.